基于帕尔贴效应的集成制冷装置及其制作方法与流程

1.本发明一般涉及半导体技术领域，特别涉及一种基于帕尔贴效应的集成制冷装置及其制作方法。


背景技术：

2.芯片被称为现代工业的“粮食”，是信息技术产业重要的基础性部件，手机、计算机汽车、工业控制、物联网、大数据、人工智能等这些领域的发展都离不开芯片。芯片在使用中除了按设计的功能工作外，还会无法避免的产生热量，使热量高效率的耗散出去以维持芯片内部器件工作在安全温度是保证产品安全和可靠性的重要课题。随着芯片规模的增加、速度的提高，该课题越来越有挑战性，需要引入创新的思路和方法。
3.帕尔帖效应指当电流流过不同导体组成的回路时，在不同导体的接头处分别产生吸热、放热现象。现有基于金属的帕尔贴效应的设计，其一方面制冷降温效果较弱，另一方面与现有半导体cmos工艺不兼容，并且还需要额外的降温模式，给应用带来不便。因此，需要提供一种基于帕尔贴效应的制冷器件，以实现更好的工艺兼容性和降温效果。


技术实现要素：

4.本发明的目的在于提供一种基于帕尔贴效应的集成制冷装置及其制作方法，应用于芯片电路中，与现有cmos工艺兼容，改善散热效果。
5.本技术公开了一种基于帕尔贴效应的集成制冷装置，包括：
6.一个或多个第一散热结构，所述一个或多个第一散热结构位于器件区周围，所述第一散热结构包括：
7.交替排布的若干个第一n型深掺杂区和若干个第一p型深掺杂区；
8.若干个第一通孔，所述若干个第一通孔分别位于每个所述第一n型深掺杂区和每个所述第一p型深掺杂区的两端；和
9.第一金属互连层，所述第一金属互连层连接所述若干个第一通孔并使得所述第一散热结构连接成第一s形结构；
10.其中，所述第一s形结构导通时，所述第一n型深掺杂区和所述第一p型深掺杂区内的热流从靠近所述器件区的一侧向远离所述器件区的另一侧流动。
11.在一个优选例中，所述若干个第一n型深掺杂区和所述若干个第一p型深掺杂区均为矩形，所述矩形中不与所述器件区相邻的一边大于与所述器件区相邻的另一边。
12.在一个优选例中，所述器件区与所述第一散热结构之间距离的取值范围为10微米～20微米。
13.在一个优选例中，所述器件区与所述第一散热结构之间形成浅沟槽隔离。
14.在一个优选例中，还包括一个或多个第二散热结构，所述第二散热结构位于所述第一散热结构远离所述第一散热结构的一侧，所述第二散热结构包括：
15.若干个第二n型深掺杂区和若干个第二p型深掺杂区，所述若干个第二n型深掺杂
区和若干个第二p型深掺杂区在行方向和列方向上依次交替排布；
16.位于每个所述第二n型深掺杂区上的第一多晶硅栅极，所述第一多晶硅栅极为n型深掺杂且与所述第二n型深掺杂区之间不具有栅绝缘层；
17.位于每个所述第二p型深掺杂区上的第二多晶硅栅极，所述第二多晶硅栅极为p型深掺杂且与所述第二p型深掺杂区之间不具有栅绝缘层；
18.若干个第二通孔，所述若干个第二通孔分别位于每个所述第一多晶硅栅极和每个所述第二多晶硅栅极的上方；和
19.第二金属互连层，所述第二金属互连层连接所述若干个第二通孔并使得所述第二散热结构连接成s形结构；
20.其中，所述第二s形结构导通时，所述第二n型深掺杂区内的热流向所述第一多晶硅栅极流动，并且，所述第二p型深掺杂区的热流向所述第二多晶硅栅极流动。
21.在一个优选例中，所述第二散热结构与所述第一散热结构之间距离的取值范围为10微米～20微米。
22.本技术还公开了一种基于帕尔贴效应的集成制冷装置的制作方法，包括：
23.在半导体衬底中器件区的一侧形成交替排布的若干个第一n型阱区和若干个第一p型阱区；
24.在所述第一n型阱区中形成第一n型深掺杂区；
25.在所述第一p型阱区中形成第一p型深掺杂区；
26.在每个所述第一n型深掺杂区和每个所述第一p型深掺杂区的两端形成第一通孔；和
27.形成第一金属互连层，所述第一金属互连层连接所述若干个第一通孔并使得所述若干个第一n型深掺杂区和所述若干个第一p型深掺杂区连接成s形的第一散热结构；
28.其中，所述第一散热结构导通时，所述第一n型深掺杂区和所述第一p型深掺杂区内的热流从靠近所述器件区的一侧向远离所述器件区的另一侧流动。
29.在一个优选例中，所述器件区与所述第一散热结构之间距离的取值范围为10微米～20微米。
30.在一个优选例中，所述制作方法还包括：
31.在所述半导体衬底中所述第一散热结构远离所述第一散热结构的一侧形成若干个第二n型阱区和若干个第二p型阱区，所述若干个n型阱区和若干个p型阱区在行方向和列方向上依次交替排布；
32.形成位于每个所述第二n型阱区和每个所述第二p型阱区上的多晶硅栅极，所述多晶硅栅极与所述半导体衬底之间不具有栅绝缘层；
33.在每个所述第二n型阱区中形成第二n型深掺杂区且每个所述第二n型阱区上的多晶硅栅极掺杂为n型深掺杂的第一多晶硅栅极；
34.在每个所述第二p型阱区中形成第二p型深掺杂区且每个所述第二p型阱区上的多晶硅栅极掺杂为p型深掺杂的第二多晶硅栅极；
35.在每个所述第一多晶硅栅极和每个所述第二多晶硅栅极的上方形成第二通孔；和
36.形成第二金属互连层，所述第二金属互连层连接所述若干个通孔并使得所述若干个第二n型深掺杂区和所述若干个第二p型深掺杂区连接成s形的第二散热结构；
37.其中，所述第二散热结构导通时，所述第二n型深掺杂区内的热流向所述第一多晶硅栅极流动，并且，所述第二p型深掺杂区的热流向所述第二多晶硅栅极流动。
38.在一个优选例中，所述第二散热结构与所述第一散热结构之间距离的取值范围为10微米～20微米。
39.本技术实施方式中，所述第一散热结构中热流是从高温工作模块沿水平方向向外流动，以降低高温工作模块的结温，确保其正常工作与可靠性；所述可选的第二散热模块中进一步把第一散热模块传导过来的热量从垂直方向散发出去，提高了整体散热效率。因为半导体材料的n /p 的赛贝克(seebeck)系数比较大，比金属材料大约30倍以上，因此只需要1/30的电流就可以达到基于金属的帕尔贴器件同样的效果。
40.本技术仅采用第一散热结构时，相对于现有的cmos工艺，在多晶硅图形化工艺以及p型和n型离子注入工艺中，只需要修改版图中图形的设计，不需要增加额外的光刻工艺，因而本技术实施方式完全兼容现有cmos工艺，没有引入特殊的材料与工艺，具有充分的可行性。同时采用第一散热结构和第二散热结构时，本技术也只需要增加一次光刻与蚀刻工艺，以去除多晶硅栅极与半导体衬底之间的栅绝缘层，可以进一步提升整体散热效果。
附图说明
41.图1示出了本技术一实施例中基于帕尔贴效应的集成制冷装置的示意图。
42.图2示出了本技术一实施例中第一散热结构的俯视图。
43.图3示出了本技术一实施例中图2的第一散热结构沿aa’方向的截面图。
44.图4示出了本技术一实施例中图2的第一散热结构沿bb’方向的截面图。
45.图5示出了本技术一实施例中第二散热结构的俯视图。
46.图6示出了本技术一实施例中图5的第一散热结构沿cc’方向的截面图。
47.图7示出了本技术一实施例中图5的第二散热结构沿dd’方向的截面图。
48.图8示出了本技术一实施例中基于帕尔贴效应的集成制冷装置的制作方法的流程图。
49.图9示出了本技术一实施例中第二散热结构的制作方法的流程图。
具体实施方式
50.在以下的叙述中，为了使读者更好地理解本技术而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本技术所要求保护的技术方案。
51.以下依本发明的不同特征举出数个不同的实施例。本发明中特定的元件及安排是为了简化，但本发明并不以这些实施例为限。举例而言，于第二元件上形成第一元件的描述可包括第一元件与第二元件直接接触的实施例，亦包括具有额外的元件形成在第一元件与第二元件之间、使得第一元件与第二元件并未直接接触的实施例。此外，为简明起见，本发明在不同例子中以重复的元件符号及/或字母表示，但不代表所述各实施例及/或结构间具有特定的关系。必需了解的是，当某层在其它层或基板“上”时，有可能是指直接在其它层或基板上，或指其它层或基板之间夹设其它层。
52.本技术的第一实施方式中公开了一种基于帕尔贴效应的集成制冷装置，图1示出
了集成制冷装置的示意图，该装置包括一个或多个第一散热结构100、一个或多个第二散热结构200。一个或多个第一散热结构100位于器件区300的周围，用于将器件区300的热量水平向外传递。器件区300包括高速运行的器件，应当理解，器件区由于高速运行通常会产生大量的热，使得器件区温度迅速升高。一个或多个第二散热结构200位于第一散热结构100远离器件区300的一侧，用于将器件区300的热量垂直向外传递。应当理解，本技术的其他实施例中，该制冷装置可以仅具有第一散热结构100，而不具有第二散热结构200。同样的，本技术的某些实施例中，该制冷装置也可以仅具有第二散热结构200，而不具有第一散热结构100。
53.在一个实施例中，所述器件区300与所述第一散热结构100之间距离的取值范围为10微米～20微米，例如，15微米、18微米等。
54.在一个实施例中，所述器件区300与所述第一散热结构100之间形成浅沟槽隔离(sti)。
55.在一个实施例中，所述第二散热结构200与所述第一散热结构100之间距离的取值范围为10微米～20微米，例如，12微米、16微米等。
56.图2示出了本技术一实施例中第一散热结构100的俯视图，图3是图2沿aa’方向的截面图，图4是图2沿bb’方向的截面图。结合图2至4所示，所述第一散热结构100包括：若干个第一n型深掺杂区101、若干个第一p型深掺杂区102、若干个第一通孔103和第一金属互连层104。若干个第一n型深掺杂区101和若干个第一p型深掺杂区102交替排布。所述若干个第一通孔101分别位于每个所述第一n型深掺杂区101和每个所述第一p型深掺杂区102的两端。所述第一金属互连层104连接所述若干个第一通孔103并使得所述第一散热结构100连接成第一s形结构。所述第一s形结构导通时，所述第一n型深掺杂区101和所述第一p型深掺杂区102内的热流从靠近所述器件区300的一侧向远离所述器件区300的另一侧流动。
57.应当理解，第一散热结构100形成于半导体衬底中，半导体衬底中还具有n型阱区和p型阱区，对n型阱区进行离子注入形成n型深掺杂区101，对p型阱区进行离子注入形成p型深掺杂区102。
58.在一个实施例中，所述若干个第一n型深掺杂区101和所述若干个第一p型深掺杂区102均为矩形，所述矩形中不与所述器件区300相邻的一边的长度大于与所述器件区300相邻的另一边。
59.参考图1所示，本实施例中的所述第一散热结构100工作时，通孔103接电源电压，电流依次流经所述n型深掺杂区101、所述p型深掺杂区102，并且流至下一个所述n型深掺杂区101，并依次循环。所述n型深掺杂区101为n型掺杂，载流子为电子e-，载流子e-的流向为从靠近所述器件区300的一侧向远离所述器件区300的另一侧流动。接着，电流从n型深掺杂区201流向p型深掺杂区202。p型深掺杂区202为p型掺杂，载流子为空穴h

，载流子h

的流向为从靠近所述器件区300的一侧向远离所述器件区300的另一侧流动。在散热结构100内部，热流的方向为载流子的流向，因此，热流的方向为从靠近所述器件区300的一侧向远离所述器件区300的另一侧流动，从而实现散热制冷。
60.图5示出了本技术一实施例中第二散热结构200的俯视图，图6是图5沿cc’方向的截面图，图7是图5沿dd’方向的截面图。结合图5至7所示，所述第二散热结构200包括：若干个第二n型深掺杂区201、若干个第二p型深掺杂区202、位于每个所述第二n型深掺杂区201
上的第一多晶硅栅极203、位于每个所述第二p型深掺杂区202上的第二多晶硅栅极204、若干个第二通孔205和第二金属互连层206。
61.所述若干个第二n型深掺杂区201和若干个第二p型深掺杂区202在行方向和列方向上依次交替排布。所述第一多晶硅栅极203为n型深掺杂且与所述第二n型深掺杂区201之间不具有栅绝缘层。所述第二多晶硅栅极204为p型深掺杂且与所述第二p型深掺杂区202之间不具有栅绝缘层。所述若干个第二通孔205分别位于每个所述第一多晶硅栅极203和每个所述第二多晶硅栅极204的上方。所述第二金属互连层206连接所述若干个第二通孔205并使得所述第二散热结构200连接成s形结构。其中，所述第二s形结构导通时，所述第二n型深掺杂区内的热流向所述第一多晶硅栅极流动，并且，所述第二p型深掺杂区的热流向所述第二多晶硅栅极流动。
62.参考图7所示，本实施例中的所述第二散热结构200工作时，通孔205接电源电压，电流依次流经所述第一多晶硅栅极203、所述n型深掺杂区201、所述p型深掺杂区202、所述第二多晶硅栅极204，并且流至下一个第一多晶硅栅极203，并依次循环。第一多晶硅栅极203和所述n型深掺杂区201均为n型掺杂，载流子为电子e-，载流子e-的流向为从所述n型深掺杂区201流向所述第一多晶硅栅极203。接着，电流从n型深掺杂区201流向p型深掺杂区202，并从p型深掺杂区202流向第二多晶硅栅极204。p型深掺杂区202和第二多晶硅栅极204均为p型掺杂，载流子为空穴h

，载流子h

的流向为从p型深掺杂区202流向第二多晶硅栅极204。在散热结构200内部，热流的方向为载流子的流向，因此，热流的方向为从所述n型深掺杂区201流向所述第一多晶硅栅极203，并且，从所述p型深掺杂区1202流向所述第二多晶硅栅极204，也就是从散热结构内部向表面的方向流动，从而实现散热制冷。
63.根据查到的商用半导体致冷片的数据，面积为8mmx8mm左右致冷片，在2.5a的电流，0.85v的电压下，两端温差可达到67℃。在本技术中，如果第一散热结构截面长度取1000um，厚度为0.3um，按面积计算，仅仅需要0.011ma的电流即可实现致冷片的效果，所需要的功率不到0.01mw，用极小的可忽略的功耗起到了降关键模块结温的效果。。
64.本技术的第二实施方式中公开了一种基于帕尔贴效应的集成制冷装置的制作方法，图8示出了基于帕尔贴效应的集成制冷装置的制作方法的流程图，该方法包括如下步骤：
65.步骤801，参考图2所示，在半导体衬底(图中未示出)中器件区200的一侧形成交替排布的若干个第一n型阱区(图中未示出)和若干个第一p型阱区(图中未示出)。应当理解，器件区200可以包括cmos器件，cmos器件与该阱区可以采用标准的cmos工艺形成。
66.步骤802，在所述第一n型阱区中形成如图2所示的第一n型深掺杂区101。
67.步骤803，在所述第一p型阱区中形成如图2所示的第一p型深掺杂区102。
68.步骤804，在每个所述第一n型深掺杂区101和每个所述第一p型深掺杂区102的两端形成第一通孔103。
69.步骤805，形成第一金属互连层104，所述第一金属互连层104连接所述若干个第一通孔103并使得所述若干个第一n型深掺杂区101和所述若干个第一p型深掺杂区102连接成s形的第一散热结构100。
70.在一个实施例中，基于帕尔贴效应的集成制冷装置还包括第二散热结构，所述制作方法还包括制程第二散热结构200，参考图9所示，该方法包括如下步骤：
71.步骤901，参考图5所示，在所述半导体衬底(图中未示出)中远离所述第一散热结构的一侧形成若干个第二n型阱区(图中未示出)和若干个第二p型阱区(图中未示出)。所述若干个n型阱区和若干个p型阱区在行方向和列方向上依次交替排布。应当理解，第一散热结构和第二散热结构均可以采用标准的cmos工艺制程，也就是说，第二n型阱区可以与第一n型阱区在同一步骤中形成，第二p型阱区可以与第一p型阱区在同一步骤中形成。
72.步骤902，形成位于每个所述第二n型阱区和每个所述第二p型阱区上的多晶硅栅极，所述多晶硅栅极与所述半导体衬底之间不具有栅绝缘层。应当理解，多晶硅栅极与器件区的多晶硅栅极在步骤中形成，多晶硅栅极与半导体衬底之间具有栅绝缘层。
73.步骤903，在每个所述第二n型阱区中形成第二n型深掺杂区，并且，每个所述第二n型阱区上的多晶硅栅极掺杂为n型深掺杂的第一多晶硅栅极203。
74.步骤904，在每个所述第二p型阱区中形成第二p型深掺杂区，并且，每个所述第二p型阱区上的多晶硅栅极掺杂为p型深掺杂的第一多晶硅栅极204。
75.步骤905，在每个所述第一多晶硅栅极203和每个所述第二多晶硅栅极204的上方形成第二通孔205。
76.步骤906，形成第二金属互连层206，所述第二金属互连层206连接所述若干个通孔205并使得所述若干个第二n型深掺杂区和所述若干个第二p型深掺杂区连接成s形的第二散热结构。
77.所述第二散热结构导通时，所述第二n型深掺杂区内的热流向所述第一多晶硅栅极流动，并且，所述第二p型深掺杂区的热流向所述第二多晶硅栅极流动。
78.第一实施方式是与本实施方式相对应的产品实施方式，第一实施方式中的技术细节可以应用于本实施方式，本实施方式中的技术细节也可以应用于第一实施方式。
79.需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。
80.在本说明书提及的所有文献都被认为是整体性地包括在本技术的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。
81.在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。