半导体存储器结构及其形成方法与流程

1.本发明有关于一种半导体存储器结构，且特别是有关于动态随机存取存储器。


背景技术：

2.为了增加动态随机存取存储器(dynamic random access memory，dram)装置内的元件密度以及改善其整体表现，目前dram装置的制造技术持续朝向元件尺寸的微缩化而努力。因此，改进dram装置的制造方法是目前必须面对的重要课题。


技术实现要素：

3.本发明实施例提供半导体存储器结构的形成方法。此方法包含形成多个导线结构于半导体基底之上，以及形成多个间隔物结构沿着导线结构的侧壁。每一个间隔物结构包含第一间隔物。此方法还包含形成多个介电长条横跨导线结构，形成多个导电长条延伸于介电长条和导线结构上方，对导电长条进行图案化工艺以形成多个导电垫，以及移除每一个间隔物结构的第一间隔物，以形成间隙于每一个间隔物结构中。
4.本发明实施例提供半导体存储器结构。此半导体存储器结构包含设置于半导体基底之上的第一导线结构和第二导线结构、紧邻于第一导线结构的第一侧边的第一间隔物结构、以及紧邻于第二导线结构的第二侧边的第二间隔物结构。第一间隔物结构和第二间隔物结构的每一个包括气隙。此半导体存储器结构还包含：
5.延伸横跨第一导线结构和第二导线结构的第一介电长条和一第二介电长条、设置于第一导线结构、第二导线结构、第一介电长条与第二介电长条界定出的空间中的第一接触插塞、以及设置于第一接触插塞之上的第一导电垫。第一导电垫部分覆盖第一间隔物结构和第二间隔物两者。
附图说明
6.让本发明的特征和优点能更明显易懂，下文特举不同实施例，并配合所附图式作详细说明如下：
7.图1a至图1j是根据本发明的一些实施例，显示形成半导体存储器结构在不同阶段的平面示意图。
8.图1a-1至图1j-1、图1a-2至图1j-2、图1a-3至图1j-3是根据本发明的一些实施例，显示形成半导体存储器结构在不同阶段的剖面示意图。
9.图1c-4至图1j-4是根据本发明的一些实施例，显示形成半导体存储器结构在不同阶段的剖面示意图。
10.图2、图3是根据本发明的一些实施例的半导体存储器结构的平面示意图。
11.图2-1、图3-1是显示半导体存储器结构的剖面示意图。
12.符号说明
13.100:半导体存储器结构；
14.102:半导体基底；
15.104:主动区；
16.106:隔离结构；
17.108:衬层；
18.110:绝缘材料；
19.112:栅极结构；
20.114:栅极介电层；
21.116:栅极电极层；
22.118:保护层；
23.120:导线接触结构；
24.121、164、1641、1642、1643:接触插塞；
25.122、140、142、144:间隔物；
26.124、125、128:绝缘层；
27.126、1261、1262:导线结构；
28.130:第一导电层；
29.132:第二导电层；
30.134:第三导电层；
31.136:保护层；
32.138、138’、1381’
、1382’
:间隔物结构；
33.146:介电长条；
34.148:开口；
35.150、152、154、156:导电材料；
36.158:沟槽；
37.160、168:图案化遮罩层；
38.162:导电长条；
39.166:填充层；
40.172、1721、1722、1723:导电垫；
41.174:间隙；
42.176:保护层；
43.178:气隙；
44.180:介电结构；
45.182:电容器；
46.184:下电极层；
47.186:电容介电层；
48.188:上电极层；
49.200、300:半导体存储器结构；
50.d1:第一方向；
51.d2:第二方向；
52.d3:第三方向；
53.p1、p2:节距。
具体实施方式
54.以下参照本发明实施例的图式以更全面地阐述本发明。然而，本发明亦可以各种不同的实施方式实现，而不应限于本文中所述的实施例。图式中的层与区域的厚度可能会为了清楚起见而放大，并且在各图式中相同或相似的参考号码表示相同或相似的元件。
55.图1a至图1j-4是根据本发明的一些实施例，显示形成半导体存储器结构100在不同阶段的示意图。图1a至图1j是半导体存储器结构100在不同阶段的平面示意图，为了易于说明其中标示参考方向。第一方向d1是通道延伸方向，第二方向d2是栅极延伸方向(或字元线延伸方向)，第三方向d3是位元线延伸方向。第一方向d1不垂直于与第二方向d2，第二方向d2大致垂直于第三方向d3。
56.图1a至图1j也标示参考剖面，剖面a-a是平行于栅极延伸方向(即第二方向d2)且通过栅极结构之间的面；剖面b-b是平行于栅极延伸方向且通过栅极结构的面；剖面c-c是平行于通道延伸方向(即第一方向d1)且通过导电长条(显示于图1c)的面；剖面d-d是平行于通道延伸方向且通过相邻导电长条之间的面。
57.图1a-1至图1j-1显示沿着图1a至图1j的剖面a-a撷取的半导体存储器结构100的剖面示意图；图1a-2至图1j-2显示沿着图1a至图1j的剖面b-b撷取的半导体存储器结构100的剖面示意图；图1a-3至图1j-3显示沿着图1a至图1j的剖面c-c撷取的半导体存储器结构100的剖面示意图；图1c-4至图1j-4显示沿着图1c至图1j的剖面d-d撷取的半导体存储器结构100的剖面示意图。
58.提供半导体存储器结构100，如图1a、图1a-1、图1a-2和图1a-3所示。半导体存储器结构100包含半导体基底102、隔离结构106、栅极结构112、导线接触结构120、导线结构126、间隔物结构138、以及介电长条146。为了图式明确，一些部件并未显示于图1a，但可见于图1a-1、图1a-2和图1a-3。
59.半导体基底102包含主动区104、隔离区以及截断区。主动区104是沿着第一方向d1延伸的半导体区块。隔离区沿着第一方向d1延伸，从而将半导体基底102划分出多个半导体长条(未显示)。截断区对应于半导体长条设置，且将半导体长条截断成多个主动区104。如此，每一个主动区104被两个隔离区以及两个截断区所定义。在第二方向d2上，相邻的截断区是错位或不重叠的。
60.形成隔离结构106于半导体基底102的隔离区和截断区中。隔离结构106自半导体基底102上表面向下延伸一段距离，并且围绕且电性隔离主动区104。隔离结构106可包含衬层108以及绝缘材料110。衬层108内衬于绝缘材料110与主动区104之间。衬层108由介电材料形成，例如氧化硅(sio)、氮化硅(sin)、氮氧化硅(sion)、及/或前述的组合。绝缘材料110由介电材料形成，例如氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio)、及/或前述的组合。
61.形成栅极结构112于半导体基底102中。栅极结构112沿着第二方向d2延伸，并在第三方向d3上平行排列。栅极结构112作为所得到的半导体存储器装置的字元线，亦称为埋入式字元线。栅极结构112延伸交替地通过主动区104和隔离结构106。两条栅极结构112延伸通过单一主动区104，并且两条栅极结构112延伸通过此主动区104两侧的截断区。栅极结构112包含栅极介电层114、栅极电极层116、以及保护层118。栅极介电层114内衬于栅极电极
层116与主动区104(或隔离结构106)之间，并且内衬于保护层118主动区104(或隔离结构106)之间。
62.在一些实施例中，栅极介电层114由氧化硅(sio)、氮化硅(sin)、氮氧化硅(sion)、高介电常数介电材料、及/或前述的组合形成。在一些实施例中，栅极电极层116由导电材料形成，例如半导体材料(例如多晶硅)、金属材料(例如钨(w)、铝(al)、铜(cu)、钴(co)或钌(ru))、或金属氮化物(例如氮化钛(tin)或氮化钽(tan))、及/或前述的组合。在一些实施例中，保护层118由介电材料形成，例如氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio)、及/或前述的组合。
63.形成导线接触结构120于主动区104之上。导线接触结构120包含接触插塞121、以及围绕接触插塞121的间隔物122。接触插塞121对应于且接触主动区104的中央部分。主动区104的中央部分是介于相邻栅极结构112之间的源极区或漏极区。间隔物122可配置以隔开后续形成接触插塞与接触插塞121，且隔开后续形成接触插塞与主动区104的中央部分。
64.在一些实施例中，接触插塞121由导电材料形成，例如半导体材料(例如多晶硅)、金属材料(例如钨(w)、铝(al)、铜(cu)、钴(co)或钌(ru))、或金属氮化物(例如氮化钛(tin)或氮化钽(tan))、及/或前述的组合。在一些实施例中，间隔物122由介电材料形成，例如氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio)、及/或前述的组合。
65.形成导线结构126于半导体基底102之上。导线结构126沿着第三方向d3延伸，并在第二方向d2上平行排列。导线结构126作为所得到的半导体存储器装置的位元线。导线结构126包含绝缘层128、绝缘层128之上的第一导电层130、第一导电层130之上的第二导电层132、第二导电层132之上的第三导电层134、以及第三导电层134之上的保护层136。
66.在一些实施例中，绝缘层128由氧化硅(sio)、氮化硅(sin)、氮氧化硅(sion)、及/或前述的组合形成。在一些实施例中，第一导电层130由多晶硅形成。在一些实施例中，第二导电层132由阻挡材料形成，例如金属氮化物(例如氮化钛(tin)或氮化钽(tan)。可形成金属硅化物于第一导电层130与第二导电层132之间。在一些实施例中，第三导电层134由金属材料形成，例如钨(w)、铝(al)、铜(cu)、钴(co)或钌(ru)。在一些实施例中，保护层136由介电材料形成，例如氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio)、及/或前述的组合。
67.导线结构126通过导线接触结构120的接触插塞121电连接至主动区104的中央部分。举例而言，移除绝缘层128在接触插塞121正上方的部分，使得导线结构126的第一导电层130接触接触插塞121。此外，可设置绝缘层124和绝缘层125于导线结构126与半导体基底102(或隔离结构106、或栅极结构112)之间，使得导线结构126的导电材料远离半导体存储器结构100的一些其他导电部件。在一些实施例中，绝缘层124和绝缘层125由氧化硅(sio)、氮化硅(sin)、氮氧化硅(sion)、及/或前述的组合形成。
68.形成间隔物结构138沿着导线结构126的相对侧壁。间隔物结构138配置以隔开后续形成的接触插塞与导线结构126。间隔物结构138包含间隔物140、沿着间隔物140侧壁形成的间隔物142以及沿着间隔物142侧壁形成的间隔物144。在一些实施例中，间隔物140、间隔物142和间隔物144由介电材料形成，例如氧化硅(sio)、氮化硅(sin)、氮氧化硅(sion)、及/或前述的组合。举例而言，间隔物140与间隔物144可由相同材料形成，例如氮化硅。间隔物142可由不同于间隔物140与间隔物144的材料形成，例如氧化硅。
69.形成介电长条146于半导体基底102之上。介电长条146沿着第二方向d2延伸，并在
第三方向d3上平行排列。介电长条146对应于且覆盖栅极结构112。介电长条146延伸横跨导线结构126以及间隔物结构138。导线结构126和间隔物结构138被介电长条146覆盖的部分的顶面可低于导线结构126和间隔物结构138自介电长条146暴露出来的部分的顶面。在一些实施例中，介电长条146由介电材料形成，例如氮化硅(sin)、氮氧化硅(sion)、氧化硅(sio)、及/或前述的组合。
70.相邻的介电长条146与相邻的导线结构126界定出一个开口148。主动区104的末端部分自开口148暴露出来。主动区104的末端部分是在相邻栅极结构112之外的源极区或漏极区。
71.依序形成多个导电材料150、导电材料152、导电材料154和导电材料156于半导体基底102之上，如图1b、图1b-1、图1b-2和图1b-3所示。导电材料150填充开口148的下部。导电材料152形成于导电材料150的顶面之上。导电材料154沿着导电材料152的顶面、以及开口148的上部的侧壁形成。导电材料154还沿着于间隔物结构138的顶面、导线结构126的顶面、和介电长条146的顶面形成。导电材料156形成于导电材料154之上且过量填充开口148的上部。
72.在一些实施例中，导电材料150是半导体层，例如由多晶硅形成。在一些实施例中，导电材料152由金属硅化物形成，例如硅化钴(cosi)、硅化镍(nisi)、硅化钛(tisi)、硅化钨(wsi)。在一些实施例中，导电材料154是阻挡层，例如由金属氮化物形成，例如氮化钛(tin)、氮化钽(tan)、或氮化钨(wn)。在一些实施例中，导电材料156是金属层，例如由钨(w)、铝(al)、铜(cu)、钛(ti)、钽(ta)。
73.对导电材料154和156进行第一图案化工艺，以形成多个导电长条162，如图1c、1c-1、图1c-2、图1c-3和图1c-4所示。第一图案化工艺包含形成图案化遮罩层160于导电材料156之上。图案化遮罩层160是通过光刻工艺形成的图案化光阻层，或是通过沉积介电材料且后续进行光刻和刻蚀工艺形成的图案化硬遮罩层。
74.第一图案化工艺还包含通过刻蚀工艺凹蚀导电材料154和导电材料156未被图案化遮罩层160覆盖的部分，从而形成导电长条162以及形成沟槽158于导电长条162之间。刻蚀工艺也凹蚀间隔物结构138、导线结构126和介电长条146未被图案化遮罩层160覆盖的部分。
75.导电长条162沿着第一方向d1延伸，并在第二方向d2上平行排列。导电长条162位于导线结构126的顶面和介电长条146的顶面之上，且延伸横跨导线结构126和介电长条146。在第二方向d2上，导电长条162可与导线结构126具有相同的节距p1。
76.导电材料150、152、154和156形成于开口148(图1a、图1a-1和图1a-3)的部分可做为半导体存储器结构100的接触插塞164。接触插塞164对应于且接触主动区104的末端部分。每一个接触插塞164被导电长条162至少部分覆盖。
77.在形成导电长条162之后，移除图案化遮罩层160。接着，形成填充层166于半导体结构100之上，如图1d-1、图1d-2、图1d-3和图1d-4所示。为了图式明确，图1d未显示填充层166。填充层166填充沟槽158，并且覆盖导电长条162。填充层166可提供平坦的上表面以用于后续的光刻工艺。在一些实施例中，填充层166由介电材料形成，例如氧化硅(sio)、氮化硅(sin)、氮氧化硅(sion)、及/或前述的组合。在一些实施例中，填充层166与间隔物142由相同材料形成，例如氧化硅。为了说明，图1d-1显示填充层166与间隔物142之间的界面，但
两者之间可以没有界面。
78.对导电材料154和导电材料156进行第二图案化工艺。第二图案化工艺包含形成图案化遮罩层168于填充层166之上，如图1e、图1e-1、图1e-2、图1e-3和图1e-4所示。图案化遮罩层168是通过光刻工艺形成的图案化光阻层，或是通过沉积介电材料且后续进行光刻和刻蚀工艺形成的图案化硬遮罩层。可替代地，图案化遮罩层168由旋转涂布(spin-on-coating)碳形成。图案化遮罩层168沿着第二方向d2延伸，并在第三方向d3上平行排列。图案化遮罩层168与介电长条146错开(例如，不重叠)，并且覆盖接触插塞164。图案化遮罩层168也可不覆盖沿着介电长条146侧壁的阻挡层154。在第三方向d3上，图案化遮罩层168可与介电长条146具有相同的节距p2。
79.第二图案化工艺还包含通过刻蚀工艺移除填充层166未被图案化遮罩层168覆盖的部分。刻蚀工艺接着移除导电长条162未被图案化遮罩层168覆盖的部分，使得包含导电材料154和156的导电长条162被切割为多个导电垫172，如图1f、图1f-1、图1f-2、图1f-3和图1f-4所示。为了图式明确，图1f未显示填充层166和图案化遮罩层168。刻蚀工艺也凹蚀介电长条146未被图案化遮罩层168覆盖的部分，使得刻蚀的导电材料156自介电长条146之间突出，此外，刻蚀工艺也凹蚀导电材料154，使得刻蚀的导电材料156自导电材料154突出，如图1f-3所示。
80.每一个导电垫172对应于且部分覆盖每一个接触插塞164。有些导电垫172部分覆盖导线结构126和间隔物结构138两者。尽管图1f显示有些导电垫172未覆盖导线结构126和间隔物结构138两者，但在一些实施例中这些导电垫172可覆盖间隔物结构138但未覆盖导线结构126，此部分于后续详细说明。在一些实施例中，所有的导电垫172皆未覆盖介电长条146。
81.对半导体结构100进行刻蚀工艺，以移除图案化遮罩层168，如图1g-1、图1g-2、图1g-3和图1g-4所示。接着，对半导体结构100进行刻蚀工艺，以移除填充层166和间隔物结构138的间隔物142，如图1h-1、图1h-2、图1h-3和图1h-4所示。在一些实施例中，由于填充层166与间隔物142由相同材料形成，可在同一刻蚀设备中，连续地移除填充层166和间隔物142。刻蚀工艺是湿刻蚀工艺。移除间隔物142，使得间隙174形成于间隔物140与间隔物144之间。为了图式明确，图1h未显示间隙174。间隙的底面的水平可低于第一导电层130，且介于导电材料150的底面与顶面之间。
82.形成保护层176于半导体结构100之上，如图1i-1、图1i-2、图1i-3和图1i-4所示。为了图式明确，图1i未显示保护层176。保护层176围绕并且覆盖导电垫172。保护层176还覆盖间隔物结构138，并且密封间隙174。密封的间隙174形成气隙178。包含气隙178的间隔物结构标示为间隔物结构138’。
83.由于间隔物结构138’包含气隙178，可降低间隔物结构138’整体的电容，从而降低接触插塞164与导线结构126之间的寄生电容。因此，提升所得到的半导体存储器装置的性能。
84.形成介电结构180于半导体存储器结构100之上，并且形成电容器182于介电结构180中，如图1j、图1j-1、图1j-2、图1j-3和图1j-4所示。电容器182穿过介电结构180和保护层176，以落在导电垫172上。在一些实施例中，介电结构180可包含多个介电材料，例如，氧化硅(sio)、氮化硅(sin)、氮氧化硅(sion)、及/或前述的组合。电容器182可包含接触导电
垫172的下电极层184、位于下电极层184之上的电容介电层186、以及位于电容介电层186之上的上电极层188。电容器182的下电极层184通过导电垫172和接触插塞164电性耦接至主动区104的末端部分。
85.还可形成额外组件于半导体存储器结构之上，例如内连线结构、外围电路、或其他适用组件，以制得半导体存储器装置。在一些实施例中，半导体存储器装置是动态随机存取存储器。
86.根据本发明实施例，通过在同一刻蚀设备中连续地移除填充层166和间隔物142来形成气隙178，这可节省一道刻蚀工艺以及传输半导体存储器结构的时间，以提升半导体存储器装置的制造产能。此外，可减少刻蚀工艺的整体时间，从而降低刻蚀工艺对于导电垫172及/或接触插塞164的导电材料的负面影响。并且，也可避免导电材料因半导体存储器结构于不同刻蚀设备之间传输而暴露于含氧环境。
87.图2是根据本发明的一些实施例的半导体存储器结构200的平面示意图。前面图1a至图1j-4的实施例所述的材料、工艺和配置可实施于图2的实施例。图2-1显示沿着图2的剖面a1-a1撷取的半导体存储器结构200的剖面示意图。图2的半导体存储器结构200与图1i的半导体存储器结构100相似，并且图2进一步绘示间隔物结构138’的间隔物140和间隔物144以及插入两者间的气隙178，以说明导电垫172与间隔物结构138’的配置。图2显示导线结构1261和导线结构1262、以及分别紧邻于导线结构1261和导线结构1262的间隔物结构1381’
和间隔物结构1382’
。图2还显示介于间隔物结构1381’
与间隔物结构1382’
之间的导电垫1721、导电垫1722和导电垫1723、和分别设置于导电垫1721、导电垫1722和导电垫1723之上的接触插塞1641、接触插塞1642和接触插塞1643。
88.导电垫1721、导电垫1722和导电垫1723在第一方向d1的相反方向上依序排列，而接触插塞1641、接触插塞1642和接触插塞1643在第三方向d3上依序排列。在平面示意图中，导电垫1722与接触插塞1642之间的重叠面积大于导电垫1721与接触插塞1641之间的重叠面积，并且大于导电垫1723与接触插塞1643之间的重叠面积。
89.导电垫1721部分覆盖导线结构1261以及间隔物结构1381’
的间隔物140和间隔物144及气隙178。导电垫1721未覆盖导线结构1262和间隔物结构1382’
。导电垫1722部分覆盖间隔物结构1381’
的间隔物144以及间隔物结构1382’
的间隔物144。导电垫1722未覆盖导线结构1261和导线结构1262。导电垫1722亦未覆盖间隔物结构1381’
和间隔物结构1382’
的间隔物140和气隙178。导电垫1723覆盖导线结构1262以及间隔物结构1382’
的间隔物140和间隔物144及气隙178。导电垫1723未覆盖导线结构1261和间隔物结构1381’
。
90.图3是根据本发明的一些实施例的半导体存储器结构300的平面示意图。图3-1显示沿着图3的剖面a1-a1撷取的半导体存储器结构300的剖面示意图。图3的半导体存储器结构300与图2的半导体存储器结构200相似，除了图3所示的间隔物144和气隙178具有环形轮廓。
91.在形成介电长条146之后，间隔物142和144(图1a-1)形成于介电长条146与导线结构126所定义的开口148中。如图3所示，间隔物144和气隙178(由移除间隔物142所形成)沿着介电长条146的侧壁、以及间隔物140的侧壁连续地延伸，间隔物144和气隙178具有环形轮廓。导电垫1722还部分覆盖沿着介电长条146的间隔物144以及气隙178。
92.根据上述，本发明实施例提供包含气隙的间隔物结构，其通过连续地移除填充层
和间隔物而形成。因此，可提升半导体存储器装置的制造产能。此外，也降低刻蚀工艺对于导电材料的负面影响，并且避免导电材料暴露于含氧环境。
93.虽然本发明以前述的实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中的相关技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰。因此本发明的保护范围当视权利要求范围所界定者为准。