用于栅极触点或沟槽触点的导电过孔结构的制作方法

1.本公开内容的实施例属于高级集成电路结构制造领域，并且特别地，属于用于栅极触点或沟槽触点的导电过孔结构。


背景技术：

2.在过去的几十年里，集成电路中特征的缩放已经成为不断增长的半导体工业背后的驱动力。缩放到越来越小的特征使得能够在半导体芯片的有限基板面积(real estate)上增加功能单元的密度。例如，缩小晶体管尺寸允许在芯片上并入更多数量的存储器或逻辑器件，从而有助于制造具有增加容量的产品。然而，对越来越大容量的驱动并不是没有问题。优化每个器件的性能的必要性变得日益重要。
3.常规和当前已知的制造工艺中的变化性可能会限制将它们进一步扩展到10纳米节点或亚10纳米节点范围的可能性。因此，未来技术节点所需的功能部件的制造可能要求在当前制造工艺中引入新方法或整合新技术，或者用其取代当前制造工艺。
4.在集成电路器件的制造中，随着器件尺寸持续按比例缩放，多栅极晶体管(例如，三栅极晶体管)已经变得更加普遍。三栅极晶体管一般地制造在体硅衬底或绝缘体上硅衬底上。在一些情况下，优选体硅衬底，因为它们的成本较低并且与现有的高产量的体硅衬底基础设施兼容。
5.然而，缩放多栅极晶体管并非没有后果。随着微电子电路的这些基本构建块的尺寸减小，以及随着在给定区域中制造的基本构建块的绝对数量增加，对用于制造这些构建块的半导体工艺的约束已变得难以承受。
附图说明
6.图1a和图1b示出了根据本公开内容的实施例的截面图，其示出了在制造用于栅极触点或沟槽触点的导电过孔结构的方法中的各种操作。
7.图2-4、图5a和图5b示出了根据本公开内容的实施例的倾斜器截面图，其示出了在制造用于栅极触点或沟槽触点的导电过孔结构的方法中的各种操作。
8.图6示出了根据本公开内容的实施例的具有沟槽触点和栅极触点的集成电路结构的平面图和对应的截面图。
9.图7a-7j示出了根据本公开内容的实施例的制造全环栅集成电路结构的方法中的各种操作的截面图。
10.图8示出了根据本公开内容的实施例的沿栅极线截取的非平面集成电路结构的截面图。
11.图9示出了根据本公开内容的实施例的针对非端部帽盖架构(左手侧(a))与自对准栅极端部帽盖(sage)架构(右手侧(b))的通过纳米线和鳍状物截取的截面图。
12.图10示出了根据本公开内容的实施例的表示在制造具有全环栅器件的自对准栅极端部帽盖(sage)结构的方法中的各种操作的截面图。
13.图11a示出了根据本公开内容的实施例的基于纳米线的集成电路结构的三维截面图。
14.图11b示出了根据本公开内容的实施例的图11a的基于纳米线的集成电路结构沿a-a'轴截取的截面源极或漏极图。
15.图11c示出了根据本公开内容的实施例的图11a的基于纳米线的集成电路结构沿b-b'轴截取的截面沟道图。
16.图12示出了根据本公开内容的实施例的一个实施方式的计算设备。
17.图13示出了包括本公开内容的一个或多个实施例的中介层。
具体实施方式
18.描述了用于栅极触点或沟槽触点的导电过孔结构以及制造用于栅极触点或沟槽触点的导电过孔结构的方法。在下面的描述中，阐述了许多具体细节，例如具体集成及材料体系，以便提供对本公开内容的实施例的深入了解。对本领域的技术人员将显而易见的是可以在没有这些具体细节的情况下实践本公开内容的实施例。在其他实例中，没有详细地描述诸如集成电路设计布局的公知特征，以避免不必要地使本公开内容的实施例难以理解。此外，应当理解，在附图中示出的各种实施例是说明性的表示并且未必按比例绘制。
19.以下具体实施方式本质上仅是说明性的，并且并非旨在限制本主题的实施例或这种实施例的应用和用途。如本文所用，词语“示例性”意味着“用作示例、实例或说明”。本文描述为示例性的任何实施方式未必被理解为相比其他实施方式是优选的或有利的。此外，并非旨在受到前述技术领域、背景技术、

技术实现要素：
或以下具体实施方式中呈现的任何明示或暗示的理论的约束。
20.本说明书包括对“一个实施例”或“实施例”的引用。短语“在一个实施例中”或“在实施例中”的出现不一定是指同一实施例。特定特征、结构或特性可以以与本公开内容一致的任何合适的方式组合。
21.术语。以下段落提供在本公开内容(包括所附权利要求书)中发现的术语的定义或上下文：
[0022]“包括”。该术语是开放式的。如在所附权利要求书中所使用的，该术语并不排除附加的结构或操作。
[0023]“被配置为”。各种单元或部件可以被描述或主张为“被配置为”执行一项或多项任务。在这种上下文中，“被配置为”用于通过指示该单元或部件包括在操作期间执行一项或多项那些任务的结构而隐含结构。这样，即使当指定的单元或部件目前不在操作(例如，未开启或活动)时，也可以将该单元或部件说成是被配置为执行任务。详述单元或电路或部件“被配置为”执行一项或多项任务明确地旨在不为该单元或部件援引35u.s.c.
§
112第六段。
[0024]“第一”、“第二”等。如本文所用，这些术语用作其之后的名词的标记，而并不暗示任何类型的顺序(例如，空间、时间、逻辑等)。
[0025]“耦接”——以下描述是指“耦接”在一起的元件或节点或特征。如本文所用，除非另外明确指明，否则“耦接”意味着一个元件或节点或特征直接或间接连接到另一元件或节点或特征(或直接或间接与其通信)，并且不一定是机械方式。
[0026]
另外，某些术语在以下描述中也可以仅用于参考的目的，并且因此这些术语并非
旨在进行限制。例如，诸如“上部”、“下部”、“之上”和“下方”等术语是指附图中提供参考的方向。诸如“正”、“背”、“后”、“侧”、“外侧”和“内侧”等术语描述在一致但任意的参照系内部件的部分的取向或位置或两者，其通过参考描述所讨论部件的文字和相关联附图而被清楚地了解。这种术语可以包括上面具体提及的词语、它们的衍生词语以及类似意义的词语。
[0027]“抑制”——如本文所用，抑制用于描述减小影响或使影响最小化。当部件或特征被描述为抑制行为、运动或条件时，它可以完全防止结果或后果或未来的状态。另外，“抑制”还可以指减小或降低在其他情况下可能会发生的后果、性能或效应。因此，当部件、元件或特征被称为抑制结果或状态时，它不一定完全防止或消除所述结果或状态。
[0028]
本文描述的实施例可以涉及前段工艺(feol)半导体处理和结构。feol是集成电路(ic)制造的第一部分，其中在半导体衬底或层中图案化出各个器件(例如，晶体管、电容器、电阻器等)。feol一般地覆盖了直到(但不包括)金属互连层的沉积的每项内容。在最后的feol操作之后，结果通常是具有隔离的晶体管(例如，没有任何线路)的晶圆。
[0029]
本文描述的实施例可以涉及后段工艺(beol)半导体处理和结构。beol是ic制造的第二部分，其中利用晶圆上的例如一个或多个金属化层的线路将各个器件(例如，晶体管、电容器、电阻器等)互连。beol包括触点、绝缘层(电介质)、金属层级、以及用于芯片到封装连接的接合部位。在制造阶段的beol部分中，形成触点(焊盘)、互连线、过孔和电介质结构。对于现代ic工艺，可以在beol中添加超过10个金属层。
[0030]
下文描述的实施例可以适用于feol处理和结构、beol处理和结构或者feol和beol处理和结构两者。特别地，尽管可以使用feol处理情形示出示例性处理方案，但这样的方法也可以适用于beol处理。同样，尽管可以使用beol处理情形示出示例性处理方案，但这样的方法也可以适用于feol处理。
[0031]
根据本公开内容的实施例，描述了导电结构和工艺。根据本公开内容的实施例，描述了有源栅极上触点(coag)结构和工艺。本公开内容的一个或多个实施例涉及半导体结构或器件，该半导体结构或器件具有设置在该半导体结构或器件的栅极电极的有源部分上方的一个或多个栅极触点结构(例如，作为栅极触点过孔)。本公开内容的一个或多个实施例涉及制造半导体结构或器件的方法，该半导体结构或器件具有形成在该半导体结构或器件的栅极电极的有源部分上方的一个或多个栅极触点结构。本文所述的方法可以用于通过在有源栅极区域上方实现栅极触点形成来减小标准单元面积。根据一个或多个实施例，根据本文所述的工艺来实施栅极触点或沟槽触点。
[0032]
本文描述的实施例可以被实施为提供用于接触导电沟槽触点(vct)的导电过孔、用于接触栅极(vgc)的导电过孔、和/或用于共享接触导电沟槽触点和栅极(gcn)的导电过孔。在实施例中，将栅极和自对准沟槽触点(tcn)抛光或平坦化到相同的水平面，以暴露栅极金属和沟槽触点金属两者。然后，使用具有vct/vcg/gcn组合的图案将导电过孔直接着陆在栅极金属和/或沟槽触点上。
[0033]
为了提供上下文，有源栅极上触点的一些实施方式需要选择性(“颜色”)蚀刻。用于蚀刻的相关工艺窗口可能是不够的。例如，开路和短路的缺陷模式可能持续地降低制造产量。开路缺陷也可能归因于不能填充到深且紧密的空间中的镶嵌金属化。例如，使栅极凹陷并且用sin再填充，随后使沟槽触点(tcn)凹陷并且用sic或siox替换以建立两种材料之间的蚀刻选择性可能需要突出的蚀刻选择性，这在缩放的尺寸下可能难以实现。另一选择
涉及使栅极相对于tcn凹陷。高度偏移可以使得足够的边缘放置误差容限能够使触点落在有源栅极上方而不会短路。然而，这种方法可能需要复杂的衬层和盔形流动(helmet flow)以及多次抛光操作。
[0034]
根据本文所述的一个或多个实施例，用栅极与源极/漏极(s/d)之间的间隔体来平坦化栅极和s/d金属。本文描述的方法可以比现有技术方法更容易实施，并且可以提供良好的工艺裕度。本文描述的方法可以视为具有减少的蚀刻要求和工艺操作的coag方法。实施例可以仅需要比其他coag方法更短的起始栅极高度。
[0035]
在第一示例性处理方案中，图1a和图1b示出了根据本公开内容的实施例的截面图，该截面图示出了在制造用于栅极触点或沟槽触点的导电过孔结构的方法中的各种操作。
[0036]
参考图1a，起始结构100包括在衬底或其他结构102之上的多个栅极结构106。栅极结构可以包括栅极电极和栅极电介质。多个导电沟槽触点结构108与多个栅极结构106交替。起始结构100还包括多个电介质间隔体110、多个栅极结构106与多个导电沟槽触点结构108中的相邻结构之间的多个电介质间隔体110中的对应的一个电介质间隔体。多个电介质间隔体110具有与多个栅极结构106的最上表面共面并且与多个导电沟槽触点结构108的最上表面共面的最上表面。电介质层112(例如氧化硅层)在多个栅极结构106上方、在多个导电沟槽触点结构108上方、并且在多个电介质间隔体110上方。电介质层112具有平坦的最上表面。
[0037]
参考图1b，在电介质层112中形成开口以形成图案化的电介质层112a。在一个实施例中，开口暴露多个栅极结构106中的一个栅极结构，并且导电过孔116形成在开口中，导电过孔116与多个栅极结构106中的一个栅极结构直接接触(例如，与栅极电极的金属填充物直接接触)。在一个实施例中，开口暴露多个导电沟槽触点结构108中的一个导电沟槽触点结构，并且导电过孔114形成在开口中，导电过孔114与多个导电沟槽触点结构108中的一个导电沟槽触点结构直接接触(例如，与导电沟槽触点的金属填充物直接接触)。在一个实施例中，开口暴露多个导电沟槽触点结构108中的一个导电沟槽触点结构和多个栅极结构106中的一个栅极结构，并且导电过孔118形成在开口中。在实施例中，导电过孔114、116和118各自具有与电介质层112a的平坦最上表面共面的最上表面。
[0038]
在实施例中，尽管图1b中未示出但如结合图5b所示出和描述的，开口中的一个或多个开口延伸到多个栅极结构106中的一个栅极结构的一部分中和/或延伸到多个导电沟槽触点结构108中的一个导电沟槽触点结构的一部分中。在实施例中，如所示的，间隔体110a是凹陷的，其中导电过孔118与多个导电沟槽触点结构108中的一个导电沟槽触点结构和多个栅极结构106中的一个栅极结构两者接触。
[0039]
在实施例中，多个栅极结构106形成在一个或多个半导体纳米线堆叠体上方。在另一实施例中，多个栅极结构106形成在一个或多个半导体纳米带堆叠体上方。在实施例中，多个栅极结构106形成在一个或多个半导体鳍状物上方。
[0040]
在第二示例性处理方案中，图2-4、图5a和图5b示出了根据本公开内容的实施例的倾斜器截面图，其示出了在制造用于栅极触点或沟槽触点的导电过孔结构的方法中的各种操作。
[0041]
参考图2，起始结构200(如通过沟槽触点切口所示)包括从衬底202(例如，硅衬底)
延伸并且穿过浅沟槽隔离(sti)结构203的多个子鳍状物204(例如，硅子鳍状物)。多个水平堆叠的纳米线206在子鳍状物204中的对应的一个子鳍状物上方。如所示出的，电介质帽盖209可以在水平堆叠的纳米线206中的相应一个纳米线上方。栅极电介质结构208围绕纳米线206中的每一个并且在子鳍状物204上方。在一个实施例中，栅极电介质结构208包括高k栅极电介质层，并且还可以包括纳米线206和子鳍状物204的氧化部分。栅极层210(例如，功函数金属栅极层)在栅极电介质结构208上。栅极填充物212(例如，金属栅极填充物)在栅极层210上。可选的绝缘栅极帽盖层214可以在栅极填充物212上。对栅极堆叠体的提及可以指包括栅极电介质结构208、栅极层210和栅极填充物212的结构。电介质间隔体216沿着栅极堆叠体的侧面。外延源极或漏极结构218在相邻栅极堆叠体的电介质间隔体216之间。绝缘源极或漏极帽盖材料220在外延源极或漏极结构218上方。
[0042]
参考图3，诸如起始结构200的结构可以用栅极切割工艺和沟槽触点形成工艺来处理，以提供结构300，如通过沟槽触点切口所示。结构300包括从衬底302延伸并且穿过浅沟槽隔离(sti)结构306的多个子鳍状物304。栅极结构被示出为包括栅极电极308和栅极电介质310。沟槽触点314被示出为在外延源极或漏极结构316上方。电介质间隔体312将栅极结构和沟槽触点314分离。作为示例性非限制性结构，还示出了沟槽触点插塞318、栅极阻挡区域309和导电轨314a。
[0043]
参考图4，在结构300上形成诸如氧化硅层的电介质层400。电介质层400具有平坦的最上表面。
[0044]
参考图5a，在图4的结构上方形成图案化层500。开口502形成在图案化层500中，并且穿过电介质层400以形成图案化电介质层400a。在实施例中，开口502中的一个或多个开口延伸到栅极电极308的暴露部分中和/或延伸到沟槽触点314的暴露部分中(例如，开口502a形成部分图案化的沟槽触点314a)，提供稍微修改的结构300a。
[0045]
参考图5b，在图5a的结构的开口502/502a中形成导电过孔材料。导电过孔材料和图案化层500被平坦化，以去除图案化层500并且形成与图案化的电介质层400a的顶表面共面的导电过孔504/504a。在一个实施例中，形成导电过孔504/504a以在单个光刻工艺中接触栅极结构和沟槽触点结构。
[0046]
在实施例中，本文描述的半导体结构或器件是非平面器件，例如但不限于fin-fet或三栅极器件。在这样的实施例中，对应的半导体沟道区域由三维体构成或形成在三维体中。在一个这样的实施例中，对应的栅极电极堆叠体至少围绕三维体的顶表面和一对侧壁。在另一实施例中，至少沟道区域被制成为分立的三维体，例如在全环栅器件中。在一个这样的实施例中，对应的栅极电极堆叠体完全围绕沟道区域。
[0047]
通常，一个或多个实施例涉及用于将栅极触点过孔直接着陆在有源晶体管栅极上的方法和由其形成的结构。这种方法可以消除为了接触目的而在隔离上延伸栅极线的需要。这种方法还可以消除对用于从栅极线或结构传导信号的单独的栅极触点(gcn)层的需要。在实施例中，通过平坦化沟槽触点(tcn)中的触点金属并且平坦化栅极电极材料以提供用于导电过孔形成的平坦表面来实现消除上述特征。
[0048]
为了提供进一步的上下文，coag的一些实施方式对多个模块施加严格控制(例如，栅极和触点凹陷、电介质硬掩模沉积和电介质抛光)，以确保蚀刻选择性(“彩色的”)硬掩模的均匀性和硬掩模厚度与规格的严格一致性。彩色蚀刻的有限蚀刻选择性可能给生产线典
型的任何上游工艺偏差留下很小的空间。这些coag实施方式可能不提供消除所有开路和短路的鲁棒的工艺窗口。
[0049]
根据本公开内容的一个或多个实施例，实施涉及平坦化栅极和沟槽触点(tcn)以及居间间隔体以提供用于导电触点形成的平坦表面的工艺流程。该工艺可以使得能够在有源栅极上方上制造触点以用于器件缩放。
[0050]
作为示例性制造方案，起始结构包括设置在衬底之上的一个或多个栅极堆叠体结构。栅极堆叠体结构可以包括栅极电介质层和栅极电极。沟槽触点(例如，到衬底的扩散区域或到形成在衬底内的外延区域的触点)通过电介质间隔体与栅极堆叠体结构间隔开。在实施例中，触点图案基本上完美地与现有的栅极图案对准，同时消除了具有非常严格的配准预算的光刻操作的使用。在一个这样的实施例中，该方法使得能够使用固有的高选择性的湿法蚀刻(或各向异性干法蚀刻工艺，其中一些是非等离子体，气相各向同性蚀刻(例如，与经典干法或等离子体蚀刻相比))来生成触点开口，在实施例中，通过利用现有的栅极图案结合触点插塞光刻操作来形成触点图案，在一个这样的实施例中，该方法使得能够消除对如在其他方法中使用的用于生成触点图案的其他关键光刻操作的需要。这也允许具有较大边缘放置误差容限的完美或接近完美的自对准。在实施例中，沟槽触点栅格不是单独图案化的，而是形成在多晶硅(栅极)线之间。例如，在一个这样的实施例中，在栅极光栅图案化之后但在栅极光栅切割之前形成沟槽触点栅格。
[0051]
此外，栅极堆叠体结构可以通过替换栅极工艺来制造。在这种方案中，可以去除虚设栅极材料(例如，多晶硅或氮化硅柱材料)，并且用永久栅极电极材料替换虚设栅极材料。在一个这样的实施例中，在该工艺中还形成永久栅极电介质层，而不是从较早的处理中进行。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成，并且利用包括sf6的干法蚀刻工艺去除。在另一实施例中，虚设栅极由多晶硅或非晶硅构成，并且利用包括含水nh4oh或四甲基氢氧化铵的湿法蚀刻工艺去除。在一个实施例中，虚设栅极由氮化硅构成，并且利用包括含水磷酸的湿法蚀刻去除。
[0052]
在实施例中，本文描述的一个或多个方法实质上考虑了与虚设和替换触点工艺结合的虚设和替换栅极工艺。在一个这样的实施例中，在替换栅极工艺之后执行替换触点工艺，以允许永久栅极堆叠体的至少一部分的高温退火。例如，在特定的这种实施例中，例如在形成栅极电介质层之后，在大于大约600摄氏度的温度下执行对永久栅极结构的至少一部分的退火。在形成永久触点之前执行退火。
[0053]
作为示出了可能的触点布局的示例性结构，图6示出了根据本公开内容的实施例的具有沟槽触点和栅极触点的集成电路结构的平面图和对应的截面图。
[0054]
参考图6，集成电路结构600包括在半导体衬底或鳍状物602(例如硅鳍状物)之上的栅极线604。栅极线604包括栅极堆叠体605(例如，包括栅极电介质层或堆叠体以及栅极电介质层或堆叠体上的栅极电极)。电介质间隔体608沿着栅极堆叠体605的侧壁。沟槽触点610与栅极线604的侧壁相邻，其中电介质间隔体608在栅极线604与沟槽触点610之间。沟槽触点610中的各个沟槽触点包括导电触点结构611。
[0055]
再次参考图6，在栅极堆叠体605上形成栅极触点过孔614。在实施例中，栅极触点过孔614在半导体衬底或鳍状物602上方的位置处并且在沟槽触点610之间横向地电接触栅极堆叠体605，如所示出的。
[0056]
再次参考图6，沟槽触点过孔616电接触相应的导电触点结构611。在实施例中，沟槽触点过孔616在与栅极线604的栅极堆叠体605横向相邻的位置处电接触相应的导电触点结构611，如所示出的。
[0057]
应当理解，在特定实施例中，纳米线或纳米带或鳍状物或牺牲居间层可以由硅构成。如本文通篇所用，硅层可以用于描述由相当大量(如果非全部的话)的硅构成的硅材料。然而，应当理解，实际上，100％的纯si可能难以形成，并且因此，可能包括微小百分比的碳、锗或锡。这些杂质可能作为si沉积期间不可避免的杂质或组分而被包括，或者可能在沉积后处理期间的扩散时“污染”si。因此，本文描述的涉及硅层的实施例可以包括包含相对少量(例如，“杂质”水平)的非si原子或物质(例如，ge、c或sn)的硅层。应当理解，本文描述的硅层可以是非掺杂的，或者可以掺杂有例如硼、磷或砷的掺杂剂原子。
[0058]
应当理解，在特定实施例中，纳米线或纳米带或鳍状物或牺牲居间层可以由硅锗构成。如本文通篇所用，硅锗层可以用于描述由硅和锗两者的相当大的部分(例如，两者的至少5％)构成的硅锗材料。在一些实施例中，锗的量大于硅的量。在特定实施例中，硅锗层包括大约60％的锗和大约40％的硅(si
40
ge
60
)。在其他实施例中，硅的量大于锗的量。在特定实施例中，硅锗层包括大约30％的锗和大约70％的硅(si
70
ge
30
)。应当理解，实际上，100％的纯硅锗(一般地称为sige)可能难以形成，并且因此，可能包括微小百分比的碳或锡。这些杂质可能作为sige沉积期间不可避免的杂质或组分而被包括，或者可能在沉积后处理期间的扩散时“污染”sige。因此，本文描述的涉及硅锗层的实施例可以包括包含相对少量(例如，“杂质”水平)的非ge和非si原子或物质(例如，碳或锡)的硅锗层。应当理解，本文描述的硅锗层可以是非掺杂的，或者可以掺杂有例如硼、磷或砷的掺杂剂原子。
[0059]
应当理解，本文描述的实施例还可以包括其他实施方式，例如具有各种宽度、厚度和/或材料(包括但不限于si和sige)的纳米线和/或纳米带。例如，可以使用iii-v族材料。
[0060]
下面描述的是可以与用于栅极触点或沟槽触点的导电过孔结构集成的各种器件和可以用于制造这种器件的处理方案。应当理解，示例性实施例不必需要所有描述的特征，或者可以包括比所描述的更多的特征。例如，可以通过替换栅极沟槽来执行纳米线释放处理。下文描述这样的释放工艺的示例。另外，在又一方面中，由于图案化复杂性，后端(be)互连缩放可能导致较低的性能和较高的制造成本。可以实施本文描述的实施例以实现纳米线晶体管的正侧和背侧互连集成。本文描述的实施例可以提供实现相对较宽的互连间距的方法。结果可以是改进的产品性能和更低的图案化成本。可以实施实施例以实现具有低功率和高性能的缩放纳米线或纳米带晶体管的鲁棒功能。
[0061]
本文描述的一个或多个实施例涉及使用部分源极或漏极(sd)和非对称沟槽触点(tcn)深度的用于纳米线或纳米带晶体管的双外延(epi)连接。在实施例中，通过形成纳米线/纳米带晶体管的源极漏极开口来制造集成电路结构，该开口部分地填充有sd外延。开口的剩余部分填充有导电材料。在源极或漏极侧之一上的深沟槽形成使得能够直接接触背侧互连级。
[0062]
作为用于制造全环栅集成电路结构的全环栅器件的示例性工艺流程，图7a-7j示出了根据本公开内容的实施例的制造全环栅集成电路结构的方法中的各种操作的截面图。
[0063]
参考图7a，制造集成电路结构的方法包括形成起始堆叠体，该起始堆叠体包括在诸如硅鳍状物的鳍状物702之上的交替的牺牲层704和纳米线706。纳米线706可以被称为纳
米线的垂直布置。如所示出的，可以在交替的牺牲层704和纳米线706之上形成保护帽盖708。如还示出的，可以在交替的牺牲层704和纳米线706之下形成弛豫缓冲层752和缺陷修改层750。
[0064]
参考图7b，在水平纳米线706的垂直布置上方形成栅极堆叠体710。然后通过去除牺牲层704的部分来释放水平纳米线706的垂直布置的部分，以提供凹陷的牺牲层704'和空腔712，如图7c中所示出的。
[0065]
应当理解，可以在不首先执行下述深蚀刻和非对称接触处理的情况下完成制造图7c的结构。在任一情况下(例如，具有或不具有非对称接触处理)，在实施例中，制造工艺涉及使用提供具有外延小凸块(nub)的全环栅集成电路结构的工艺方案，该外延小凸块可以是垂直分立的源极或漏极结构。
[0066]
参考图7d，在栅极结构710的侧壁处形成上栅极间隔体714。在上栅极间隔体714之下的空腔712中形成空腔间隔体716。然后可选地执行深沟槽触点蚀刻以形成沟槽718并且形成凹陷的纳米线706'。如图所示，也可以存在图案化的弛豫缓冲层752'和图案化的缺陷修改层750'。
[0067]
然后在沟槽718中形成牺牲材料720，如图7e中所示出。在其他工艺方案中，可以使用隔离的沟槽底部或硅沟槽底部。
[0068]
参考图7f，在水平纳米线706'的垂直布置的第一端处形成第一外延源极或漏极结构(例如，左侧特征722)。在水平纳米线706'的垂直布置的第二端处形成第二外延源极或漏极结构(例如，右侧特征722)。在实施例中，如所示出的，外延源极或漏极结构722是垂直分立的源极或漏极结构，并且可以被称为外延小凸块。
[0069]
然后，如图7g所示，在栅极电极710的侧面处并且与源极或漏极结构722相邻地形成层间电介质(ild)材料724。参考图7h，使用替换栅极工艺来形成永久栅极电介质728和永久栅极电极726。然后，如图7i所示，去除ild材料724。然后从源极漏极位置之一(例如，右手侧)去除牺牲材料720以形成沟槽732，但是不从源位漏位位置的另一个去除牺牲材料以形成沟槽730。
[0070]
参考图7j，形成耦接到第一外延源极或漏极结构(例如，左侧特征722)的第一导电触点结构734。形成耦接到第二外延源极或漏极结构(例如，右侧特征722)的第二导电触点结构736。第二导电触点结构736沿鳍状物702形成得比第一导电触点结构734更深。在实施例中，尽管在图7j中未示出，但是该方法还包括在鳍状物702的底部处形成第二导电触点结构736的暴露表面。导电触点可以包括触点电阻降低层和主触点电极层，其中示例可以包括ti、ni、co(对于前者；对于后者，包括w、ru、co)。
[0071]
在实施例中，如所示出的，第二导电触点结构736沿鳍状物702比第一导电触点结构734更深。在一个这样的实施例中，第一导电触点结构734不沿着鳍状物702，如所示出的。在未示出的另一这样的实施例中，第一导电触点结构734部分地沿着鳍状物702。
[0072]
在实施例中，第二导电触点结构736沿整个鳍状物702。在实施例中，尽管未示出，在通过背侧衬底去除工艺暴露鳍状物702的底部的情况下，第二导电触点结构736具有在鳍状物702的底部处的暴露表面。
[0073]
在实施例中，图7j的结构或图7a-7j的相关结构可以形成为包括用于栅极触点或沟槽触点的导电过孔结构，例如结合图1b或图5b所述。
[0074]
在另一方面中，为了能够触及一对非对称源极和漏极触点结构的两个导电触点结构，可以使用正侧结构的背侧显露制造方法来制造本文描述的集成电路结构。在一些示例性实施例中，晶体管或者其他器件结构的背侧显露需要晶圆级背侧处理。与常规tsv类型的技术对比，可以以器件单元的密度执行如本文所述的晶体管的背侧显露，并且甚至在器件的子区域内执行显露。此外，可以执行晶体管的这种背侧显露，以基本上去除在正侧器件处理期间器件层设置在其上的所有施主衬底。这样，在晶体管的背侧显露之后的器件单元中的半导体厚度可能仅为几十或几百纳米的情况下，微米深的tsv变得不必要。
[0075]
本文描述的显露技术可以实现从“自底向上”器件制造到“中心向外”制造的范例转变，其中，“中心”是用于正侧制造、从背侧显露、并且再次用于背侧制造的任何层。当主要依赖于正侧处理时，对器件结构的正侧和显露背侧的处理可以解决与制造3d ic相关联的许多挑战。
[0076]
可以采用晶体管的背侧显露方法，例如，以去除施主-寄主(donor-host)衬底组件的载体层和居间层的至少一部分。工艺流程开始于输入施主-寄主衬底组件。施主-寄主衬底中的载体层的厚度被抛光(例如，cmp)和/或用湿法或干法(例如，等离子体)蚀刻工艺蚀刻。可以采用已知合适于载体层的成分的任何研磨、抛光和/或湿法/干法蚀刻工艺。例如，在载体层是iv族半导体(例如，硅)的情况下，可以采用已知合适于减薄半导体的cmp浆料。同样，也可以采用已知合适于减薄iv族半导体的任何湿法蚀刻剂或等离子体蚀刻工艺。
[0077]
在一些实施例中，在以上之前，沿着基本上平行于居间层的断裂平面来解理(cleaving)载体层。可以利用解理或断裂工艺来去除作为大块物质的载体层的相当大的部分，从而减少去除载体层所需的抛光或蚀刻时间。例如，在载体层的厚度为400-900μm的情况下，可以通过实践已知促进晶圆级断裂的任何毯式注入(blanket implant)来解理掉100-700μm。在一些示例性实施例中，将轻元素(例如，h、he或li)注入到载体层内期望断裂平面的均匀目标深度。在这种解理工艺之后，然后，可以对施主-寄主衬底组件中剩余的载体层的厚度进行抛光或蚀刻以完成去除。替代地，在载体层未断裂的情况下，可以采用研磨、抛光和/或蚀刻操作来去除更大厚度的载体层。
[0078]
接下来，检测居间层的暴露。检测用于识别在施主衬底的背侧表面已经前进到接近器件层时的点。可以实践已知合适于检测用于载体层和居间层的材料之间的转变的任何终点检测技术。在一些实施例中，一个或多个终点标准基于在执行抛光或蚀刻期间检测施主衬底的背侧表面的光吸收或发射的改变。在一些其他实施例中，终点标准与在施主衬底背侧表面的抛光或蚀刻期间的副产物的光吸收或发射的改变相关联。例如，与载体层蚀刻副产物相关联的吸收或发射波长可以作为载体层与居间层的不同成分的函数而改变。在其他实施例中，终点标准与抛光或蚀刻施主衬底的背侧表面的副产物中的物质的质量的改变相关联。例如，处理的副产物可以通过四极质量分析器进行采样，并且物质质量的改变可以与载体层和居间层的不同成分相关。在另一示例性实施例中，终点标准与施主衬底的背侧表面和与施主衬底的背侧表面接触的抛光表面之间的摩擦力的改变相关联。
[0079]
在去除工艺相对于居间层对载体层具有选择性的情况下，居间层的检测可以被增强，因为载体去除工艺中的不均匀性可以通过载体层与居间层之间的蚀刻速率差异(δ)来减轻。如果研磨、抛光、和/或蚀刻操作以充分低于去除载体层的速率的速率去除居间层，则检测甚至可以被跳过。如果不采用终点标准，则如果居间层的厚度足以用于蚀刻的选择性，
则预定固定持续时间的研磨、抛光、和/或蚀刻操作可以在居间层材料上停止。在一些示例中，载体蚀刻速率：居间层蚀刻速率是3:1-10:1或更大。
[0080]
在暴露居间层时，可以去除居间层的至少一部分。例如，可以去除居间层中的一个或多个组分层。例如，可以通过抛光均匀地去除居间层的厚度。替代地，可以用掩模或毯式蚀刻工艺去除居间层的厚度。该工艺可以采用与用于减薄载体相同的抛光或蚀刻工艺，或者可以是具有不同工艺参数的不同工艺。例如，在居间层为载体去除工艺提供蚀刻停止部的情况下，后一操作可以采用不同的抛光或蚀刻工艺，该不同的抛光或蚀刻工艺相比于器件层的去除更有利于居间层的去除。在要去除小于几百纳米的居间层的厚度的情况下，去除工艺可以相对较慢，可以针对整个晶圆的均匀性被优化，并且可以比用于去除载体层的控制更精确。所采用的cmp工艺可以例如采用浆料，该浆料在半导体(例如，硅)与围绕器件层并且嵌入在居间层内的电介质材料(例如，sio)(例如，作为相邻器件区之间的电隔离)之间提供非常高的选择性(例如，100：1-300：1或更高)。
[0081]
对于通过完全去除居间层而显露器件层的实施例，可以在器件层的暴露背侧或其中的特定器件区域上开始背侧处理。在一些实施例中，背侧器件层处理包括穿过设置在居间层与先前在器件层中制造的器件区域(例如，源极或漏极区域)之间的器件层的厚度的进一步抛光、或湿法/干法蚀刻。
[0082]
在一些实施例中，其中用湿法和/或等离子体蚀刻使载体层、居间层或器件层背侧凹陷，这种蚀刻可以是图案化蚀刻或材料选择性蚀刻，其赋予器件层背侧表面显著的非平面性或形貌。如下文进一步所述，图案化可以在器件单元内(即，“单元内”图案化)或者可以跨越器件单元(即，“单元间”图案化)。在一些图案化蚀刻实施例中，采用居间层的至少部分厚度作为用于背侧器件层图案化的硬掩模。因此，掩模蚀刻工艺可以在对应的掩模器件层蚀刻之前。
[0083]
上文描述的处理方案可以产生施主-寄主衬底组件，该施主-寄主衬底组件包括ic器件，该ic器件具有居间层的背侧、器件层的背侧、和/或器件层内的一个或多个半导体区域的背侧、和/或显露的正侧金属化。然后在下游处理期间，可以对这些显露区域中的任何区域执行附加的背侧处理。
[0084]
应当理解，由上述示例性处理方案所产生的结构可以以相同或相似形式用于后续处理操作，以完成器件制造(例如，pmos和/或nmos器件制造)。作为完成器件的示例，图8示出了根据本公开内容的实施例的沿栅极线截取的非平面集成电路结构的截面图。
[0085]
参考图8，半导体结构或器件800包括在沟槽隔离区域806内的非平面有源区域(例如，包括突出鳍状物部分804和子鳍状物区域805的鳍状物结构)。在实施例中，代替实心鳍状物，非平面有源区域在子鳍状物区域805之上被分离成纳米线(例如，纳米线804a和804b)，如虚线所示。在任一种情况下，为了便于描述非平面集成电路结构800，非平面有源区域804在下面被称为突出鳍状物部分。在实施例中，子鳍状物区域805还包括弛豫缓冲层842和缺陷修改层840，如所示出的。
[0086]
栅极线808设置在非平面有源区域(如果适用，包括周围的纳米线804a和804b)的突出部分804上方以及沟槽隔离区域806的一部分上之。如图所示，栅极线808包括栅极电极850和栅极电介质层852。在一个实施例中，栅极线808还可以包括电介质帽盖层854。从这个视角还可以看出，栅极触点814和上覆栅极触点过孔816、连同上覆金属互连860，所有这些
都设置在层间电介质堆叠体或层870中。从图8的视角还可以看出，在一个实施例中，栅极触点814设置在沟槽隔离区域806上方，但不在非平面有源区域上方。在另一实施例中，栅极触点814在非平面有源区域上方。
[0087]
在实施例中，半导体结构或器件800是非平面器件，例如但不限于fin-fet器件、三栅极器件、纳米带器件或纳米线器件。在这样的实施例中，对应的半导体沟道区域由三维体构成或形成在三维体中。在一个这样的实施例中，栅极线808的栅极电极堆叠体至少围绕三维体的顶表面和一对侧壁。
[0088]
还如图8中所示，在实施例中，界面880存在于突出鳍状物部分804与子鳍状物区域805之间。界面880可以是在掺杂的子鳍状物区域805与轻掺杂或未掺杂的上部鳍状物部分804之间的转变区域。在一个这样的实施例中，每个鳍状物为大约10纳米宽或更小，并且可选地从在子鳍状物位置处的相邻固态掺杂层供应子鳍状物掺杂剂。在特定的这种实施例中，每个鳍状物都小于10纳米宽。
[0089]
尽管图8未示出，但应当理解，突出鳍状物部分804的或邻近于突出鳍状物部分的源极或漏极区域在栅极线808的任一侧上，即，进和出页面。在一个实施例中，去除源极或漏极位置中的突出鳍状物部分804的材料，并且用另一种半导体材料进行替换，例如通过外延沉积以形成外延源极或漏极结构。源极或漏极区域可以在沟槽隔离区域806的电介质层的高度下方延伸，即，延伸到子鳍状物区域805中。根据本公开内容的实施例，更重掺杂的子鳍状物区域(即，界面880下方的鳍状物的掺杂部分)抑制了通过体半导体鳍状物的该部分的源极到漏极泄漏。在实施例中，如上文结合图7j所述，源极和漏极区域具有相关联的非对称源极和漏极触点结构。
[0090]
再次参考图8，在实施例中，鳍状物804/805(以及可能的纳米线804a和804b)由可以掺杂有电荷载流子的晶体硅锗层构成，电荷载流子例如但不限于磷、砷、硼、镓或其组合。
[0091]
在实施例中，沟槽隔离区域806和贯穿全文描述的沟槽隔离区域(沟槽隔离结构或沟槽隔离层)可以由适合于最终将永久栅极结构的部分与下覆体衬底电隔离或对该隔离有贡献的、或隔离在下覆体衬底内形成的有源区域(例如，隔离鳍状物有源区域)的材料构成。例如，在一个实施例中，沟槽隔离区域806由电介质材料构成，电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅或掺碳氮化硅。
[0092]
栅极线808可以由栅极电极堆叠体构成，所述栅极电极堆叠体包括栅极电介质层852和栅极电极层850。在实施例中，栅极电极堆叠体的栅极电极由金属栅极构成，并且栅极电介质层由高k材料构成。例如，在一个实施例中，栅极电介质层852由例如但不限于氧化铪、氮氧化铪、硅酸铪、氧化镧、氧化锆、硅酸锆、氧化钽、钛酸钡锶、钛酸钡、钛酸锶、氧化钇、氧化铝、氧化铅钪钛、铌酸铅锌或其组合的材料构成。此外，栅极电介质层852的一部分可以包括由衬底鳍状物804的顶部几层形成的天然氧化物层。在实施例中，栅极电介质层852由顶部的高k部分和半导体材料的氧化物构成的下部部分构成。在一个实施例中，栅极电介质层852由氧化铪的顶部部分和二氧化硅或氮氧化硅的底部部分构成。在一些实施方式中，栅极电介质的一部分是“u”形结构，该u形结构包括基本上平行于衬底的表面的底部部分以及基本上垂直于衬底的顶表面的两个侧壁部分。
[0093]
在一个实施例中，栅极电极层850由金属层构成，所述金属层例如但不限于金属氮化物、金属碳化物、金属硅化物、金属铝化物、铪、锆、钛、钽、铝、钌、钯、铂、钴、镍或导电金属
氧化物。在具体实施例中，栅极电极层850由形成在金属功函数设置层之上的非功函数设置填充材料构成。取决于晶体管为pmos或nmos晶体管，栅极电极层850可以由p型功函数金属或n型功函数金属组成。在一些实施方式中，栅极电极层850可以由两个或更多金属层的堆叠体组成，其中一个或多个金属层是功函数金属层，并且至少一个金属层是导电填充层。对于pmos晶体管，可以用于栅极电极的金属包括但不限于钌、钯、铂、钴、镍、钨和导电金属氧化物(例如，氧化钌)。p型金属层将使得能够形成具有在大约4.9ev与大约5.2ev之间的功函数的pmos栅极电极。对于nmos晶体管，可以用于栅极电极的金属包括但不限于铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物，所述碳化物例如，碳化铪、碳化锆、碳化钛、碳化钽和碳化铝。n型金属层将使得能够形成具有在大约3.9ev与大约4.2ev之间的功函数的nmos栅极电极。在一些实施方式中，栅极电极可以由“u”形结构组成，该u形结构包括基本上平行于衬底的表面的底部部分以及基本上垂直于衬底的顶表面的两个侧壁部分。在另一实施方式中，形成栅极电极的金属层中的至少一个可以简单地是基本上平行于衬底的顶表面的平面层，并且不包括基本垂直上于衬底的顶表面的侧壁部分。在本公开内容的其他实施方式中，栅极电极可以由u形结构和平面非u形结构的组合组成。例如，栅极电极可以由在形成在一个或多个平面非u形层顶部的一个或多个u形金属层组成。
[0094]
与栅极电极堆叠体相关联的间隔体可以由合适于最终将永久栅极结构与相邻的导电触点(例如，自对准触点)电隔离或对该隔离有贡献的材料构成。例如，在一个实施例中，间隔体由电介质材料构成，所述电介质材料例如但不限于二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。
[0095]
栅极触点814和上覆栅极触点过孔816可以由导电材料构成。在实施例中，触点或过孔中的一个或多个由金属物质构成。金属物质可以是纯金属(例如，钨、镍或钴)、或者可以是合金(例如，金属-金属合金或金属-半导体合金(例如，硅化物材料))。
[0096]
在实施例中(虽然未示出)，形成了基本上完美地与现有的栅极堆叠体结构808对准的触点图案，同时消除具有非常严格的配准预算的光刻步骤的使用。在实施例中，触点图案是垂直对称的触点图案或垂直非对称的触点图案，例如结合图7j所述。在其他实施例中，所有触点是正侧连接的并且不是非对称的。在一个这样的实施例中，自对准方法使得能够使用固有高选择性的湿法蚀刻(例如，相比于常规实施的干法或等离子体蚀刻)以生成触点开口。在实施例中，通过利用现有的栅极图案结合触点插塞光刻操作来形成触点图案。在一个这样的实施例中，该方法使得能够消除如在常规方法中使用的用于生成触点图案的其他关键光刻操作的需要。在实施例中，沟槽触点栅格不是单独图案化的，而是形成在多晶硅(栅极)线之间。例如，在一个这样的实施例中，在栅极光栅图案化之后但在栅极光栅切割之前形成沟槽触点栅格。
[0097]
在实施例中，提供结构800涉及通过替换栅极工艺制造栅极堆叠体结构808。在这样的方案中，虚设栅极材料(例如多晶硅或氮化硅柱材料)可以被去除，并且用永久栅极电极材料替换。在一个这样的实施例中，与从较早处理进行的相反，在该工艺中还形成永久栅极电介质层。在实施例中，通过干法蚀刻或湿法蚀刻工艺去除虚设栅极。在一个实施例中，虚设栅极由多晶硅或非晶硅构成，并且利用包括使用sf6的干法蚀刻工艺去除。在另一实施例中，虚设栅极由多晶硅或非晶硅构成，并且利用包括使用含水nh4oh或四甲基氢氧化铵的湿法蚀刻工艺去除。在一个实施例中，虚设栅极由氮化硅构成，并且利用包括含水磷酸的湿
法蚀刻去除。
[0098]
再次参考图8，半导体结构或器件800的布置将栅极触点置于隔离区域上方。这种布置可以被视为布局空间的低效使用。然而，在另一实施例中，半导体器件具有触点结构，该触点结构接触的栅极电极的形成在有源区域上方(例如，在子鳍状物805上方)并且与沟槽触点过孔在同一层中的部分。
[0099]
在实施例中，图8的结构可以形成为包括用于栅极触点或沟槽触点的导电过孔结构，例如结合图1b或图5b所描述的。
[0100]
应当理解，并非上述工艺的所有方面都需要被实践以落入本公开内容的实施例的精神和范围内。此外，本文中所述的工艺可以用于制造一个或多个半导体器件。半导体器件可以是晶体管或类似器件。例如，在实施例中，半导体器件是用于逻辑单元或存储器的金属氧化物半导体(mos)晶体管、或者是双极型晶体管。此外，在实施例中，半导体器件具有三维架构，例如，纳米线器件、纳米带器件、三栅极器件、独立存取的双栅极器件或fin-fet。一个或多个实施例对于在亚10纳米(10nm)技术节点下制造半导体器件可能是特别有用的。
[0101]
在实施例中，如本说明书通篇所用，层间电介质(ild)材料由电介质层或绝缘材料层构成或包括电介质层或绝缘材料层。合适的电介质材料的示例包括但不限于硅的氧化物(例如，二氧化硅(sio2))、硅的掺杂氧化物、硅的氟化氧化物、硅的碳掺杂氧化物、本领域已知的各种低k电介质材料及其组合。层间电介质材料可以通过例如化学气相沉积(cvd)、物理气相沉(pvd)的常规技术形成，或通过其他沉积方法形成。
[0102]
在实施例中，还如本说明书通篇所用，金属线或互连线材料(和过孔材料)由一种或多种金属或其他导电结构构成。常见的示例是使用铜线和结构，铜线和结构可以包括或不包括在铜与周围的ild材料之间的阻挡层。如本文所用，术语金属包括多种金属的合金、堆叠体和其他组合。例如，金属互连线可以包括阻挡层(例如，包括ta、tan、ti或tin中的一种或多种的层)、不同金属或合金的堆叠体等。因此，互连线可以是单一材料层、或者可以由包括导电衬层和填充层的若干层形成。可以使用任何合适的沉积工艺(例如，电镀、化学气相沉积或物理气相沉积)来形成互连线。在实施例中，互连线由导电材料构成，所述导电材料例如但不限于cu、al、ti、zr、hf、v、ru、co、ni、pd、pt、w、ag、au或其合金。在本领域中，互连线有时也被称为迹线、导线、线路、金属，或简称地称为互连。
[0103]
在实施例中，还如本说明书通篇所用，硬掩模材料、帽盖层或插塞由与层间电介质材料不同的电介质材料构成。在一个实施例中，不同的硬掩模、帽盖或插塞材料可以用在不同的区域中，以便相对于彼此以及相对于下覆电介质和金属层提供不同生长或蚀刻选择性。在一些实施例中，硬掩模层、帽盖或插塞层包括硅的氮化物(例如，氮化硅)层、或硅的氧化物层、或两者、或其组合。其他合适材料可以包括基于碳的材料。根据特定的实施方式，可以使用本领域已知的其他硬掩模、帽盖或插塞层。硬掩模、帽盖或插塞层可以通过cvd、pvd或通过其他沉积方法来形成。
[0104]
在实施例中，还如本说明书通篇所用，使用193nm沉浸光刻(i193)、euv和/或ebdw光刻等来执行光刻操作。可以使用正色调或负色调抗蚀剂。在一个实施例中，光刻掩模是由形貌掩模部分、抗反射涂层(arc)和光致抗蚀剂层构成的三层掩模。在特定的这样的实施例中，形貌掩模部分是碳硬掩模(chm)层，并且抗反射涂层是硅arc层。
[0105]
在另一方面中，一个或多个实施例涉及由自对准栅极端部帽盖(sage)结构分离的
相邻半导体结构或器件。特定实施例可以涉及在sage架构中集成多宽度(多wsi)纳米线和纳米带并且通过sage壁分离。在实施例中，在前端工艺流程的sage架构部分中将纳米线/纳米带与多wsi集成。这种工艺流程可以涉及不同wsi的纳米线和纳米带的集成，以提供具有低功率和高性能的下一代晶体管的鲁棒功能。相关联的外延源极或漏极区域可以被嵌入(例如，纳米线的部分被去除，并且然后执行源极或漏极(s/d)生长)。
[0106]
为了提供进一步的上下文，自对准栅极端部帽盖(sage)架构的优点可以包括实现更高的布局密度，并且更特别地，将扩散扩展至扩散间隔。为了提供说明性比较，图9示出了根据本公开内容的实施例的针对非端部帽盖架构(左手侧(a))与自对准栅极端部帽盖(sage)架构(右手侧(b))的通过纳米线和鳍状物截取的截面视图。
[0107]
参考图9的左手侧(a)，集成电路结构900包括衬底902，衬底902具有在横向围绕鳍状物904的下部部分的隔离结构908之上从其突出一定量906的鳍状物904。鳍状物的上部部分可以包括弛豫缓冲层922和缺陷修改层920，如图所示。对应的纳米线905在鳍状物904上方。可以在集成电路结构900上方形成栅极结构以制造器件。然而，可以通过增加鳍状物904/纳米线905对之间的间隔来适应这种栅极结构中的中断。
[0108]
相比之下，参考图9的右手侧(b)，集成电路结构950包括衬底952，衬底952具有在横向围绕鳍状物954的下部部分的隔离结构958之上从其突出一定量956的鳍状物954。鳍状物的上部部分可以包括弛豫缓冲层972和缺陷修改层970，如图所示。对应的纳米线955在鳍状物954上方。隔离sage壁960(如所示出，其可以包括其上的硬掩模)被包括在隔离结构952内和相邻的鳍状物954/纳米线955对之间。隔离sage壁960和最近的鳍状物954/纳米线955对之间的距离限定了栅极端部帽盖间隔962。栅极结构可以形成在集成电路结构950上方，在隔离sage壁之间以制造器件。在这种栅极结构中的中断是由隔离sage壁造成的。由于隔离sage壁960是自对准的，因此可以使来自常规方法的限制降到最低，以使得扩散至扩散间隔能够更为积极。此外，由于栅极结构在所有位置处都包括中断，因此各个栅极结构部分可以通过形成在隔离sage壁960上方的局部互连来层连接。在实施例中，如图所示，sage壁960各自包括下部电介质电部分和下部电介质部分上的电介质帽盖。根据本公开内容的实施例，与图9相关联的结构的制造工艺涉及使用提供具有外延源极或漏极结构的全环栅集成电路结构的工艺方案。
[0109]
在实施例中，图9的部分(a)的结构可以被形成为包括用于栅极触点或沟槽触点的导电过孔结构，例如结合图1b或图5b所描述的。在实施例中，图9的部分(b)的结构可以被形成为包括用于栅极触点或沟槽触点的导电过孔结构，例如结合图1b或图5b所描述的。
[0110]
自对准栅极端部帽盖(sage)处理方案涉及形成自对准到鳍状物的栅极/沟槽触点端部帽盖，而不需要额外的长度来解决掩模未对准。因此，可以实施实施例以实现晶体管布局面积的缩小。本文描述的实施例可以涉及栅极端部帽盖隔离结构的制造，栅极端部帽盖隔离结构也可以被称为栅极壁、隔离栅极壁或自对准栅极端部帽盖(sage)壁。
[0111]
在用于具有分离相邻器件的sage壁的结构的示例性处理方案中，图10示出了根据本公开内容的实施例的表示在制造具有全环栅器件的自对准栅极端部帽盖(sage)结构的方法中的各种操作的截面图。
[0112]
参考图10的部分(a)，起始结构包括在衬底1002之上的纳米线图案化堆叠体1004。在纳米线图案化堆叠体1004之上形成光刻图案化堆叠体1006。纳米线图案化堆叠体1004包
括交替的牺牲层1010和纳米线层1012，它们可以在弛豫缓冲层1082和缺陷修改层1080之上，如图所示。保护掩模1014在纳米线图案化堆叠体1004与光刻图案化堆叠体1006之间。在一个实施例中，光刻图案化堆叠体1006是三层掩模，其由形貌掩膜部分1020、抗反射涂层(arc)1022和光致抗蚀剂层1024构成。在特定的这种实施例中，形貌掩模部分1020是碳硬掩模(chm)层，并且抗反射涂层1022是硅arc层。
[0113]
参考图10的部分(b)，部分(a)的堆叠体被光刻图案化，并且然后被蚀刻以提供包括图案化的衬底1002和沟槽1030的蚀刻结构。
[0114]
参考图10的部分(c)，部分(b)的结构具有形成在沟槽1030中的隔离层1040和sage材料1042。然后将该结构平坦化，以留下图案化的形貌掩膜层1020'作为暴露的上层。
[0115]
参考图10的部分(d)，隔离层1040在图案化衬底1002的上表面下方凹陷，例如，以限定突出的鳍状物部分并且在sage壁1042之下提供沟槽隔离结构1041。
[0116]
参考图10的部分(e)，至少在沟道区域中去除牺牲层1010以释放纳米线1012a和1012b。在形成图10的部分(e)的结构之后，可以在纳米线1012b或1012a周围、在衬底1002的突出鳍状物上方、以及在sage壁1042之间形成栅极堆叠体。在一个实施例中，在形成栅极堆叠体之前，去除保护掩模1014的剩余部分。在另一实施例中，保留保护掩模1014的剩余部分作为处理方案的人工制品的绝缘鳍状物帽。
[0117]
再次参考图10的部分(e)，应当理解，示出了沟道图，其中源极或漏极区域位于页面内外。在实施例中，包括纳米线1012b的沟道区域具有小于包括纳米线1012a的沟道区域的宽度。因此，在实施例中，集成电路结构包括多宽度(多wsi)的纳米线。尽管1012b和1012a的结构可以被分别区域分为纳米线和纳米带，但在本文中两种这样的结构通常都被称为纳米线。还应当理解，本文通篇对鳍状物/纳米线对的引用或描绘都可以指包括鳍状物和一个或多个上覆纳米线(例如，图10中示出了两个上覆纳米线)的结构。根据本公开内容的实施例，与图10相关联的结构的制造工艺涉及使用提供具有外延源极或漏极结构的全环栅集成电路结构的工艺方案。
[0118]
在实施例中，图10的部分(e)的结构可以被形成为包括用于栅极触点或沟槽触点的导电过孔结构，例如结合图1b或图5b所描述的。
[0119]
在实施例中，如通篇所述，自对准栅极端部帽盖(sage)隔离结构可以由合适于最终将永久栅极结构的部分彼此电隔离或对该隔离有贡献的一种或多种材料构成。示例性材料或材料组合包括单一材料结构，例如二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅。其他示例性材料或材料组合包括多层堆叠体，所述多层堆叠体具有下部部分二氧化硅、氮氧化硅、氮化硅或碳掺杂的氮化硅以及上方部分更高介电常数材料(例如，氧化铪)。
[0120]
为了突出显示具有三个垂直布置的纳米线的示例性集成电路结构，图11a示出了根据本公开内容的实施例的基于纳米线的集成电路结构的三维截面图。图11b示出了图11a的基于纳米线的集成电路结构沿a-a’轴线截取的截面源极或漏极图。图11c示出了图11a的基于纳米线的集成电路结构沿b-b’轴线截取的截面沟道图。
[0121]
参考图11a，集成电路结构1100包括在衬底1102之上的一个或多个垂直堆叠的纳米线(1104组)。在实施例中，如图所示，弛豫缓冲层1102c、缺陷修改层1102b和下部衬底部分1102a被包括在衬底1102中，如图所示。为了说明性目的，为了强调纳米线部分，没有示出在最底部纳米线下方并从衬底1102形成的可选鳍状物。本文的实施例涉及单线器件和多线
器件两者。例如，为了说明性目的，示出了具有纳米线1104a、1104b和1104c的三个基于纳米线的器件。为了方便描述，纳米线1104a被用作示例，其中描述集中于纳米线中的一个。应当理解，在描述一个纳米线的属性的情况下，基于多个纳米线的实施例可以具有对于纳米线中的每一个纳米线相同或基本上相同的属性。
[0122]
纳米线1104中的每一个都包括纳米线中的沟道区域1106。沟道区域1106具有长度(l)。参考图11c，沟道区域还具有与长度(l)正交的周边(pc)。参考图11a和图11c两者，栅极电极堆叠体1108围绕沟道区域1106中的每个沟道的整个周边(pc)。栅极电极堆叠体1108包括栅极电极、以及在沟道区域1106与栅极电极(未示出)之间的栅极电介质层。在实施例中，沟道区域是分立的，因为沟道区域完全被栅极电极堆叠体1108围绕，而没有任何居间材料(例如下覆衬底材料或上覆沟道制造材料)。因此，在具有多个纳米线1104的实施例中，纳米线的沟道区域1106也是相对彼此分立的。
[0123]
参考图11a和图11b两者，集成电路结构1100包括一对非分立源极或漏极区域1110/1112。该对非分立源极或漏极区域1110/1112在多个垂直堆叠的纳米线1104的沟道区域1106的任一侧上。此外，该对非分立源极或漏极区域1110/1112邻接多个垂直堆叠的纳米线1104的沟道区域1106。在未示出的一个这样的实施例中，该对非分立源极或漏极区域1110/1112直接垂直邻接沟道区域1106，因为外延生长在延伸超过沟道区域1106的纳米线部分上并且在延伸超过沟道区域1106的纳米线部分之间，其中纳米线端部被示为在源极或漏极结构内。在另一实施例中，如图11a中所示，该对非分立源极或漏极区域1110/1112间接垂直邻接沟道区域1106，因为它们形成在纳米线的端部处而非在纳米线之间。
[0124]
在实施例中，如图所示，源极或漏极区域1110/1112是非分立的，因为对于纳米线1104的每个沟道区域1106不存在单独的且分立的源极或漏极区域。因此，在具有多个纳米线1104的实施例中，与对于每个纳米线是分立的相反，纳米线的源极或漏极区域1110/1112是全局的或统一的源极或漏极区域。即，在单个统一特征用作多个(在这种情况下，3个)纳米线1104的源极或漏极区域，并且更具体地，用作多于一个的分立沟道区域1106的源极或漏极区域的意义上，非分立源极或漏极区域1110/1112是全局的。在一个实施例中，从与分立沟道区域1106的长度正交的截面角度，该对非分立源极或漏极区域1110/1112中的每一个在形状上都近似为矩形，该矩形具有底部锥形部分和顶部顶点部分，如图11b所示。然而，在其他实施例中，纳米线的源极或漏极区域1110/1112是相对较大的但是分立的非垂直合并的外延结构，例如结合图7a-图7j所述的小凸块。
[0125]
根据本公开内容的实施例，如图11a和图11b中所示，集成电路结构1100还包括一对触点1114，每个触点1114都在该对非分立源极或漏极区域1110/1112中的一个上。在一个这样的实施例中，在垂直的意义上，每个触点1114都完全围绕相应的非分立源极或漏极区域1110/1112。在另一方面中，非分立源极或漏极区域1110/1112的整个周边可能不能被接入以用于与触点1114接触，并且触点1114因此仅部分地围绕非分立源极或漏极区域1110/1112，如图11b中所示。在未示出的对比实施例中，如沿a-a’轴线所截取的那样，非分立源极或漏极区域1110/1112的整个周边被触点1114围绕。
[0126]
再次参考图11a，在实施例中，集成电路结构1100还包括一对间隔体1116。如图所示，该对间隔体1116的外部部分可以与非分立源极或漏极区域1110/1112的部分重叠，从而在该对间隔体1116之下提供非分立源极或漏极区域1110/1112的“嵌入”部分。还如图所示，
非分立源极或漏极区域1110/1112的嵌入部分可以不在该对间隔体1116的整体之下延伸。
[0127]
衬底1102可以由合适于集成电路结构制造的材料构成。在一个实施例中，衬底1102包括由单晶材料构成的下部体衬底，所述单晶材料可以包括但不限于硅、锗、硅-锗、锗-锡、硅-锗-锡或iii-v族化合物半导体材料。上部绝缘体层在下部体衬底上，上部绝缘体层由可以包括但不限于二氧化硅、氮化硅或氮氧化硅的材料构成。因此，结构1100可以由起始绝缘体上半导体衬底制造。替代地，结构1100直接由体衬底形成，并且使用局部氧化来形成电绝缘部分以代替上述上部绝缘体层。在另一替代的实施例中，衬底1100直接由体衬底形成，并且使用掺杂来在其上形成电隔离有源区域(例如纳米线)。在一个这样的实施例中，第一纳米线(即，靠近衬底)是omega-fet型结构的形式。
[0128]
在实施例中，纳米线1104的尺寸可以被确定为线或带，例如下文所述，并且纳米线1104可以具有方形或圆形的拐角。在实施例中，纳米线1104由例如但不限于硅、锗或其组合的材料构成。在一个这样的实施例中，纳米线是单晶的。例如，对于硅纳米线1104，单晶纳米线可以基于(100)全局取向，例如，在z方向上具有《100》平面。如下文所述，也可以考虑其他取向。在实施例中，从截面角度来看，纳米线1104的尺寸是纳米级的。例如，在具体实施例中，纳米线1104的最小尺寸小于大约20纳米。在实施例中，纳米线1104由应变材料构成，特别由在沟道区1106中的应变材料构成。
[0129]
参考图11c，在实施例中，沟道区域1106中的每个都具有宽度(wc)和高度(hc)，宽度(wc)与高度(hc)大约相同。即，在两种情况下，沟道区域1106的截面轮廓是方形的，或者如果是圆角，则沟道区域1106的截面轮廓是圆形的。在另一方面中，沟道区域的宽度和高度不需要相同，例如，如本文通篇所述的纳米带的情况。
[0130]
在实施例中，如本文通篇所述，集成电路结构包括非平面器件，所述非平面器件例如但不限于具有对应的一个或多个上覆纳米线结构的finfet或三栅极器件。在这样的实施例中，对应的半导体沟道区域由三维体构成或形成在三维体中，其中一个或多个分立纳米线沟道部分上覆三维体。在一个这样的实施例中，栅极结构至少围绕三维体的顶表面和一对侧壁，并且还围绕一个或多个分立纳米线沟道部分中的每一个。
[0131]
在实施例中，图11a-11c的结构可以被形成为包括用于栅极触点或沟槽触点的导电过孔结构，例如结合图1b或图5b所描述的。
[0132]
在实施例中，如本文通篇所述，下覆衬底由可以耐受制造工艺并且电荷可以在其中迁移的半导体材料构成。在实施例中，衬底是体衬底，其由掺有电荷载流子的晶体硅、硅/锗、或锗层构成，所述电荷载流子例如但不限于磷、砷、硼、镓或其组合，以形成有源区域。在一个实施例中，体衬底中的硅原子的浓度大于97％。在另一实施例中，体衬底由在不同晶体衬底顶上生长的外延层构成，所述外延层例如在掺杂硼的体硅单晶体衬底顶上生长的硅外延层。体衬底可以替代地由iii-v族材料构成。在实施例中，体衬底由iii-v族材料构成，所述iii-v族材料例如但不限于氮化镓、磷化镓、砷化镓、磷化铟、锑化铟、砷化铟镓、砷化铝镓、磷化铟镓或其组合。在一个实施例中，体衬底由iii-v族材料构成，并且电荷载流子掺杂剂杂质原子是例如但不限于碳、硅、锗、氧、硫、硒或碲的掺杂剂杂质原子。
[0133]
本文公开的实施例可以用于制造很宽范围的不同类型的集成电路和/或微电子器件。这种集成电路的示例包括但不限于处理器、芯片组部件、图形处理器、数字信号处理器、微控制器等。在其他实施例中，可以制造半导体存储器。此外，可以在现有技术已知的宽范
围的电子设备中使用集成电路或其他微电子器件。例如，在计算机系统(例如，台式机、膝上型计算机、服务器)、蜂窝电话、个人电子设备等中。可以将集成电路与系统中的总线和其他部件耦接。例如，处理器可以由一个或多个总线耦接到存储器、芯片组等。处理器、存储器和芯片组中的每一个可以潜在地使用本文公开的方法来制造。
[0134]
图12示出了根据本公开内容的实施例的一个实施方式的计算设备1200。计算设备1200容纳板1202。板1202可以包括若干部件，包括但不限于处理器1204和至少一个通信芯片1206。处理器1204物理和电气耦接到板1202。在一些实施方式中，至少一个通信芯片1206也物理和电气耦接到板1202。在其他实施方式中，通信芯片1206是处理器1204的部分。
[0135]
取决于其应用，计算设备1200可以包括可以或可以不物理和电气耦接到板1202的其他部件。这些其他部件包括但不限于易失性存储器(例如，dram)、非易失性存储器(例如，rom)、闪存存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(gps)设备、罗盘、加速度计、陀螺仪、扬声器、相机和大容量存储设备(例如，硬盘驱动器、压缩磁盘(cd)、数字多用盘(dvd)等)。
[0136]
通信芯片1206能够实现用于向和从计算设备1200传递数据的无线通信。术语“无线”及其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固态介质来传输数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示相关联的设备不包含任何线路，尽管在一些实施例中它们可以不包含。通信芯片1206可以实施若干无线标准或协议中的任何标准或协议，包括但不限于wi-fi(ieee 802.11系列)、wimax(ieee 802.16系列)、ieee 802.20、长期演进(lte)、ev-do、hspa 、hsdpa 、hsupa 、edge、gsm、gprs、cdma、tdma、dect、蓝牙、其衍生物、以及被指定为3g、4g、5g和更高版本的任何其他无线协议。计算设备1200可以包括多个通信芯片1206。例如，第一通信芯片1206可以专用于诸如wi-fi和蓝牙的较短距离无线通信，并且第二通信芯片1206可以专用于诸如gps、edge、gprs、cdma、wimax、lte、ev-do或其他的较长距离无线通信。
[0137]
计算设备1200的处理器1204包括封装在处理器1204内的集成电路管芯。处理器1204的集成电路管芯可以包括一个或多个结构，例如根据本公开内容的实施例的实施方式构建的具有带有电介质间隔体填充物的切割金属栅极的全环栅集成电路结构。术语“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。
[0138]
通信芯片1206也包括封装在通信芯片1206内的集成电路管芯。通信芯片1206的集成电路管芯可以包括一个或多个结构，例如根据本公开内容的实施例的实施方式构建的具有带有电介质间隔体填充物的切割金属栅极的全环栅集成电路结构。
[0139]
在其他实施方式中，容纳在计算设备1200内的另一部件可以包含集成电路管芯，该集成电路管芯包括一个或多个结构，例如根据本公开内容的实施例的实施方式构建的具有带有电介质间隔体填充物的切割金属栅极的全环栅集成电路结构。
[0140]
在各种实施方式中，计算设备1200可以是膝上型计算机、上网本、笔记本、超级本、智能电话、平板计算机、个人数字助理(pda)、超级移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频录像机。在其他实施方式中，计算设备1200可以是处理数据的任何其他电子设备。
[0141]
图13示出了包括本公开内容的一个或多个实施例的中介层1300。中介层1300是用于将第一衬底1302桥接到第二衬底1304的居间衬底。第一衬底1302可以是例如集成电路管芯。第二衬底1304例如可以是存储器模块、计算机主板或另一集成电路管芯。一般地，中介层1300的目的是将连接扩展到更宽的间距或将连接重新布线到不同的连接。例如，中介层1300可以将集成电路管芯耦接到球栅阵列(bga)1306，球栅阵列1306随后可以耦接到第二衬底1304。在一些实施例中，第一和第二衬底1302/1304附接到中介层1300的相对侧。在其他实施例中，第一和第二衬底1302/1304附接到中介层1300的同一侧。并且在其他实施例中，利用中介层1300互连三个或更多衬底。
[0142]
中介层1300可以由环氧树脂、玻璃纤维加强的环氧树脂、陶瓷材料或诸如聚酸亚胺的聚合物材料形成。在其他实施方式中，中介层1300可以由交替的刚性或柔性材料形成，其可以包括与上文描述的用于半导体衬底中的材料相同的材料，例如硅、锗以及其他iii-v族和iv族材料。
[0143]
中介层1300可以包括金属互连1308和过孔1310，包括但不限于穿硅过孔(tsv)1312。中介层1300还可以包括嵌入式器件1314，包括无源和有源器件两者。这样的器件包括但不限于电容器、解耦电容器、电阻器、电感器、熔丝、二极管、变压器、传感器和静电放电(esd)器件。还可以在中介层1300上形成更复杂的器件，例如射频(rf)器件、功率放大器、功率管理器件、天线、阵列、传感器和mems器件。根据本公开内容的实施例，本文公开的装置或工艺可以用于中介层1300的制造中或用于中介层1300中包括的部件的制造中。
[0144]
因此，本公开内容的实施例包括用于栅极触点或沟槽触点的导电过孔结构，以及制造用于栅极触点或沟槽触点的导电过孔结构的方法。
[0145]
尽管上面已经描述了具体实施例，但即使相对于特定的特征仅描述了单个实施例，这些实施例也并非旨在限制本公开内容的范围。在本公开内容中所提供的特征的示例旨在为说明性的而非限制性的，除非另有说明。以上描述旨在涵盖将对本领域的技术人员显而易见的具有本公开内容的有益效果的这种替代物、修改和等同物。
[0146]
本公开内容的范围包括本文所公开的任何特征或特征的组合(明示或暗示)，或其任何概括，不管它是否减轻本文所解决的任何或全部问题。因此，在本技术(或要求享有其优先权的申请)审查期间可以针对特征的任何这种组合构想出新的权利要求。特别地，参考所附权利要求，可以将从属权利要求的特征与独立权利要求的特征组合，并且可以通过任何适当方式而不是仅仅通过所附权利要求中列举的具体组合来组合来自相应独立权利要求的特征。
[0147]
以下示例关于其他实施例。不同实施例的各种特征可以与包括的一些特征和排除的其他特征不同地组合，以适合各种不同的应用。
[0148]
示例实施例1：一种集成电路结构包括多个栅极结构。多个导电沟槽触点结构与多个栅极结构交替。集成电路结构还包括多个电介质间隔体，多个电介质间隔体中的对应一个电介质间隔体在多个栅极结构和多个导电沟槽触点结构中的相邻结构之间。多个电介质间隔体具有与多个栅极结构的最上表面共面并且与多个导电沟槽触点结构的最上表面共面的最上表面。电介质层在多个栅极结构上方、在多个导电沟槽触点结构上方、并且在多个电介质间隔体上方。电介质层具有平坦的最上表面。开口在电介质层中，开口暴露多个栅极结构中的一个栅极结构。导电过孔在开口中，导电过孔与多个栅极结构中的一个栅极结构
直接接触。导电过孔具有与电介质层的平坦的最上表面共面的最上表面。
[0149]
示例实施例2：示例实施例1的集成电路结构，其中，开口延伸到多个栅极结构中的一个栅极结构的部分中。
[0150]
示例实施例3：示例实施例1或2的集成电路结构，其中，多个栅极结构在一个或多个半导体纳米线堆叠体上方。
[0151]
示例实施例4：示例实施例1或2的集成电路结构，其中，多个栅极结构在一个或多个半导体纳米带堆叠体上方。
[0152]
示例实施例5：示例实施例1或2的集成电路结构，其中，多个栅极结构在一个或多个半导体鳍状物上方。
[0153]
示例实施例6：一种集成电路结构包括多个栅极结构。多个导电沟槽触点结构与多个栅极结构交替。集成电路结构还包括多个电介质间隔体，多个电介质间隔体中的对应一个电介质间隔体在多个栅极结构和多个导电沟槽触点结构中的相邻结构之间。多个电介质间隔体具有与多个栅极结构的最上表面共面并且与多个导电沟槽触点结构的最上表面共面的最上表面。电介质层在多个栅极结构上方、在多个导电沟槽触点结构上方、并且在多个电介质间隔体上方。电介质层具有平坦的最上表面。开口在电介质层中，开口暴露多个导电沟槽触点结构中的一个导电沟槽触点结构。导电过孔在开口中，导电过孔与多个导电沟槽触点结构中的一个导电沟槽触点结构直接接触。导电过孔具有与电介质层的平坦的最上表面共面的最上表面。
[0154]
示例实施例7：示例实施例6的集成电路结构，其中，开口延伸到多个导电沟槽触点结构中的一个导电沟槽触点结构的部分中。
[0155]
示例实施例8：示例实施例6或7的集成电路结构，其中，多个栅极结构在一个或多个半导体纳米线堆叠体上方。
[0156]
示例实施例9：示例实施例6或7的集成电路结构，其中，多个栅极结构在一个或多个半导体纳米带堆叠体上方。
[0157]
示例实施例10：示例实施例6或7的集成电路结构，其中，多个栅极结构在一个或多个半导体鳍状物上方。
[0158]
示例实施例11：一种计算设备，包括板和耦接到板的部件。部件包括集成电路结构，集成电路结构包括多个栅极结构。多个导电沟槽触点结构与多个栅极结构交替。集成电路结构还包括多个电介质间隔体，多个电介质间隔体中的对应一个电介质间隔体在多个栅极结构和多个导电沟槽触点结构中的相邻结构之间。多个电介质间隔体具有与多个栅极结构的最上表面共面并且与多个导电沟槽触点结构的最上表面共面的最上表面。电介质层在多个栅极结构上方、在多个导电沟槽触点结构上方、并且在多个电介质间隔体上方。电介质层具有平坦的最上表面。开口在电介质层中，开口暴露多个栅极结构中的一个栅极结构。导电过孔在开口中，导电过孔与多个栅极结构中的一个栅极结构直接接触。导电过孔具有与电介质层的平坦的最上表面共面的最上表面。
[0159]
示例实施例12：示例实施例11的计算设备，还包括耦接到板的存储器。
[0160]
示例实施例13：示例实施例11或12的计算设备，还包括耦接到板的通信芯片。
[0161]
示例实施例14：示例实施例11、12或13的计算设备，还包括耦接到板的相机。
[0162]
示例实施例15：示例实施例11、12、13或14的计算设备，其中，部件是封装的集成电
路管芯。
[0163]
示例实施例16：一种计算设备，包括板和耦接到板的部件。部件包括集成电路结构，集成电路结构包括多个栅极结构。多个导电沟槽触点结构与多个栅极结构交替。集成电路结构还包括多个电介质间隔体，多个电介质间隔体中的对应一个电介质间隔体在多个栅极结构和多个导电沟槽触点结构中的相邻结构之间。多个电介质间隔体具有与多个栅极结构的最上表面共面并且与多个导电沟槽触点结构的最上表面共面的最上表面。电介质层在多个栅极结构上方、在多个导电沟槽触点结构上方、并且在多个电介质间隔体上方。电介质层具有平坦的最上表面。开口在电介质层中，开口暴露多个导电沟槽触点结构中的一个导电沟槽触点结构。导电过孔在开口中，导电过孔与多个导电沟槽触点结构中的一个导电沟槽触点结构直接接触。导电过孔具有与电介质层的平坦的最上表面共面的最上表面。
[0164]
示例实施例17：示例实施例16的计算设备，还包括耦接到板的存储器。
[0165]
示例实施例18：示例实施例16或17的计算设备，还包括耦接到板的通信芯片。
[0166]
示例实施例19：示例实施例16、17或18的计算设备，还包括耦接到板的相机。
[0167]
示例实施例20：示例实施例16、17、18或19的计算设备，其中，部件是封装的集成电路管芯。