一种时钟监控电路及时钟监控方法

1.本发明涉及电子电路技术领域，尤其涉及一种时钟监控电路及时钟监控方法。


背景技术：

2.在集成电路芯片工作时，集成电路中各个部分的运作都需要时钟的控制，一旦时钟出现异常，电路的工作状态和功能将会受到极大的影响。因此，为了提高芯片的可靠性，确保集成电路能够正常发挥功能，需要时钟监控电路来监控并保证集成电路中的时钟能一直处于正常工作状态。
3.现有的时钟监控方式存在以下缺点：
4.1、现有的时钟监控电路设计复杂，功耗较大，难以实现，成本较高；
5.2、作为常见的时钟监控技术，脉冲生成检测技术无法生成任意占空比的检测信号，导致检测精度固定，不利于系统扩展。


技术实现要素：

6.鉴于上述的分析，本发明实施例旨在提供一种时钟监控电路及时钟监控方法，用以解决现有时钟监控方式存在的电路结构复杂、检测精度不可控等问题。
7.一方面，本发明提供了一种时钟监控电路，所述时钟监控电路包括：
8.同相位参考时钟生成模块，用于生成与所述低频时钟的相位相同的同相位参考时钟；
9.反相位参考时钟生成模块，用于生成与所述低频时钟的相位相反的反相位参考时钟；
10.异常检测模块，用于以所述同相位参考时钟为参考，对待测时钟进行上升沿检测及下降沿计数，并根据上升沿检测及下降沿计数的结果生成所述待测时钟的时钟监控结果；或者，用于以所述反相位参考时钟为参考，对所述待测时钟进行上升沿计数及下降沿检测，并根据上升沿计数及下降沿检测的结果生成所述待测时钟的时钟监控结果。
11.在上述方案的基础上，本发明还提出了以下改进：
12.进一步，所述时钟监控电路还包括检测模式切换模块，用于实现同相位检测模式和反相位检测模式之间的切换；
13.当切换至所述同相位检测模式时，所述同相位参考时钟生成模块与所述异常检测模块相连，此时，所述异常检测模块以所述同相位参考时钟为参考；
14.当切换至所述反相位检测模式时，所述反相位参考时钟生成模块与所述异常检测模块相连，此时，所述异常检测模块以所述反相位参考时钟为参考。
15.进一步，所述同相位参考时钟和反相位参考时钟的周期均为所述低频时钟的一半；所述低频时钟的周期为所述待测时钟正常工作时的周期的2k，k为大于0的整数。
16.进一步，在所述异常检测模块中，当以所述同相位参考时钟为参考时，在所述同相位参考时钟的每个周期内，通过执行以下操作生成所述待测时钟的时钟监控结果：
17.在所述同相位参考时钟保持高电平期间，对所述待测时钟进行上升沿检测，得到上升沿检测结果；
18.在所述同相位参考时钟的当前周期内，对所述待测时钟进行下降沿计数，得到下降沿计数结果；
19.根据所述上升沿检测结果和所述下降沿计数结果，判别得到所述同相位参考时钟的当前周期内所述待测时钟的时钟监控结果。
20.进一步，通过执行以下操作判别得到所述同相位参考时钟的当前周期内所述待测时钟的时钟监控结果：
21.当上升沿检测结果为检测到上升沿时，
22.若下降沿计数结果为k，时钟监控结果为：待测时钟正常；
23.若下降沿计数结果大于k，时钟监控结果为：待测时钟的实时频率在同相位参考时钟的当前周期内变快；
24.若下降沿计数结果大于0且小于k，时钟监控结果为：待测时钟的实时频率在同相位参考时钟的当前周期内变慢；
25.若下降沿计数结果为0，时钟监控结果为：所述待测时钟在同相位参考时钟的当前周期内丢失；
26.当上升沿检测结果为未检测到上升沿时，
27.若下降沿计数结果为k，时钟监控结果为：待测时钟出现了抖动；
28.若下降沿计数结果大于k，时钟监控结果为：待测时钟的实时频率在同相位参考时钟的当前周期之前变快；
29.若下降沿计数结果大于0且小于k，时钟监控结果为：待测时钟的实时频率在同相位参考时钟的当前周期之前变慢；
30.若下降沿计数结果为0，时钟监控结果为：待测时钟在同相位参考时钟的当前周期之前丢失。
31.进一步，在所述异常检测模块中，当以所述反相位参考时钟为参考时，在所述反相位参考时钟的每个周期内，通过执行以下操作生成所述待测时钟的时钟监控结果：
32.在所述反相位参考时钟保持高电平期间，对所述待测时钟进行下降沿检测，得到下降沿检测结果；
33.在所述反相位参考时钟的当前周期内，对所述待测时钟进行上升沿计数，得到上升沿计数结果；
34.根据所述下降沿检测结果和所述上升沿计数结果，判别得到所述反相位参考时钟的当前周期内所述待测时钟的时钟监控结果。
35.进一步，通过执行以下操作判别得到所述反相位参考时钟的当前相应周期内所述待测时钟的时钟监控结果：
36.当下降沿检测结果为检测到下降沿时，
37.若上升沿计数结果为k，时钟监控结果为：待测时钟正常；
38.若上升沿计数结果大于k，时钟监控结果为：待测时钟的实时频率在反相位参考时钟的当前周期内变快；
39.若上升沿计数结果大于0且小于k，时钟监控结果为：待测时钟的实时频率在反相
位参考时钟的当前周期内变慢；
40.若上升沿计数结果为0，时钟监控结果为：待测时钟在反相位参考时钟的当前周期内丢失；
41.当下降沿检测结果为未检测到下降沿时，
42.若上升沿计数结果为k，时钟监控结果为：待测时钟出现了抖动；
43.若上升沿计数结果大于k，时钟监控结果为：待测时钟的实时频率在反相位参考时钟的当前周期之前变快；
44.若上升沿计数结果大于0且小于k，时钟监控结果为：待测时钟的实时频率在反相位参考时钟的当前周期之前变慢；
45.若上升沿计数结果为0，时钟监控结果为：待测时钟在反相位参考时钟的当前周期之前丢失。
46.进一步，所述同相位参考时钟生成模块包括：
47.第一延时处理单元，用于对所述低频时钟进行延时处理，生成第一延时信号；所述第一延时处理单元的延时时间小于所述待测时钟正常工作时的周期的一半；
48.第一异或处理单元，用于对所述低频时钟和所述第一延时信号进行异或处理，生成所述同相位参考时钟。
49.进一步，所述反相位参考时钟生成模块包括：
50.第二延时处理单元，用于对所述低频时钟进行延时处理，生成第二延时信号；所述第二延时处理单元的延时时间等于所述待测时钟正常工作时的周期的一半；
51.第三延时处理单元，用于对所述第二延时信号进行延时处理，生成第三延时信号；所述第三延时处理单元的延时时间小于所述待测时钟正常工作时的周期的一半；
52.第二异或处理模块，用于对所述第二延时信号和所述第三延时信号进行异或处理，生成所述反相位参考时钟。
53.另一方面，本发明还提供了一种时钟监控方法，包括：
54.获取时钟监控的检测模式；所述时钟监控的检测模式包括同相位检测模式和反相位检测模式；
55.若检测模式为同相位检测模式，则执行：
56.对低频时钟进行延时及异或处理，生成同相位参考时钟；
57.以所述同相位参考时钟为参考，对待测时钟进行上升沿检测及下降沿计数，并根据上升沿检测及下降沿计数的结果生成所述待测时钟的时钟监控结果；
58.若检测模式为反相位检测模式，则执行：
59.对低频时钟进行延时及异或处理，生成反相位参考时钟；
60.以所述反相位参考时钟为参考，对所述待测时钟进行上升沿计数及下降沿检测，并根据上升沿计数及下降沿检测的结果生成所述待测时钟的时钟监控结果。
61.与现有技术相比，本发明至少可实现如下有益效果之一：
62.本发明提供的时钟监控电路和时钟监控方法，具备如下优势：
63.(1)通过设计同相位参考时钟生成模块和反相位参考时钟生成模块，提供了两种不同的参考时钟，通过调节延时单元的延时时间调节参考时钟的占空比，以实现对不同精度要求的待测时钟的时钟监控。具体地，当精度要求较高时，减小参考时钟的占空比；而当
精度要求较低时，增大参考时钟的占空比。
64.(2)通过分析参考时钟与待测时钟的不同相对关系，能够获取所有类别的时钟监控结果，便于本领域技术人员快速确定待测时钟的问题类别，以便给出相应的解决方案；
65.(3)整个时钟监控电路的结构简单，功耗较小，便于实施，具备很强的推广价值。
66.本发明中，上述各技术方案之间还可以相互组合，以实现更多的优选组合方案。本发明的其他特征和优点将在随后的说明书中阐述，并且，部分优点可从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过说明书以及附图中所特别指出的内容中来实现和获得。
附图说明
67.附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。
68.图1为本发明实施例1提供的时钟监控电路的示意图；
69.图2为本发明实施例1提供的同相位参考时钟生成模块的示意图；
70.图3为本发明实施例1提供的低频时钟、第一延时信号、同相位参考时钟和正常工作时的待测时钟之间的相对关系示意图；
71.图4为本发明实施例1提供的反相位参考时钟生成模块的示意图；
72.图5为本发明实施例1提供的低频时钟、第二延时信号、第三延时信号、反相位参考时钟和正常工作时的待测时钟之间的相对关系示意图；
73.图6-图13分别为本发明实施例1提供的type类型从1000到1111对应的时钟监控变化过程示意图；
74.图14-图21分别为本发明实施例1提供的type类型从0000到0111对应的时钟监控变化过程示意图；
75.图22为本发明实施例2提供得时钟监控方法流程图。
具体实施方式
76.下面结合附图来具体描述本发明的优选实施例，其中，附图构成本技术一部分，并与本发明的实施例一起用于阐释本发明的原理，并非用于限定本发明的范围。
77.实施例1
78.本发明的一个具体实施例，公开了一种时钟监控电路，示意图如图1所示。该时钟监控电路包括：
79.同相位参考时钟生成模块，用于生成与所述低频时钟的相位相同的同相位参考时钟；
80.反相位参考时钟生成模块，用于生成与所述低频时钟的相位相反的反相位参考时钟；
81.异常检测模块，用于以所述同相位参考时钟为参考，对待测时钟进行上升沿检测及下降沿计数，并根据上升沿检测及下降沿计数的结果生成所述待测时钟的时钟监控结果；或者，用于以所述反相位参考时钟为参考，对所述待测时钟进行上升沿计数及下降沿检测，并根据上升沿计数及下降沿检测的结果生成所述待测时钟的时钟监控结果。
82.优选地，所述时钟监控电路还包括检测模式切换模块，用于实现同相位检测模式和反相位检测模式之间的切换；当切换至所述同相位检测模式时，所述同相位参考时钟生成模块与所述异常检测模块相连，此时，所述异常检测模块以所述同相位参考时钟为参考；当切换至所述反相位检测模式时，所述反相位参考时钟生成模块与所述异常检测模块相连，此时，所述异常检测模块以所述反相位参考时钟为参考。
83.在本实施例中，低频时钟的周期为待测时钟正常工作时的周期的2k，k为大于0的整数。同时，低频时钟与待测时钟正常工作时的相位相同。同相位参考时钟和反相位参考时钟的周期均为所述低频时钟的一半，因此，同相位参考时钟和反相位参考时钟的周期均为2
k-1*
t
clk
，t
clk
表示待测时钟正常工作时的周期。
84.在上述时钟监控电路中，同相位参考时钟生成模块如图2所示，包括第一延时处理单元和第一异或处理单元；其中，
85.第一延时处理单元，用于对所述低频时钟进行延时处理，生成第一延时信号；所述第一延时处理单元的延时时间小于所述待测时钟正常工作时的周期的一半；
86.第一异或处理单元，用于对所述低频时钟和所述第一延时信号进行异或处理，生成所述同相位参考时钟。
87.在同相位参考时钟生成模块，通过调节第一延时处理单元的延时时间，即可调节同相位参考时钟的占空比。在图3中，以k＝1为例，描述了低频时钟(clk_lf)、第一延时信号(clk_d1)、同相位参考时钟(clk_mi)和正常工作时的待测时钟(clk)之间的相对关系。
88.在上述时钟监控电路中，反相位参考时钟生成模块如图4所示，包括第二延时处理单元、第三延时处理单元和第二异或处理模块；其中，
89.第二延时处理单元，用于对所述低频时钟进行延时处理，生成第二延时信号；所述第二延时处理单元的延时时间等于所述待测时钟正常工作时的周期的一半；
90.第三延时处理单元，用于对所述第二延时信号进行延时处理，生成第三延时信号；所述第三延时处理单元的延时时间小于所述待测时钟正常工作时周期的一半；
91.第二异或处理模块，用于对所述第二延时信号和所述第三延时信号进行异或处理，生成所述反相位参考时钟。
92.在反相位参考时钟生成模块，通过调节第三延时处理单元的延时时间，即可调节反相位参考时钟的占空比。在图5中，以k＝1为例，描述了低频时钟(clk_lf)、第二延时信号(clk_d2)、第三延时信号(clk_d3)、反相位参考时钟(clk_ma)和正常工作时的待测时钟(clk)之间的相对关系。
93.在本实施例中，第一到第三延时处理单元均可采用555定时器实现，以实现预设时间的延时。
94.在异常检测模块中，存在两种检测方式，具体说明如下：
95.第一，以所述同相位参考时钟为参考
96.在所述异常检测模块中，在所述同相位参考时钟的每个周期内，通过执行以下操作生成所述待测时钟的时钟监控结果：
97.1、在所述同相位参考时钟保持高电平期间，对所述待测时钟进行上升沿检测，得到上升沿检测结果；
98.具体地，在同相位参考时钟保持高电平期间，对待测时钟进行上升沿检测：
99.若检测到上升沿，上升沿检测信号变为高电平并保持，此时，上升沿检测结果为检测到上升沿；
100.若未检测到上升沿，上升沿检测信号在同相位参考时钟的高电平结束时刻变为低电平，此时，上升沿检测结果为未检测到上升沿。
101.2、在所述同相位参考时钟的当前周期内，对所述待测时钟进行下降沿计数，得到下降沿计数结果；
102.需要说明的是，下降沿计数结果的初始值为0。同时，在检测到同相位参考时钟的下一个周期的上升沿时，将下降沿计数结果清零。
103.3、根据所述上升沿检测结果和所述下降沿计数结果，判别得到所述同相位参考时钟的当前周期内所述待测时钟的时钟监控结果。
104.具体地，通过执行以下操作判别得到所述同相位参考时钟的当前周期内所述待测时钟的时钟监控结果：3-1、当上升沿检测结果为检测到上升沿时，
105.若下降沿计数结果为k，时钟监控结果为：检测到上升沿、且待测时钟正常；此时，error＝0，type＝1000；k＝1、type＝1000时的时钟监控变化过程如图6所示；其中，signal_p表示上升沿检测信号，number_n表示下降沿计数结果。
106.若下降沿计数结果大于k，时钟监控结果为：检测到上升沿、且待测时钟的实时频率变快；此时，error＝1，type＝1001；k＝1、type＝1001时的时钟监控变化过程如图7所示；
107.若下降沿计数结果大于0且小于k，时钟监控结果为：检测到上升沿、且待测时钟的实时频率变慢；此时，error＝1，type＝1010；k＝2、type＝1010时的时钟监控变化过程如图8所示；
108.若下降沿计数结果为0，时钟监控结果为：检测到上升沿、且待测时钟丢失；此时，error＝1，type＝1011；k＝1、type＝1011时的时钟监控变化过程如图9所示。
109.3-2、当上升沿检测结果为未检测到上升沿时，
110.若下降沿计数结果为k，时钟监控结果为：待测时钟出现了抖动；此时，error＝1，type＝1100；需要说明的是，这里的抖动分为向前抖动和向后抖动。其中，向前抖动的时间小于待测时钟正常工作时的周期的一半，向后抖动的时间大于同相位参考时钟(反相位检测方式时，将“同相位参考时钟”替换为“反相位参考时钟”即可)保持高电平的时长、小于待测时钟正常工作时的周期的一半；k＝1、type＝1100时的时钟监控变化过程如图10所示。其中，clk、number_n分别表示待测时钟向前抖动情况下的待测时钟、下降沿计数。clk’、number_n’分别表示待测时钟向后抖动情况下的待测时钟、下降沿计数。
111.若下降沿计数结果大于k，时钟监控结果为：未检测到上升沿、且待测时钟的实时频率变快；此时，error＝1，type＝1101；k＝1、type＝1101时的时钟监控变化过程如图11所示。
112.若下降沿计数结果大于0且小于k，时钟监控结果为：未检测到上升沿、且待测时钟的实时频率变慢；此时，error＝1，type＝1110；k＝2、type＝1110时的时钟监控变化过程如图12所示。
113.若下降沿计数结果为0，时钟监控结果为：未检测到上升沿、且待测时钟丢失；此时，error＝1，type＝1111。k＝1、type＝1111时的时钟监控变化过程如图13所示。
114.第二、以反相位参考时钟为参考
115.在所述异常检测模块中，在所述反相位参考时钟的每个周期内，通过执行以下操作生成所述待测时钟的时钟监控结果：
116.1、在所述反相位参考时钟保持高电平期间，对所述待测时钟进行下降沿检测，得到下降沿检测结果；
117.具体地，在反相位参考时钟保持高电平期间，对待测时钟进行下降沿检测：
118.若检测到下降沿，下降沿检测信号变为高电平并保持，此时，下降沿检测结果为检测到下降沿；
119.若未检测到下降沿，下降沿检测信号在反相位参考时钟的高电平结束时刻变为低电平，此时，下降沿检测结果为未检测到下降沿。
120.2、在所述反相位参考时钟的当前周期内，对所述待测时钟进行上升沿计数，得到上升沿计数结果；
121.需要说明的是，上升沿计数结果的初始值为0。同时，在检测到反相位参考时钟的下一个周期的上升沿时，将上升沿计数结果清零。
122.3、根据所述下降沿检测结果和所述上升沿计数结果，判别得到所述反相位参考时钟的当前周期内所述待测时钟的时钟监控结果。
123.具体地，通过执行以下操作判别得到所述反相位参考时钟的当前相应周期内所述待测时钟的时钟监控结果：3-1、当下降沿检测结果为检测到下降沿时，
124.若上升沿计数结果为k，时钟监控结果为：检测到下降沿、且待测时钟正常；此时，error＝0，type＝0000；k＝1、type＝0000时的时钟监控变化过程如图14所示。其中，signal_n表示下降沿检测信号，number_p表示上升沿计数结果。
125.若上升沿计数结果大于k，时钟监控结果为：检测到下降沿、且待测时钟的实时频率变快；此时，error＝1，type＝0001；k＝1、type＝0001时的时钟监控变化过程如图15所示。
126.若上升沿计数结果大于0且小于k，时钟监控结果为：检测到下降沿、且待测时钟的实时频率变慢；error＝1，type＝0010；k＝2、type＝0010时的时钟监控变化过程如图16所示。
127.若上升沿计数结果为0，时钟监控结果为：检测到下降沿、且待测时钟丢失；此时，error＝1，type＝0011；k＝1、type＝0011时的时钟监控变化过程如图17所示。
128.3-2、当下降沿检测结果为未检测到下降沿时，
129.若上升沿计数结果为k，时钟监控结果为：未检测到下降沿、且待测时钟出现了抖动；此时，error＝1，type＝0100；k＝1、type＝0100时的时钟监控变化过程如图18所示。
130.若上升沿计数结果大于k，时钟监控结果为：未检测到下降沿、且待测时钟的实时频率变快；此时，error＝1，type＝0101；k＝1、type＝0101时的时钟监控变化过程如图19所示。
131.若上升沿计数结果大于0且小于k，时钟监控结果为：未检测到下降沿、且待测时钟的实时频率变慢；此时，error＝1，type＝0110；k＝2、type＝0110时的时钟监控变化过程如图20所示。
132.若上升沿计数结果为0，时钟监控结果为：未检测到下降沿、且待测时钟丢失；此时，error＝1，type＝0111。k＝1、type＝0111时的时钟监控变化过程如图21所示。
133.在上述过程中，error用于指示时钟监控结果正常或异常情况：当error＝0时待测时钟正常，当error＝1时待测时钟异常。
134.type用于指示时钟监控结果的具体类别；其中，type的最高位对应检测模式；当type的最高位为1时，表示当前检测模式为同相位检测模式；当type的最高位为0时，表示当前检测模式为反相位检测模式。type的低三位表示当前时钟监控结果的具体类别。
135.具体实时过程中，获取到时钟监控结果后，可以通过输出error和type的方式，帮助工作人员快速了解当前的时钟监控结果。
136.综上所述，本实施例提供的时钟监控电路，具备如下优势：
137.(4)通过设计同相位参考时钟生成模块和反相位参考时钟生成模块，提供了两种不同的参考时钟，通过调节延时单元的延时时间调节参考时钟的占空比，以实现对不同精度要求的待测时钟的时钟监控。具体地，当精度要求较高时，减小参考时钟的占空比；而当精度要求较低时，增大参考时钟的占空比。
138.(5)通过分析参考时钟与待测时钟的不同相对关系，能够获取所有类别的时钟监控结果，便于本领域技术人员快速确定待测时钟的问题类别，以便给出相应的解决方案；
139.(6)整个时钟监控电路的结构简单，功耗较小，便于实施，具备很强的推广价值。
140.实施例2
141.本发明的实施例2，还提供了一种时钟监控方法，流程图如图22所示，包括以下步骤：
142.步骤s1：获取时钟监控的检测模式；所述时钟监控的检测模式包括同相位检测模式和反相位检测模式；
143.步骤s2：若检测模式为同相位检测模式，则执行：
144.步骤s21：对低频时钟进行延时及异或处理，生成同相位参考时钟；
145.步骤s22：以所述同相位参考时钟为参考，对待测时钟进行上升沿检测及下降沿计数，并根据上升沿检测及下降沿计数的结果生成所述待测时钟的时钟监控结果；
146.步骤s3：若检测模式为反相位检测模式，则执行：
147.步骤s31：对低频时钟进行延时及异或处理，生成反相位参考时钟；
148.步骤s32：以所述反相位参考时钟为参考，对所述待测时钟进行上升沿计数及下降沿检测，并根据上升沿计数及下降沿检测的结果生成所述待测时钟的时钟监控结果。
149.本发明方法实施例的具体实施过程参见上述电路实施例即可，本方法实施例在此不再赘述。
150.由于本方法实施例与上述电路实施例原理相同，所以本方法也具有上述电路实施例相应的技术效果。
151.本领域技术人员可以理解，实现上述实施例方法的全部或部分流程，可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于计算机可读存储介质中。其中，所述计算机可读存储介质为磁盘、光盘、只读存储记忆体或随机存储记忆体等。
152.以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。