GF（2）矩阵高斯消去装置、方法、系统、设备和介质

gf(2)矩阵高斯消去装置、方法、系统、设备和介质
技术领域
1.本发明涉及数据处理技术领域，尤其涉及一种gf(2)矩阵高斯消去装置、方法、系统、电子设备和介质。


背景技术：

2.mceliece是nist征集的后量子密码算法第三轮竞赛中存活的唯一一个基于编码的密钥封装协议。对于mceliece而言，密钥生成的速度要比加封以及解封慢成百上千倍，因此如果能够加快密钥生成阶段的速度，对于mceliece的广泛应用具有重要意义。
3.而大规模gf(2)矩阵高斯消去是mceliece的主要计算瓶颈，现有技术对与大规模gf(2)矩阵高斯消去的资源占用率高、计算时间也较长。


技术实现要素：

4.本发明的主要目的在于提供一种gf(2)矩阵高斯消去装置、方法、系统、电子设备和介质。
5.为实现上述目的，本发明实施例第一方面提供一种gf(2)矩阵高斯消去装置，包括：
6.用于执行gf(2)矩阵高斯消去，所述装置包括：
7.划分单元，用于将输入矩阵划按列划分为至少一个列块，并将所述gf(2)矩阵高斯消去的过程分为多个bigstep，一个所述bigstep对应一个所述列块的计算过程；
8.数据内存，用于存储所述列块；
9.计算阵列，所述计算阵列包括至少一个计算单元行，所述计算单元行用于从所述数据内存中读取所述列块包括的数据，并对所述数据执行计算操作，得到所述列块的最终计算结果，其中，在所述列块对应的bigstep进行重放计算的情况下，读取操作内存中存储的操作信息以实现重放，并将历史bigstep的计算结果施加到所述列块中；在进行所述列块的消去计算的情况下，将所述列块最终消去为单位阵的形式，并将所述消去计算对应的操作信息写入所述操作内存中；
10.所述操作内存，用于存储所述操作信息。
11.在本发明一实施例中，所述计算单元行可执行的计算操作的类型包括交换类型、异或类型和直通类型；
12.所述交换类型用于指示将所述计算单元行内的数据输出给下一计算单元行，以及，将输入所述计算单元行的数据存入所述计算单元行；
13.所述异或类型用于指示将输入所述计算单元行的数据和所述计算单元行内的数据进行异或，得到异或结果，并将所述异或结果输出给下一计算单元行；
14.所述直通类型用于指示将所述计算单元行内的数据输出给下一计算单元行。
15.在本发明一实施例中，所述计算单元行包括：
16.数据寄存器，用于存储所述计算单元行的主行；
17.填充比特寄存器，用于在所述计算单元行执行的计算操作的类型为所述交换类型的情况下，存储输入所述计算单元行的数据的填充比特，所述填充比特用于指示与所述数据相关的辅助信息，所述辅助信息用于判断所述计算单元行需执行的计算操作类型；
18.标志寄存器，用于在标志位有效的情况下，指示所述计算单元行已存储所述主行。
19.在本发明一实施例中，所述数据寄存器还用于：
20.在存入自身的数据不是所述主行的情况下，将自身存储的所述数据输出给下一计算单元行，以及，存储目标数据；
21.其中，在所述数据寄存器所在的计算单元行是所述计算阵列的第一行的情况下，所述目标数据为从所述数据内存中读取的数据，在所述数据寄存器所在的计算单元行不是所述计算阵列的第一行的情况下，所述目标数据为从所述数据寄存器所在的计算单元行的上一计算单元行输出的数据。
22.在本发明一实施例中，令所述输入矩阵的大小为l行k列，每行对应的数量的位宽为n，则所述将输入矩阵划按列划分为至少一个列块包括：
23.将大小为l*k的所述输入矩阵按列划分为k/n个列块。
24.在本发明一实施例中，第i个bigstep对应m个phase，m＝min(i，l/n)。
25.在本发明一实施例中，输入所述计算单元行的数据包括对角位，所述计算单元行用于：
26.在处于前l/n个bigstep的最后一个phase的情况下，读取输入所述计算单元行的数据的对角位，基于所述计算单元行的标志位和输入所述计算单元行的数据的对角位，确定所述计算单元行需执行的计算操作的类型，并将写入所述计算单元行的数据的对角位存入所述操作内存中；
27.在处于bigstep的非最后一个phase的情况下，从所述操作内存中读取对应比特，基于所述计算单元行的标志位和所述对应比特，确定所述计算单元行需执行的计算操作的类型。
28.在本发明一实施例中，所述基于所述计算单元行的标志位和输入所述计算单元行的数据的对角位，确定所述计算单元行需执行的计算操作的类型包括：
29.在所述计算单元行的标志位无效且输入所述计算单元行的数据的对角位有效的情况下，执行所述交换类型的操作，以及，将所述计算单元行的标志位设置为有效；
30.在所述计算单元行的标志位和输入所述计算单元行的数据的对角位均无效的情况下，执行所述直通类型的操作；
31.在所述计算单元行的标志位和输入所述计算单元行的数据的对角位均有效的情况下，执行所述异或类型的操作；
32.在所述计算单元行的标志位有效且输入所述计算单元行的数据的对角位无效的情况下，执行所述直通类型的操作；
33.所述基于所述计算单元行的标志位和所述对应比特，确定所述计算单元行需执行的计算操作的类型包括：
34.在所述计算单元行的标志位无效且所述对应比特有效的情况下，执行所述交换类型的操作，以及，将所述计算单元行的标志位设置为有效；
35.在所述计算单元行的标志位和所述对应比特均无效的情况下，执行所述直通类型
的操作；
36.在所述计算单元行的标志位和所述对应比特均有效的情况下，执行所述异或类型的操作；
37.在所述计算单元行的标志位有效且所述对应比特无效的情况下，执行所述直通类型的操作。
38.在本发明一实施例中，所述计算单元行用于：
39.判断输入所述计算单元行的数据的填充比特中的目标比特位和所述计算单元行的填充比特寄存器中存储的填充比特中的目标比特位是否一致，所述目标比特位包括所述数据来自phase阶段的校验比特和所述数据来自bigstep阶段的校验比特；
40.在输入所述计算单元行的数据的填充比特中的目标比特位和所述计算单元行的填充比特寄存器中存储的填充比特中的目标比特位不一致的情况下，则执行交换类型的操作。
41.在本发明一实施例中，所述填充比特为六比特，每比特的所述填充比特均用于表示与所述数据相关的一种辅助信息，六种所述辅助信息包括：
42.所述数据是否来自所在bigstep的最后一个phase；
43.所述数据是否来自输入矩阵的下三角部分；
44.所述数据是否有效；
45.所述数据是否来自结束阶段；
46.所述数据来自phase阶段的校验比特；
47.所述数据来自bigstep阶段的校验比特。
48.在本发明一实施例中，所述操作内存包括第一操作内存和第二操作内存，所述第二操作内存包括上三角和下三角；
49.在所述计算阵列存储的数据均来自于一bigstep的最后一个phase的情况下，所述计算阵列用于在每个时钟周期将n比特的操作信息写入所述第一操作内存中；
50.在所述计算阵列存储的数据均来自于一bigstep的非最后一个phase的情况下，所述计算阵列用于在每个时钟周期从所述第一操作内存中读取n比特操作信息；
51.在所述计算阵列的状态是在一bigstep的两个phase之间进行切换，且所述两个phase都不是所述一bigstep的最后一个phase的情况下，所述计算阵列用于在每个时钟周期从所述第一操作内存中读取n比特操作信息；
52.在所述计算阵列的状态是从一bigstep的非最后一个phase向最后一个phase切换的情况下，所述计算阵列用于读取在非最后一个phase时所述第二操作内存中的上三角，并将所述上三角和在所述最后一个phase时所有所述计算单元行的数据的对角位一起写入所述第一操作内存；
53.在所述计算阵列的状态是在一bigstep的最后一个phase向下一bigstep的第一个phase迁移的过度状态，且所述过度状态的前一列块处于行数与所述输入矩阵相同的方阵范围内的情况下，所述计算阵列用于将在所述最后一个phase时的写入所述计算单元行的数据的对角位写入所述第二操作内存的上三角的一行，并读取所述第二操作内存的下三角的同一行中的操作信息，所述操作信息用于所述第一个phase的重放操作；
54.在所述计算阵列的状态是从一bigstep的最后一个phase向下一bigstep的第一个
phase迁移的过度状态，且所述过度状态涉及的两个列块均处于行数与所述输入矩阵相同的方阵范围外的情况下，所述计算阵列用于读取所述第二操作内存的一行，所述第二操作内存的一行的下三角包括所述第一个phase的操作信息，所述第二操作内存的一行的上三角包括所述最后一个phase的操作信息；
55.在所述计算阵列的状态是启动状态的情况下，所述计算阵列用于将操作信息写入所述第二操作内存的下三角；
56.在所述计算阵列的状态是结束状态的情况下，所述计算阵列用于将读取所述第二操作内存的上三角的操作信息。
57.在本发明一实施例中，所述计算阵列还用于在任一bigstep中存在任一所述计算单元行找不到主行的情况下，则确定所述输入矩阵为奇异矩阵。
58.本发明实施例第二方面提供了一种gf(2)矩阵高斯消去方法，应用于gf(2)矩阵高斯消去装置，所述gf(2)矩阵高斯消去装置包括计算阵列，所述计算阵列包括至少一个计算单元行，所述方法包括：
59.将输入矩阵划按列划分为至少一个列块，并将gf(2)矩阵高斯消去的过程分为多个bigstep，一个所述bigstep对应一个所述列块的计算过程；
60.利用所述计算单元行读取所述列块包括的数据，并对所述数据执行计算操作，得到所述输入矩阵的所述gf(2)矩阵高斯消去的结果；
61.其中，在所述列块对应的bigstep进行重放计算的情况下，读取操作内存中存储的操作信息以实现重放，并将历史bigstep的计算结果施加到所述列块中；在进行所述列块的消去计算的情况下，将所述列块最终消去为单位阵的形式，并将所述消去计算对应的操作信息写入所述操作内存中。
62.在本发明一实施例中，所述计算单元行可执行的计算操作的类型包括交换类型、异或类型和直通类型；
63.所述交换类型用于指示将所述计算单元行内的数据输出给下一计算单元行，以及，将输入所述计算单元行的数据存入所述计算单元行；
64.所述异或类型用于指示将输入所述计算单元行的数据和所述计算单元行内的数据进行异或，得到异或结果，并将所述异或结果输出给下一计算单元行；
65.所述直通类型用于指示将所述计算单元行内的数据输出给下一计算单元行。
66.在本发明一实施例中，所述计算单元行包括：
67.数据寄存器，用于存储所述计算单元行的主行；
68.填充比特寄存器，用于在所述计算单元行执行的计算操作的类型为所述交换类型的情况下，存储输入所述计算单元行的数据的填充比特，所述填充比特用于指示与所述数据相关的辅助信息，所述辅助信息用于判断所述计算单元行需执行的计算操作类型；
69.标志寄存器，用于在标志位有效的情况下，指示所述计算单元行已存储所述主行。
70.本发明实施例第三方面提供了一种数据处理系统，包括：
71.恒定时间排序装置、数据预处理装置和如第一方面所述的gf(2)矩阵高斯消去装置；
72.所述恒定时间排序装置包括存储单元，先入先出存储器fifo和排序单元，所述存储单元，用于存储待处理数据，所述待处理数据包括第一部分数据和第二部分数据，所述第
一部分数据中元素的数量等于所述第二部分数据中元素的数量，所述fifo包括第一fifo和第二fifo，所述第一fifo用于读取所述第一部分数据，所述第二fifo用于读取所述第二部分数据，所述排序单元，用于在首次迭代的情况下对所述第一部分数据和所述第二部分数据分别进行内部排序，在非首次迭代的情况下利用归并排序法，将所述第一部分数据与所述第二部分数据进行排序，得到多个中间结果，并将多个所述中间结果作为所述待处理数据输入所述存储单元，直至得到最终排序结果，其中，每次迭代后的所述中间结果中元素的数量为前一次迭代后的所述中间结果中元素的数量的二倍；
73.所述数据预处理装置，用于对所述最终排序结果进行预处理，得到输入矩阵，并将所述输入矩阵发送给如第一方面所述的gf(2)矩阵高斯消去装置。
74.本发明实施例第四方面提供了一种电子设备，包括：
75.处理器；以及
76.根据第一方面所述的gf(2)矩阵高斯消去装置，所述gf(2)矩阵高斯消去装置与所述处理器电连接。
77.本发明实施例第四方面提供了一种一种计算机可读存储介质，其上存储有可执行指令，该指令被处理器执行时使处理器执行根据第二方面所述的方法。
78.根据本发明实施例，本发明提供的gf(2)矩阵高斯消去装置、方法、系统、电子设备和介质，该gf(2)矩阵高斯消去装置用于执行gf(2)矩阵高斯消去，该装置包括：划分单元，用于将输入矩阵划按列划分为至少一个列块，并将该gf(2)矩阵高斯消去的过程分为多个bigstep，一个该bigstep对应一个该列块的计算过程；数据内存，用于存储该列块，计算阵列，该计算阵列包括至少一个计算单元行，该计算单元行用于从该数据内存中读取该列块包括的数据，并对该数据执行计算操作，得到该列块的最终计算结果，其中，在该列块对应的bigstep进行重放计算的情况下，读取操作内存中存储的操作信息以实现重放，并将历史bigstep的计算结果施加到该列块中，在进行该列块的消去计算的情况下，将该列块最终消去为单位阵的形式，并将该消去计算对应的操作信息写入该操作内存中，该操作内存，用于存储该操作信息。可节省流水线启动的时钟开销，同时节省计算内存。
附图说明
79.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
80.图1为本发明一实施例提供的gf(2)矩阵高斯消去装置的结构示意图；
81.图2为本发明一实施例提供的gf(2)矩阵高斯消去装置的工作流程示意图；
82.图3为本发明一实施例提供的计算阵列的结构示意图；
83.图4为本发明一实施例提供的操作内存的工作原理示意图；
84.图5为本发明一实施例提供的gf(2)矩阵高斯消去方法的流程示意图；
85.图6为本发明一实施例提供的数据处理系统的结构示意图；
86.图7示出了一种电子设备的硬件结构示意图。
具体实施方式
87.为使得本发明的发明目的、特征、优点能够更加的明显和易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而非全部实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
88.本发明提供了一种gf(2)矩阵高斯消去装置、方法、系统、电子设备和介质，该gf(2)矩阵高斯消去装置用于执行gf(2)矩阵高斯消去，该装置包括：划分单元，用于将输入矩阵划按列划分为至少一个列块，并将该gf(2)矩阵高斯消去的过程分为多个bigstep，一个该bigstep对应一个该列块的计算过程；数据内存，用于存储该列块；计算阵列，该计算阵列包括至少一个计算单元行，该计算单元行用于从该数据内存中读取该列块包括的数据，并对该数据执行计算操作，得到该列块的最终计算结果，其中，在该列块对应的bigstep进行重放计算的情况下，读取操作内存中存储的操作信息以实现重放，并将历史bigstep的计算结果施加到该列块中；在进行该列块的消去计算的情况下，将该列块最终消去为单位阵的形式，并将该消去计算对应的操作信息写入该操作内存中；该操作内存，用于存储该操作信息。可节省流水线启动的时钟开销，同时节省计算内存。
89.下面结合附图，对本发明的一些实施方式作详细说明。在各实施例之间不冲突的情况下，下述的实施例及实施例中的特征可以相互结合。
90.请参阅图1，图1为本发明一实施例提供的gf(2)矩阵高斯消去装置的结构示意图，该gf(2)矩阵高斯消去装置主要包括：划分单元、数据内存、计算阵列和操作内存。
91.划分单元，用于将输入矩阵划按列划分为至少一个列块，并将该gf(2)矩阵高斯消去的过程分为多个bigstep，一个该bigstep对应一个该列块的计算过程。
92.数据内存，用于存储该列块。
93.计算阵列，该计算阵列包括至少一个计算单元行，该计算单元行用于从该数据内存中读取该列块包括的数据，并对该数据执行计算操作，得到该列块的最终计算结果，其中，在该列块对应的bigstep进行重放计算的情况下，读取操作内存中存储的操作信息以实现重放，并将历史bigstep的计算结果施加到该列块中；在进行该列块的消去计算的情况下，将该列块最终消去为单位阵的形式，并将该消去计算对应的操作信息写入该操作内存中。
94.该操作内存，用于存储该操作信息。
95.在本发明中，重放是指将矩阵拆成若干个列块，一个列块进行了消去，但是消去效果仅局限在该列块中，该列块后面的列块需要重放该列块的消去操作，保证该列块后面所有列块都完成了相同的操作。
96.请参阅图2，图2为本发明一实施例提供的gf(2)矩阵高斯消去装置的工作流程示意图。如图2所示，令该输入矩阵的大小为l行k列，每行对应的数据的位宽为n，则划分单元将大小为l*k的该输入矩阵按列划分为k/n个列块(也即k/n个bigstep)，列块的大小为lxn，列块存储于数据内存中，作为计算阵列的输入。计算阵列在执行gf(2)高斯消去的过程中向操作内存写入操作信息以及从操作内存中读取操作信息以实现重放。
97.在本发明中，第i个bigstep对应m个phase，m＝min(i，l/n)。在每个phase中，具有n个cycle，每个cycle中输入数据的长度为l。
98.在本发明中，分块的计算逻辑是一个列块进行消去的计算信息会被存储到相应的操作内存之中，然后等到其他分块计算的时候，利用操作内存储存的操作信息来重放，以达到整行消去的效果。对于处于lxl方阵内的列块而言，首先先利用之前bigstep记录的操作内存的信息来依次重放之前每个bigstep的计算(根据各个bigstep存储的操作信息进行重放计算)，然后再对该列块进行消去(这部分操作即对应于本列块的操作信息)，并记录与之相关的操作消息存到额外的操作内存之中，以供之后的bigstep重放计算。对于lxk矩阵中并非上述lxl方阵内的列块而言，重放过程相同，都是重放lxl方阵中所有bigstep对应的操作，因此在各个列块完成自己的消去操作后无须再存储对应的操作信息。
99.根据本发明实施例，基于分块的高斯消去计算，将整个高斯消去的过程分成多个bigstep，一个bigstep对应一个列块的计算，当某列块的计算全部完成之后，能够直接得到本列块的最终计算结果，相比现有技术需要进行多轮迭代才能在最后一轮的迭代中依次得到各个列块的最终计算结果而言，可大大提升计算效率。
100.请参阅图3，图3为本发明一实施例提供的计算阵列的结构示意图。
101.如图3所示，该计算阵列包括至少一个计算单元行，所有计算单元行一旦启动将一直处于计算状态，可节省流水线启动的时钟开销。该计算单元行包括：数据寄存器、填充比特寄存器和标志寄存器。
102.数据寄存器，用于存储该计算单元行的主行。
103.填充比特寄存器，用于在该计算单元行执行的计算操作的类型为该交换类型的情况下，存储输入该计算单元行的数据的填充比特，该填充比特用于指示与该数据相关的辅助信息，该辅助信息用于判断该计算单元行需执行的计算操作类型。
104.标志寄存器，用于在标志位有效的情况下，指示该计算单元行已存储该主行。其中，初始状态下标志寄存器位0。
105.在本发明中，主行是指在消去一个列块的时，每个计算单元行都需要在数据寄存器中存储与它对应的主行，然后利用这个主行和之后的输入行之间进行消去，将之后的所有输入行的对角线比特都消成0(利用直通操作和异或操作)。
106.在发明一实施例中，计算单元行可执行的计算操作的类型包括交换类型、异或类型和直通类型。该交换类型用于指示将该计算单元行内的数据输出给下一计算单元行，以及，将输入该计算单元行的数据存入该计算单元行。
107.该异或类型用于指示将输入该计算单元行的数据和该计算单元行内的数据进行异或，得到异或结果，并将该异或结果输出给下一计算单元行。该直通类型用于指示将该计算单元行内的数据输出给下一计算单元行。
108.如图3所示，每个列块包含n个计算单元行pline。计算阵列的设计是面向计算单元行的，计算阵列包含了n个计算单元行。每个计算单元行又包含了3类寄存器：n比特宽的数据寄存器(对应图中rline)，6比特的填充比特寄存器(对应于图中rpads)和1比特的标志寄存器(对应于图中rpivot)。
109.在本发明一实施例中，数据寄存器还用于：在存入自身的数据不是该主行的情况下，将自身存储的该数据输出给下一计算单元行，以及，存储目标数据。其中，在该数据寄存器所在的计算单元行是该计算阵列的第一行的情况下，该目标数据为从该数据内存中读取的数据，在该数据寄存器所在的计算单元行不是该计算阵列的第一行的情况下，该目标数
据为从该数据寄存器所在的计算单元行的上一计算单元行输出的数据。
110.在每个phase中，n比特宽的数据寄存器最终存储的是每个计算单元行的主行，如果发现存入数据寄存器的数据不是主行，需要将该数据寄存器存储的数据输出至下一行计算单元行，然后将上一个计算单元行输出的数据(也即上一个计算单元行的输出向量，也是当前计算单元行的输入向量)或者从数据内存读取的数据(当前计算单元行为第一行时从数据内存读取，如果不是第一行则接收上一个计算单元行的输出)存入该计算单元行的数据寄存器。
111.在发明一实施例中，在数据从数据内存中读取之后，在数据之后附加六比特的填充比特，该六比特的填充比特用于表示该数据相关的辅助信息。其中，每个比特表示一种辅助信息，这六种辅助信息包括该数据是否来自所在bigstep的最后一个phase(bigstep中的每一次重放都称为一个phase，最后的消去操作为该bigstep的最后一个phase)、该数据是否来自输入矩阵的下三角部分、该数据是否有效、该数据是否来自结束阶段、该数据来自phase阶段的校验比特和该数据是否来自bigstep阶段的校验比特。这些辅助信息会帮助计算单元行判断需要进行的操作类型，该操作类型包括交换类型、异或类型和直通类型。
112.在本发明中，计算单元行内部的一比特的标志寄存器用来表明是否该计算单元行存储了主行。
113.在本发明一实施例中，输入该计算单元行的数据包括对角位，第n个计算单元行的对角位为输入数据的第n位。计算单元行用于在处于前l/n个bigstep的最后一个phase的情况下，读取输入该计算单元行的数据的对角位，基于该计算单元行的标志位和输入该计算单元行的数据的对角位，确定该计算单元行需执行的计算操作的类型，并将写入该计算单元行的数据的对角位存入该操作内存中，以供之后bigstep的重放计算。计算单元行还用于在处于bigstep的非最后一个phase的情况下，从该操作内存中读取对应比特，基于该计算单元行的标志位和该对应比特，确定该计算单元行需执行的计算操作的类型，如此计算单元行中标志寄存器的变化和被重放的bigstep的变化模式完全一致，实现了整行意义上的消去效果。
114.在本发明中，对应比特按照cycle(每向计算阵列输入一次数据记为一个cycle)来存储的，每个cycle中一个计算单元行对应一个对应比特，n个计算单元行对应的n个比特存在一行，可按照行序号或其它方式存储在操作内存，本发明对此不做限制，如按照行序号存储，计算单元行读取对应比特时即从操作内存中读取该计算单元行对应行序号的比特。
115.在本发明一实施例中，在处于bigstep的最后一个phase的情况下，上述基于该计算单元行的标志位和输入该计算单元行的数据的对角位，确定该计算单元行需执行的计算操作的类型包括以下分类一至分类四。
116.分类一：在该计算单元行的标志位无效且输入该计算单元行的数据的对角位有效的情况下，执行该交换类型的操作，以及，将该计算单元行的标志位设置为有效。也即，如果标志位无效，则判断输入数据中的对角位是否有效，如果有效的话则将数据读取的值存入到该计算单元行的n比特宽的数据寄存器内(交换操作)，将标志寄存器设置为有效(也就是说，该计算单元行已经找到自己的主行，当前存入数据寄存器中的数据即为该计算单元行的主行)。
117.分类二：在该计算单元行的标志位和输入该计算单元行的数据的对角位均无效的
情况下，执行该直通类型的操作。也即，如果标志位无效且输入数据的对角位无效的话(说明当前数据寄存器中的数据不是主行)，则直接将数据寄存器中存储的输出至下一个计算单元行(直通操作)。
118.分类三：在该计算单元行的标志位和输入该计算单元行的数据的对角位均有效的情况下，执行该异或类型的操作。也即，如果标志位和对角位均有效的话(说明当前数据寄存器中的数据不是主行)，则将输入的数据和数据寄存器中存的向量进行异或操作。
119.分类四：在该计算单元行的标志位有效且输入该计算单元行的数据的对角位无效的情况下，执行该直通类型的操作。也即，如果标志位有效且输入的数据的对角位无效的话(说明当前数据寄存器中的数据不是主行)，直接将输入的数据直通输出至下一个计算单元行。
120.在本发明一实施例中，在处于bigstep的非最后一个phase的情况下，上述基于该计算单元行的标志位和该对应比特，确定该计算单元行需执行的计算操作的类型包括：在该计算单元行的标志位无效且该对应比特有效的情况下，执行该交换类型的操作，以及，将该计算单元行的标志位设置为有效；在该计算单元行的标志位和该对应比特均无效的情况下，执行该直通类型的操作；在该计算单元行的标志位和该对应比特均有效的情况下，执行该异或类型的操作；在该计算单元行的标志位有效且该对应比特无效的情况下，执行该直通类型的操作。本实施例未尽细节之处可参照与上述在处于bigstep的最后一个phase的情况下的实施例进行解释。
121.在本发明一实施例中，计算单元行还用于，判断输入该计算单元行的数据的填充比特中的目标比特位和该计算单元行的填充比特寄存器中存储的填充比特中的目标比特位是否一致，该目标比特位包括该数据来自phase阶段的校验比特和该数据来自bigstep阶段的校验比特，在输入该计算单元行的数据的填充比特中的目标比特位和该计算单元行的填充比特寄存器中存储的填充比特中的目标比特位不一致的情况下，则执行交换类型的操作。也即，在计算单元行的计算过程中需要判断每个输入数据的校验比特与填充比特寄存器中存储的校验比特是否一致，如果不一致，说明发生了phase切换，此时需要将该计算单元行的数据寄存器中的数据输出至下一个计算单元行，然后将输入的数据存入数据寄存器(交换类型的操作)，填充比特寄存器里面的校验比特包括数据向量(目标比特位)所在的bigstep和phase的信息，这两比特可以分别以两者的序号的值模2表示。那么如果输入数据的这两个填充比特和计算单元行中的这两个填充比特不完全一致，那么说明这两个数据来自不同的phase(即发生了phase的切换)。
122.请参阅图4，图4为本发明一实施例提供的操作内存的工作原理示意图。
123.如图4所示，操作内存包括第一操作内存和第二操作内存，该第二操作内存包括上三角和下三角。图4左侧的部分展现了整个gf(2)矩阵高斯消去过程中的各种情况，整个消去过程可以分成多个阶段。
124.阶段case_a：在该计算阵列存储的数据均来自于一bigstep的最后一个phase的情况下，该计算阵列用于在每个时钟周期将n比特的操作信息写入该第一操作内存中。
125.阶段case_b：在该计算阵列存储的数据均来自于一bigstep的非最后一个phase的情况下，该计算阵列用于在每个时钟周期从该第一操作内存中读取n比特操作信息。
126.阶段case_c：在该计算阵列的状态是在一bigstep的两个phase之间进行切换，且
该两个phase都不是该一bigstep的最后一个phase的情况下，该计算阵列用于在每个时钟周期从该第一操作内存中读取n比特操作信息。
127.阶段case_d：在该计算阵列的状态是从一bigstep的非最后一个phase向最后一个phase切换的情况下，该计算阵列用于读取在非最后一个phase时该第二操作内存中的上三角，并将该上三角和在该最后一个phase时所有该计算单元行的数据的对角位一起写入该第一操作内存。
128.阶段case_e1：在该计算阵列的状态是在一bigstep的最后一个phase向下一bigstep的第一个phase迁移的过度状态，且该过度状态的前一列块处于行数与该输入矩阵相同的方阵范围内的情况下，该计算阵列用于将在该最后一个phase时的写入该计算单元行的数据的对角位写入该第二操作内存的上三角的一行，并读取该第二操作内存的下三角的同一行中的操作信息，该操作信息用于该第一个phase的重放操作。
129.阶段case_e2：在该计算阵列的状态是从一bigstep的最后一个phase向下一bigstep的第一个phase迁移的过度状态，且该过度状态涉及的两个列块均处于行数与该输入矩阵相同的方阵范围外的情况下，该计算阵列用于读取该第二操作内存的一行，该第二操作内存的一行的下三角包括该第一个phase的操作信息，该第二操作内存的一行的上三角包括该最后一个phase的操作信息。
130.阶段case_f：在该计算阵列的状态是启动状态的情况下，该计算阵列用于将操作信息写入该第二操作内存的下三角。
131.阶段case_g：在该计算阵列的状态是结束状态的情况下，该计算阵列用于将读取该第二操作内存的上三角的操作信息。
132.在本发明一实施例中，该计算阵列还用于在任一bigstep中存在任一该计算单元行找不到主行的情况下，则确定该输入矩阵为奇异矩阵。当检测到输入矩阵是奇异矩阵之后就终止计算，可以节省不必要的时钟开销，与现有技术相比，能以更小的开销来发现奇异矩阵。
133.在本发明中，如果输入矩阵是奇异矩阵，那么在某一个bigstep的最后一个phase计算的时候，并不是所有的计算单元行都可以找到自己的主行(对角线比特为1)。具体的，如果输入计算单元行的数据已经属于下三角矩阵或者来自下一个bigstep或者phase，而目前数据寄存器的数据仍属于当前bigstep的最后一个phase且标志寄存器仍不是有效，则说明该计算单元行找不到自己的主行。
134.以下结合一具体示例，对本发明进行说明：
135.以l＝2，k＝4，输入矩阵计算阵列包含两行计算单元行，每行对应的数据向量的位宽n是2比特为例，整个消去过程分成2个bigstep(k/n＝2)，第一个bigstep对应的是前两列对应一个phase，第二个bigstep对应的是后两列该bigstep对应一个phase。
136.利用本发明的gf(2)矩阵高斯消去装置的计算过程如下：
137.第一个bigstep的第一个phase：
138.第一个cycle：输入数据“01”，当输入“01”给第一个计算单元行的时候，由于对角
位为0，所以标志位寄存器仍然为0，由于是首次计算，将输入向量“01”存入第一个计算单元行，由于是第一个也是最后一个phase，此刻向操作内存写入对角位“0x”。
139.第二个cycle：阵列输入数据“11”，当“11”经过第一个计算行的时候，由于对角位为1而且标志位寄存器为0(标志位无效，对角位有效)，则该计算单元行执行交换类型的操作，此刻第一个计算单元行的数据向量寄存器的数据“01”输出到第二个计算行，第一个计算单元行的标志位寄存器变为1，输入数据“11”进入第一个计算单元行的数据向量寄存器。对于第二个计算单元行，输入向量是“01”，对角位为1，由于第二计算单元行的标志位寄存器的初始状态为0(标志位无效，对角位有效)，则将“01”存入第二计算单元行，并将第二计算单元行的标志位寄存器变为1，并将第二计算单元行存储的“01”输出，也即阵列输出为“01”，此刻，由于是最后一个phase，向操作内存写入对角位“11”。
140.第二个bigstep的第一个phase：
141.第一个cycle：输入数据“10”，第一个计算单元行检测到发生了bigstep的切换，直接进入交换状态，那么此刻第一计算单元行的数据向量寄存器的数据“11”输出到第二个计算行，输入数据“10”进入第一计算单元行的数据向量寄存器，由于读入的操作信息是
‘0’
，所以标志位寄存器变为0。对于第二个计算单元行，输入数据是“11”，执行异或类型的操作，与第二计算单元行的数据向量寄存器中存储的“01”进行异或，异或输出“10”。此刻向操作内存写入对角位“x1”。
142.第二个cycle：输入数据“11”，由于目前的标志位寄存器为0，那么执行交换类型的操作，原来的数据向量寄存器里存的“10”导出到下一行，数据“11”进入数据向量寄存器，由于读入操作信息“1”，所以标志位寄存器更改为“1”。第二行计算单元行收到输入数据“10”和操作信息“1”，所以将该输入保存在数据向量寄存器里面，并且把标志位寄存器置为有效，阵列输出“10”。
143.结束cycle：第一个计算单元行收到结束信号，输出目前的数据向量寄存器的“11”到第二个计算单元行；对于第二个计算单元行而言，收到操作信息“1”，进行异或操作，得到“01”，阵列输出“01”。
144.因此最终的结果是得到输入矩阵的高斯消去结果。
145.请参阅图5，图5为本发明一实施例提供的gf(2)矩阵高斯消去方法的流程示意图。
146.如图5所示，该gf(2)矩阵高斯消去方法应用于图1至图4所示gf(2)矩阵高斯消去装置，该gf(2)矩阵高斯消去装置包括计算阵列，该计算阵列包括至少一个计算单元行，该gf(2)矩阵高斯消去方法包括操作s510至操作s520。
147.在操作s510中，将输入矩阵划按列划分为至少一个列块，并将gf(2)矩阵高斯消去的过程分为多个bigstep，一个该bigstep对应一个该列块的计算过程。
148.在操作s520中，利用该计算单元行读取该列块包括的数据，并对该数据执行计算操作，得到该输入矩阵的该gf(2)矩阵高斯消去的结果。
149.其中，在该列块对应的bigstep进行重放计算的情况下，读取操作内存中存储的操作信息以实现重放，并将历史bigstep的计算结果施加到该列块中；在进行该列块的消去计算的情况下，将该列块最终消去为单位阵的形式，并将该消去计算对应的操作信息写入该操作内存中。
150.在本发明一实施例中，该计算单元行可执行的计算操作的类型包括交换类型、异或类型和直通类型；
151.该交换类型用于指示将该计算单元行内的数据输出给下一计算单元行，以及，将输入该计算单元行的数据存入该计算单元行；
152.该异或类型用于指示将输入该计算单元行的数据和该计算单元行内的数据进行异或，得到异或结果，并将该异或结果输出给下一计算单元行；
153.该直通类型用于指示将该计算单元行内的数据输出给下一计算单元行。
154.在本发明一实施例中，该计算单元行包括：
155.数据寄存器，用于存储该计算单元行的主行；
156.填充比特寄存器，用于在该计算单元行执行的计算操作的类型为该交换类型的情况下，存储输入该计算单元行的数据的填充比特，该填充比特用于指示与该数据相关的辅助信息，该辅助信息用于判断该计算单元行需执行的计算操作类型；
157.标志寄存器，用于在标志位有效的情况下，指示该计算单元行已存储该主行。
158.在本发明一实施例中，在存入数据寄存器自身的数据不是该主行的情况下，将数据寄存器存储的该数据输出给下一计算单元行，以及，存储目标数据；
159.其中，在该数据寄存器所在的计算单元行是该计算阵列的第一行的情况下，该目标数据为从该数据内存中读取的数据，在该数据寄存器所在的计算单元行不是该计算阵列的第一行的情况下，该目标数据为从该数据寄存器所在的计算单元行的上一计算单元行输出的数据。
160.在本发明一实施例中，令该输入矩阵的大小为l行k列，每行对应的数量的位宽为n，则该将输入矩阵划按列划分为至少一个列块包括：
161.将大小为l*k的该输入矩阵按列划分为k/n个列块。
162.在本发明一实施例中，第i个bigstep对应m个phase，m＝min(i，l/n)。
163.在本发明一实施例中，输入该计算单元行的数据包括对角位，该方法还包括：
164.在处于前l/n个bigstep的最后一个phase的情况下，读取输入该计算单元行的数据的对角位，基于该计算单元行的标志位和输入该计算单元行的数据的对角位，确定该计算单元行需执行的计算操作的类型，并将写入该计算单元行的数据的对角位存入该操作内存中；
165.在处于bigstep的非最后一个phase的情况下，从该操作内存中读取对应比特，基于该计算单元行的标志位和该对应比特，确定该计算单元行需执行的计算操作的类型。
166.在本发明一实施例中，该基于该计算单元行的标志位和输入该计算单元行的数据的对角位，确定该计算单元行需执行的计算操作的类型包括：
167.在该计算单元行的标志位无效且输入该计算单元行的数据的对角位有效的情况下，执行该交换类型的操作，以及，将该计算单元行的标志位设置为有效；
168.在该计算单元行的标志位和输入该计算单元行的数据的对角位均无效的情况下，执行该直通类型的操作；
169.在该计算单元行的标志位和输入该计算单元行的数据的对角位均有效的情况下，执行该异或类型的操作；
170.在该计算单元行的标志位有效且输入该计算单元行的数据的对角位无效的情况
下，执行该直通类型的操作；
171.该基于该计算单元行的标志位和该对应比特，确定该计算单元行需执行的计算操作的类型包括：
172.在该计算单元行的标志位无效且该对应比特有效的情况下，执行该交换类型的操作，以及，将该计算单元行的标志位设置为有效；
173.在该计算单元行的标志位和该对应比特均无效的情况下，执行该直通类型的操作；
174.在该计算单元行的标志位和该对应比特均有效的情况下，执行该异或类型的操作；
175.在该计算单元行的标志位有效且该对应比特无效的情况下，执行该直通类型的操作。
176.在本发明一实施例中，该方法还包括：
177.判断输入该计算单元行的数据的填充比特中的目标比特位和该计算单元行的填充比特寄存器中存储的填充比特中的目标比特位是否一致，该目标比特位包括该数据来自phase阶段的校验比特和该数据来自bigstep阶段的校验比特；
178.在输入该计算单元行的数据的填充比特中的目标比特位和该计算单元行的填充比特寄存器中存储的填充比特中的目标比特位不一致的情况下，则执行交换类型的操作。
179.在本发明一实施例中，该填充比特为六比特，每比特的该填充比特均用于表示与该数据相关的一种辅助信息，六种该辅助信息包括：
180.该数据是否来自所在bigstep的最后一个phase；
181.该数据是否来自输入矩阵的下三角部分；
182.该数据是否有效；
183.该数据是否来自结束阶段；
184.该数据来自phase阶段的校验比特；
185.该数据来自bigstep阶段的校验比特。
186.在本发明一实施例中，该操作内存包括第一操作内存和第二操作内存，该第二操作内存包括上三角和下三角，该方法还包括：
187.在该计算阵列存储的数据均来自于一bigstep的最后一个phase的情况下，利用该计算阵列在每个时钟周期将n比特的操作信息写入该第一操作内存中；
188.在该计算阵列存储的数据均来自于一bigstep的非最后一个phase的情况下，利用该计算阵列在每个时钟周期从该第一操作内存中读取n比特操作信息；
189.在该计算阵列的状态是在一bigstep的两个phase之间进行切换，且该两个phase都不是该一bigstep的最后一个phase的情况下，利用该计算阵列在每个时钟周期从该第一操作内存中读取n比特操作信息；
190.在该计算阵列的状态是从一bigstep的非最后一个phase向最后一个phase切换的情况下，利用该计算阵列读取在非最后一个phase时该第二操作内存中的上三角，并将该上三角和在该最后一个phase时所有该计算单元行的数据的对角位一起写入该第一操作内存；
191.在该计算阵列的状态是在一bigstep的最后一个phase向下一bigstep的第一个
phase迁移的过度状态，且该过度状态的前一列块处于行数与该输入矩阵相同的方阵范围内的情况下，利用该计算阵列将在该最后一个phase时的写入该计算单元行的数据的对角位写入该第二操作内存的上三角的一行，并读取该第二操作内存的下三角的同一行中的操作信息，该操作信息用于该第一个phase的重放操作；
192.在该计算阵列的状态是从一bigstep的最后一个phase向下一bigstep的第一个phase迁移的过度状态，且该过渡状态涉及的两个列块均处于行数与该输入矩阵相同的方阵范围外的情况下，利用该计算阵列读取该第二操作内存的一行，该第二操作内存的一行的下三角包括该第一个phase的操作信息，该第二操作内存的一行的上三角包括该最后一个phase的操作信息；
193.在该计算阵列的状态是启动状态的情况下，利用该计算阵列将操作信息写入该第二操作内存的下三角；
194.在该计算阵列的状态是结束状态的情况下，利用该计算阵列将读取该第二操作内存的上三角的操作信息。
195.在本发明一实施例中，该计算阵列还用于在任一bigstep中存在任一该计算单元行找不到主行的情况下，则确定该输入矩阵为奇异矩阵。
196.请参阅图6，图6为本发明一实施例提供的数据处理系统的结构示意图。
197.如图6所示，该数据处理系统包括：
198.恒定时间排序装置610、数据预处理装置620和如图1至图6所示的gf(2)矩阵高斯消去装置630；
199.所述恒定时间排序装置610包括存储单元，先入先出存储器fifo和排序单元，所述存储单元，用于存储待处理数据，所述待处理数据包括第一部分数据和第二部分数据，所述第一部分数据中元素的数量等于所述第二部分数据中元素的数量，所述fifo包括第一fifo和第二fifo，所述第一fifo用于读取所述第一部分数据，所述第二fifo用于读取所述第二部分数据，所述排序单元，用于在首次迭代的情况下对所述第一部分数据和所述第二部分数据分别进行内部排序，在非首次迭代的情况下利用归并排序法，将所述第一部分数据与所述第二部分数据进行排序，得到多个中间结果，并将多个所述中间结果作为所述待处理数据输入所述存储单元，直至得到最终排序结果，其中，每次迭代后的所述中间结果中元素的数量为前一次迭代后的所述中间结果中元素的数量的二倍；
200.所述数据预处理装置620，用于对所述最终排序结果进行预处理，得到输入矩阵，并将所述输入矩阵发送给如图1至图4所示的gf(2)矩阵高斯消去装置630。
201.根据本发明实施例，在分块的高斯消去计算调度中，每次涉及到的数据块只是矩阵的一部分而不是全部，所以在片上只需要存储这部分的数据块，很大程度上减小了片上内存的规模。而且本发明的计算调度模式实现了gf(2)高斯消去的计算和数据矩阵的产生并行进行，某一个列块的gf(2)高斯消去和上一列块的计算结果输出、下一列块的矩阵产生(由恒定时间排序装置执行)被调度为并行进行，这样可以最大程度上隐藏数据产生和计算结果的输出的时间。在硬件设计上，数据内存可以包含两个bank，当其中一个bank的数据在计算迭代的时候，另外一个bank的数据可以在同时输出计算的结果并开始导入下一列块的输入数据。
202.根据本发明的实施例的模块、子模块、单元、子单元中的任意多个、或其中任意多
个的至少部分功能可以在一个模块中实现。根据本发明实施例的模块、子模块、单元、子单元中的任意一个或多个可以被拆分成多个模块来实现。根据本发明实施例的模块、子模块、单元、子单元中的任意一个或多个可以至少被部分地实现为硬件电路，例如现场可编程门阵列(fpga)、可编程逻辑阵列(pla)、片上系统、基板上的系统、封装上的系统、专用集成电路(asic)，或可以通过对电路进行集成或封装的任何其他的合理方式的硬件或固件来实现，或以软件、硬件以及固件三种实现方式中任意一种或以其中任意几种的适当组合来实现。或者，根据本发明实施例的模块、子模块、单元、子单元中的一个或多个可以至少被部分地实现为计算机程序模块，当该计算机程序模块被运行时，可以执行相应的功能。
203.例如，划分单元和数据内存可以合并在一个模块/单元/子单元中实现，或者其中的任意一个模块/单元/子单元可以被拆分成多个模块/单元/子单元。或者，这些模块/单元/子单元中的一个或多个模块/单元/子单元的至少部分功能可以与其他模块/单元/子单元的至少部分功能相结合，并在一个模块/单元/子单元中实现。根据本发明的实施例，划分单元和数据内存中的至少一个可以至少被部分地实现为硬件电路，例如现场可编程门阵列(fpga)、可编程逻辑阵列(pla)、片上系统、基板上的系统、封装上的系统、专用集成电路(asic)，或可以通过对电路进行集成或封装的任何其他的合理方式等硬件或固件来实现，或以软件、硬件以及固件三种实现方式中任意一种或以其中任意几种的适当组合来实现。或者，划分单元和数据内存中的至少一个可以至少被部分地实现为计算机程序模块，当该计算机程序模块被运行时，可以执行相应的功能。
204.图7示意性示出了根据本发明实施例的适于实现上文描述的方法的电子设备的框图。图7示出的电子设备仅仅是一个示例，不应对本发明实施例的功能和使用范围带来任何限制。
205.如图7所示，根据本发明实施例的电子设备700包括处理器701，其可以根据存储在只读存储器(rom)702中的程序或者从存储部分708加载到随机访问存储器(ram)703中的程序而执行各种适当的动作和处理。处理器701例如可以包括通用微处理器(例如cpu)、指令集处理器和/或相关芯片组和/或专用微处理器(例如，专用集成电路(asic))，等等。处理器701还可以包括用于缓存用途的板载存储器。处理器701可以包括用于执行根据本发明实施例的方法流程的不同动作的单一处理单元或者是多个处理单元。
206.在ram 703中，存储有系统700操作所需的各种程序和数据。处理器701、rom 702以及ram 703通过总线704彼此相连。处理器701通过执行rom 702和/或ram 703中的程序来执行根据本发明实施例的方法流程的各种操作。需要注意，该程序也可以存储在除rom 702和ram 703以外的一个或多个存储器中。处理器701也可以通过执行存储在该一个或多个存储器中的程序来执行根据本发明实施例的方法流程的各种操作。
207.根据本发明的实施例，系统700还可以包括输入/输出(i/o)接口705，输入/输出(i/o)接口705也连接至总线704。系统700还可以包括连接至i/o接口705的以下部件中的一项或多项：包括键盘、鼠标等的输入部分706；包括诸如阴极射线管(crt)、液晶显示器(lcd)等以及扬声器等的输出部分707；包括硬盘等的存储部分708；以及包括诸如lan卡、调制解调器等的网络接口卡的通信部分709。通信部分709经由诸如因特网的网络执行通信处理。驱动器710也根据需要连接至i/o接口705。可拆卸介质711，诸如磁盘、光盘、磁光盘、半导体存储器等等，根据需要安装在驱动器710上，以便于从其上读出的计算机程序根据需要被安
装入存储部分708。
208.根据本发明的实施例，根据本发明实施例的方法流程可以被实现为计算机软件程序。例如，本发明的实施例包括一种计算机程序产品，其包括承载在计算机可读存储介质上的计算机程序，该计算机程序包含用于执行流程图所示的方法的程序代码。在这样的实施例中，该计算机程序可以通过通信部分709从网络上被下载和安装，和/或从可拆卸介质711被安装。在该计算机程序被处理器701执行时，执行本发明实施例的系统中限定的上述功能。根据本发明的实施例，上文描述的系统、设备、装置、模块、单元等可以通过计算机程序模块来实现。
209.本发明还提供了一种计算机可读存储介质，该计算机可读存储介质可以是上述实施例中描述的设备/装置/系统中所包含的；也可以是单独存在，而未装配入该设备/装置/系统中。上述计算机可读存储介质承载有一个或者多个程序，当上述一个或者多个程序被执行时，实现根据本发明实施例的方法。
210.根据本发明的实施例，计算机可读存储介质可以是非易失性的计算机可读存储介质。例如可以包括但不限于：便携式计算机磁盘、硬盘、随机访问存储器(ram)、只读存储器(rom)、可擦式可编程只读存储器(eprom或闪存)、便携式紧凑磁盘只读存储器(cd-rom)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本发明中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
211.例如，根据本发明的实施例，计算机可读存储介质可以包括上文描述的rom 702和/或ram 703和/或rom 702和ram 703以外的一个或多个存储器。
212.附图中的流程图和框图，图示了按照本发明各种实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段、或代码的一部分，上述模块、程序段、或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个接连地表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图或流程图中的每个方框、以及框图或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
213.本领域技术人员可以理解，本发明的各个实施例和/或权利要求中记载的特征可以进行多种组合和/或结合，即使这样的组合或结合没有明确记载于本发明中。特别地，在不脱离本发明精神和教导的情况下，本发明的各个实施例和/或权利要求中记载的特征可以进行多种组合和/或结合。所有这些组合和/或结合均落入本发明的范围。
214.以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。本发明的范围由所附权利要求及其等同物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。