一种ATE通道时延自动校准电路、装置、方法与流程

一种ate通道时延自动校准电路、装置、方法
技术领域
1.本发明属于半导体测试技术领域，具体涉及一种ate通道时延自动校准电路、装置、方法。


背景技术：

2.ate(automatic test equipment)在半导体产业通常指半导体测试设备，是一种集成了多种高精度、高性能测试测量功能的高端半导体设备，是半导体测试过程中最重要的设备，决定了半导体测试的成本和效率。半导体测试贯穿设计、制造、封装、应用全过程，按生产流程分类，半导体测试又可以分为三类：验证测试、晶圆测试、封装检测。半导体测试就是通过测量半导体的输出响应和预期输出并进行比较以确定或评估集成电路功能和性能的过程，其测试内容主要为电学参数测试。半导体测试是保证产品良率和成本管理的重要环节，随着半导体制造工艺要求的提升，测试环节在半导体制造过程中的地位不断提升，并逐步在专业化过程中发展和壮大成为独立第三方测试行业。
3.时序精度是ate设备的一个非常关键指标。ate需要确保fpga发输出的信号同时到达dut的管脚。现在的技术现状是ate能够通过tdr校准从通道驱动器输出到达dut管脚的时延。但是从fpga输出到达driver(驱动器)输出这段路径的延时目前是靠控制pcb走线延时来保证。但是由于芯片工艺导致不同，驱动器和接收器本身的延时不是一个固定的值，最大差距甚至超过1ns。这对于测试dut的高速信号而言是非常致命的。


技术实现要素：

4.为解决提高ate通道时延同步精度的问题，在本发明的第一方面提供了一种ate通道时延自动校准电路，包括：主收发管脚、多个辅助收发管脚、开关网络、时延测量模块和时延校准模块，所述主收发管脚位于fpga与ate输入输出通道的界面，分别与ate输入输出通道和时延测量模块电性连接；所述开关网络分别与主收发管脚、多个辅助收发管脚和ate输入输出通道电性连接；所述时延测量模块位于fpga内部，用于分别向所述主收发管脚、多个辅助收发管脚和ate输入输出通道发出脉冲；以及分别接收主收发管脚或多个辅助收发管脚传输的脉冲并根据其测量ate输入输出通道的时延；所述时延校准模块，用于根据测量得到的所述ate输入输出通道的时延，分别对其输入通道和输出通道补偿。
5.在本发明的一些实施例中，所述开关网络包括第一开关、第二开关和第三开关，所述第一开关的输入端通过第一辅助收发管脚与时延测量模块连接，其输出端分别与多个辅助收发管脚、第二开关和第三开关连接；所述第二开关的输入端通过主收发管脚与时延测量模块连接，其输出端分别与第一开关和第三开关连接；所述第三开关的输入端通过主收发管脚与时延测量模块连接，其输出端分别与第一开关和第二开关连接。
6.进一步的，所述第一开关、第二开关和第三开关均为多选一的高速开关。
7.进一步的，所述第一开关、第二开关和第三开关之间的走线距离相等。
8.在本发明的一些实施例中，所述时延测量模块通过开关网络与主收发管脚、多个
辅助收发管脚和ate输入输出通道构成多个测量回路，所述多个测量回路用于分别测量开关网络与主收发管脚、多个辅助收发管脚和ate输入输出通道的发送时延或接收时延。
9.进一步的，所述多个测量回路包括第一测量回路、第二测量回路和第三测量回路，所述第一测量回路由时延测量模块发出的第一脉冲依次经过辅助收发管脚的发射管脚、开关网络和辅助收发管脚的第一接收管脚后，到达时延测量模块；所述第二测量回路由时延测量模块发出的第二脉冲依次经过主收发管脚的发射管脚、ate输出通道、开关网络和辅助收发管脚的第二接收管脚后，到达时延测量模块；所述第三测量回路由时延测量模块发出的第三脉冲依次经过辅助收发管脚的发射管脚、开关网络、ate输入通道和主收发管脚的接收管脚后，到达时延测量模块。
10.在上述的实施例中，所述时延校准模块包括线路延时单元，所述线路延时单元根据时延测量模块测量得到的ate输入输出通道时延，分别对其输入通道和输出通道补偿。
11.本发明的第二方面，提供了基于本发明第一方面的ate通道时延自动校准电路的校准装置，包括：dc校准电路，通过开关网络分别与ate输入输出通道及其精确测量单元连接，用于校准所述精确测量单元或所述ate通道时延自动校准电路的直流特性。
12.本发明的第三方面，提供了基于本发明第一方面的ate通道时延自动校准电路的校准方法，包括：将主收发管脚、多个辅助收发管脚、开关网络的接点、时延测量模块和ate输入输出通道的触点为测量点，并根据其中的一个或多个测量点构建多个测量回路；根据每个测量回路，分别计算fpga界面到ate通道界面之间的每两个测量点之间的时延，并根据其计算ate通道的时延；根据所述ate通道的时延，分别向ate通道的输入通道和输出通道作出补偿。
13.本发明的第四方面，提供了一种电子设备，包括：一个或多个处理器；存储装置，用于存储一个或多个程序，当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现本发明在第三方面提供的ate通道时延自动校准电路的校准方法。
14.本发明的第五方面，提供了一种计算机可读介质，其上存储有计算机程序，其中，所述计算机程序被处理器执行时实现本发明在第三方面提供的ate通道时延自动校准电路的校准方法。
15.本发明的有益效果是：
16.本发明提供了一种ate通道时延自动校准电路，包括：主收发管脚、多个辅助收发管脚、开关网络、时延测量模块和时延校准模块，所述主收发管脚位于fpga与ate输入输出通道的界面，分别与ate输入输出通道和时延测量模块电性连接；所述开关网络分别与主收发管脚、多个辅助收发管脚和ate输入输出通道电性连接；所述时延测量模块位于fpga内部，用于分别向所述主收发管脚、多个辅助收发管脚和ate输入输出通道发出脉冲；以及分别接收主收发管脚或多个辅助收发管脚传输的脉冲并根据其测量ate输入输出通道的时延；所述时延校准模块，用于根据测量得到的所述ate输入输出通道的时延，分别对其输入通道和输出通道补偿。可见，本发明通过设置多个主收发管脚、多个辅助收发管脚以及开关网络，与ate输入输出通道之间构成多个测量回路，并根据所述多个回路实现：对fpga输出到driver输出这段路径传播延迟实现精密测量和补偿；由于时延测量模块通过fpga的tdc(进位链)实现，校准精度可达ps级(皮秒10
－12
)；而由于开关网络通过同步时钟等定时装置，实现测量回路的快速自动切换，从而实现了快速自动测量和自动补偿。
附图说明
17.图1为现有技术中ate处于工作状态时的各界面的示意图；
18.图2为本发明的一些实施例中的ate处于工作状态时的各界面的示意图；
19.图3为本发明的一些实施例中的ate通道时延自动校准电路原理示意图；
20.图4为本发明的一些实施例中的ate通道时延自动校准电路的校准方法的流程示意图；
21.图5为本发明的一些实施例中的电子设备的结构示意图。
22.附图标记
23.1.fpga现场可编程门阵列；2.io channel board：输入输出通道；
24.3.connector：连接器；4.cable：线缆；5.pogo pin：弹簧针；
25.6.pb：基板；7.socket：插座；8.dut：被测芯片；9.driver：驱动器；
26.10.receiver：接收器；11.dc校准电路；12.pmu：精确测量单元；13.开关网络；14.pdl：线路延时单元；15.tdc：进位链；
27.16.pattern circuit：样本电路。
具体实施方式
28.以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
29.参考图1，其示出了ate需要确保fpga发输出的信号同时到达dut的管脚的工作状态下的示意图，各个附图标记具体解释如下：
30.ate：automatic test equipment，自动测试机；io channel board(2)：输入输出通道(层)，或简称io通道；dut(8)：device unit test，被测芯片；socket(7)：插座，在测试芯片时，芯片安装在socket中；pb(6)：performance board，测试头与socket的转接电路板；pogo pin(5)：其是动态连接测试头通道电缆和pb(6)接口板的弹簧针；cable(4)：其连接pogo pin(5)及io通道出口连接器的线缆；connector(3)：io通道电路出口连接器；driver(9)：io通道的驱动器；receiver(10)：io通道的接收器通常由比较器来实现；fpga(1)：作为时序发生器和模板测试的核心逻辑实现的硬件，控制driver(9)及receiver(10)的接收和发送。f，a，b，c，d是作为各界面时序校准测量的标识点。在a与b界面间的延时，目前通过控制pcb走线长度来控制。但是driver(9)和receiver(10)本身芯片会有较大的飘移，延时不是一个确定值，从而导致信号总体偏差精度受这部分延时的影响。
31.有鉴于此，在本发明的一些实施例中，在上述测量界面ab之间通过设置ate通道时延自动校准电路对不同通道内的时延进行测量和校准。即，在本发明的第一方面提供了一种ate通道时延自动校准电路，包括：主收发管脚、多个辅助收发管脚、开关网络、时延测量模块和时延校准模块，所述主收发管脚位于fpga与ate输入输出通道的界面，分别与ate输入输出通道和时延测量模块电性连接；所述开关网络分别与主收发管脚、多个辅助收发管脚和ate输入输出通道电性连接；所述时延测量模块位于fpga内部，用于分别向所述主收发管脚、多个辅助收发管脚和ate输入输出通道发出脉冲；以及分别接收主收发管脚或多个辅助收发管脚传输的脉冲并根据其测量ate输入输出通道的时延；所述时延校准模块，用于根据测量得到的所述ate输入输出通道的时延，分别对其输入通道和输出通道补偿。
32.具体地，图2中在图1的基础上增加了多个辅助收发管脚以及控制其不同回路的开关网络(13)；ac校准电路(11)，其用于校准所述精确测量单元或所述ate通道时延自动校准电路的直流特性；pmu(12)，其用于精确测量io通道的一个或多个驱动器中的driver(9)和receiver(10)的时延或对时延进行控制。时延校准模块包括pdl(14)和tdc(15)，tdc(15)用于测量ate输入输出通道中的driver(9)和receiver(10)的时延，pdl(14)用于根据测量得到的所述ate输入输出通道的时延，分别对其输入通道和输出通道补偿。
33.在本发明的一些实施例中，所述开关网络(13)包括第一开关、第二开关和第三开关，所述第一开关的输入端通过第一辅助收发管脚与时延测量模块连接，其输出端分别与多个辅助收发管脚、第二开关和第三开关连接；所述第二开关的输入端通过主收发管脚与时延测量模块连接，其输出端分别与第一开关和第三开关连接；所述第三开关的输入端通过主收发管脚与时延测量模块连接，其输出端分别与第一开关和第二开关连接。
34.具体地，参考图3，开关网络(13)包括s0、s1和s2，即对应于第一开关、第二开关和第三开关。在此基础上为了控制不同的测量回路，增设开关s3、s4、s5、s6和s7，用于控制发射测量回路、接收测量回路、发射校准回路和接收校准回路。t0、r0分别为主收发管脚的发射管脚、接收管脚；r1和rt1为辅助收发管脚。进一步地，图3中的各个组成部分满足如下条件：
35.1.所有通道从a到u的距离为：l0；即：rt1到s0.1(u界面)：l0；r1到u界面：l0；t0到s1.1(u界面)：l0(包含芯片封装延时)；r0到s2.1(u界面)：l0(包含芯片封装延时)；
36.2.l1：为高速继电器内部时延；
37.3.l2：为s0，s1，s2之间互联走线时延，这几段走线距离相等。所有的通道均遵守这一布线规则；
38.4.pcb走线时明确l2＝2n＊l1，l0＝m＊l0，n，m是自然数，具体数字由pcb的布局确定，这个关系约定便于后面计算各段延时长度；
39.5.s1.3 to s3.3：这段走线限定小于1ps(减少信号反射)；
40.6.s3 to s5：这段走线限定小于1ps(减少信号反射)。
41.在本发明的一些实施例中，所述时延测量模块通过开关网络与主收发管脚、多个辅助收发管脚和ate输入输出通道构成多个测量回路，所述多个测量回路用于分别测量开关网络与主收发管脚、多个辅助收发管脚和ate输入输出通道的发送时延或接收时延。
42.进一步的，所述多个测量回路包括第一测量回路、第二测量回路和第三测量回路，所述第一测量回路由时延测量模块发出的第一脉冲依次经过辅助收发管脚的发射管脚、开关网络和辅助收发管脚的第一接收管脚后，到达时延测量模块；所述第二测量回路由时延测量模块发出的第二脉冲依次经过主收发管脚的发射管脚、ate输出通道、开关网络和辅助收发管脚的第二接收管脚后，到达时延测量模块；所述第三测量回路由时延测量模块发出的第三脉冲依次经过辅助收发管脚的发射管脚、开关网络、ate输入通道和主收发管脚的接收管脚后，到达时延测量模块。
43.在上述的实施例中，所述时延校准模块包括线路延时单元，所述线路延时单元根据时延测量模块测量得到的ate输入输出通道时延，分别对其输入通道和输出通道补偿。
44.具体地，时延补偿包括如下步骤：
45.1.假定系统有z个io通道，通过上述办法，我们对所有通道测量t0，r0到b界面通过
driver(9)和comparator(10)的传播延时delaybr0[x]，delayrt1r0[x]。其中，comparator作为一种receiver实现形式。
[0046]
2.delaybr0max＝max{delaybr0[1]，...，delaybr0[z]}。
[0047]
3.delayrt1r0max＝max{delayrt1r0[1]，...，delayrt1r0[z]}。
[0048]
4.计算每个通道的时延补偿(x＝1，...，z)：
[0049]
发送补偿：t0compensation[x]＝delayrt1r0max－delayrt1r0[x]，
[0050]
接收补偿：r0compensation[x]＝delaybr0max－delaybr0[x]。
[0051]
5.将t0compensation[x]配置到x通道t0发送单元前面的pdl(14)，则所有通道pattern circuit(16)同时发送的数据同时到达界面b，完成内部发送电路时延校准。
[0052]
6.r0compensation[x]配置到x通道r0接收单元前面的pdl(14)，则所有通道，b界面的信号经过comparator(10)，同时到达pattern circuit(16)，完成内部接收电路时延校准。
[0053]
实施例2
[0054]
参考图3，本发明的第二方面，提供了基于本发明第一方面的ate通道时延自动校准电路的校准装置，包括：dc校准电路(11)，通过开关网络(13)分别与ate输入输出通道及其精确测量单元pmu(12)连接，用于校准所述精确测量单元pmu(12)或所述ate通道时延自动校准电路的直流特性。
[0055]
参考图4，本发明的第三方面，提供了基于本发明第一方面的ate通道时延自动校准电路的校准方法，包括：s100.将主收发管脚、多个辅助收发管脚、开关网络的接点、时延测量模块和ate输入输出通道的触点为测量点，并根据其中的一个或多个测量点构建多个测量回路；s200.根据每个测量回路，分别计算fpga界面到ate通道界面之间的每两个测量点之间的时延，并根据其计算ate通道的时延；s300.根据所述ate通道的时延，分别向ate通道的输入通道和输出通道作出补偿。
[0056]
实施例3
[0057]
参考图5，本发明的第四方面，提供了一种电子设备，包括：一个或多个处理器；存储装置，用于存储一个或多个程序，当所述一个或多个程序被所述一个或多个处理器执行，使得所述一个或多个处理器实现本发明在第三方面的ate通道时延自动校准电路的校准方法。
[0058]
电子设备500可以包括处理装置(例如中央处理器、图形处理器等)501，其可以根据存储在只读存储器(rom)502中的程序或者从存储装置508加载到随机访问存储器(ram)503中的程序而执行各种适当的动作和处理。在ram503中，还存储有电子设备500操作所需的各种程序和数据。处理装置501、rom 502以及ram 503通过总线504彼此相连。输入/输出(i/o)接口505也连接至总线504。
[0059]
通常以下装置可以连接至i/o接口505：包括例如触摸屏、触摸板、键盘、鼠标、摄像头、麦克风、加速度计、陀螺仪等的输入装置506；包括例如液晶显示器(lcd)、扬声器、振动器等的输出装置507；包括例如硬盘等的存储装置508；以及通信装置509。通信装置509可以允许电子设备500与其他设备进行无线或有线通信以交换数据。虽然图5示出了具有各种装置的电子设备500，但是应理解的是，并不要求实施或具备所有示出的装置。可以替代地实施或具备更多或更少的装置。图5中示出的每个方框可以代表一个装置，也可以根据需要代
表多个装置。
[0060]
特别地，根据本公开的实施例，上文参考流程图描述的过程可以被实现为计算机软件程序。例如，本公开的实施例包括一种计算机程序产品，其包括承载在计算机可读介质上的计算机程序，该计算机程序包含用于执行流程图所示的方法的程序代码。在这样的实施例中，该计算机程序可以通过通信装置509从网络上被下载和安装，或者从存储装置508被安装，或者从rom502被安装。在该计算机程序被处理装置501执行时，执行本公开的实施例的方法中限定的上述功能。需要说明的是，本公开的实施例所描述的计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质或者是上述两者的任意组合。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子可以包括但不限于：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机访问存储器(ram)、只读存储器(rom)、可擦式可编程只读存储器(eprom或闪存)、光纤、便携式紧凑磁盘只读存储器(cd－rom)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本公开的实施例中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。而在本公开的实施例中，计算机可读信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读信号介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于：电线、光缆、rf(射频)等等，或者上述的任意合适的组合。
[0061]
上述计算机可读介质可以是上述电子设备中所包含的；也可以是单独存在，而未装配入该电子设备中。上述计算机可读介质承载有一个或者多个计算机程序，当上述一个或者多个程序被该电子设备执行时，使得该电子设备：
[0062]
可以以一种或多种程序设计语言或其组合来编写用于执行本公开的实施例的操作的计算机程序代码，程序设计语言包括面向对象的程序设计语言—诸如java、smalltalk、c 、python，还包括常规的过程式程序设计语言—诸如“c”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络——包括局域网(lan)或广域网(wan)——连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。
[0063]
附图中的流程图和框图，图示了按照本公开各种实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段、或代码的一部分，该模块、程序段、或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个接连地表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。需要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执
行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
[0064]
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。