感测放大器触发器的制作方法

1.在本公开中呈现的实施例总体上涉及感测放大器触发器(saff)电路。更具体地，本文公开的实施例提供了使用伪差分反向器并且在ab类模式下操作的感测放大器触发器的架构。


背景技术：

2.数字系统在信号处理中使用诸如锁存器和触发器之类的具有各种操作特性的各种定时设备。这些操作特性取决于在锁存器和触发器中使用的电路组件的类型和布置方式以及锁存器和触发器的制造误差。锁存器和触发器可以用作存储器存储设备，存储器存储设备在操作的锁存阶段(也称为置位阶段)期间接收和存储信号的值，并且在操作的复位阶段期间从存储器清除该值。在锁存阶段期间，信号输出基于驱动电压而与数据信号的参考值(例如，高电平或低电平)匹配，并且保持该值直到出现复位阶段。在复位阶段期间，信号输出被拉到一个参考值(例如，低电平)以清除存储器。门控锁存器或触发器可以进一步由时钟或使能信号控制，以使锁存器/触发器根据以下周期性或受控脉冲进行锁存和复位阶段：该周期性或受控脉冲用于信号通知锁存器/触发器何时应将值存储在存储器中或者何时应复位存储器。
附图说明
3.为了能够详细理解本公开的以上记载的特征的方式，可以通过参考实施例来对以上简要概括的本公开进行更具体的描述，这些实施例中的一部分在所附附图中被示出。然而，应当注意，所附附图示出了典型的实施例，因此不应该被认为是限制性的；其他等效的实施例被考虑。
4.图1示出了根据本公开的实施例的使用saff的信号环境。
5.图2示出了根据本公开的实施例的saff的输入锁存器的架构。
6.图3a和图3b示出了根据本公开的实施例的saff的输出锁存器的架构。
7.图4是根据本公开的实施例的对saff进行操作的方法的流程图。
8.图5示出了根据本公开的实施例的根据saff处理的信号的波形。
9.为了便于理解，在可能的地方使用了相同的附图标记来表示附图中公共的相同元件。考虑了在一个实施例中公开的元件在没有特定记载的情况下可以有益地用于其他实施例中。
具体实施方式
10.本公开中呈现的一个实施例提供了一种触发器，该触发器包括输入锁存器，被配置为接收数据信号和所述数据信号的互补，并且基于时钟信号以及所述数据信号与所述互补之间的差，产生置位脉冲和复位脉冲；以及输出锁存器，被配置为基于所述置位脉冲、所述复位脉冲和所述时钟信号，将数据值存储在第一存储器中并且将互补数据值存储在第二
存储器中。
11.在各个实施例中，根据上文或下文描述的任一触发器，所述触发器还包括缓冲器级，所述缓冲器级设置在所述输入锁存器和所述输出锁存器之间，被配置为在所述置位脉冲和所述复位脉冲被提供到所述输出锁存器之前对所述置位脉冲和所述复位脉冲进行反向和放大。在一些实施例中，所述缓冲器级还包括缓冲器反向器；以及与所述缓冲器反向器并联设置的时钟控制的负载。在一些实施例中，所述时钟控制的负载还包括：第一反馈晶体管，所述第一反馈晶体管的栅极连接到所述时钟信号、源极连接到所述缓冲器反向器的输入端、并且漏极连接到所述缓冲器反向器的输出端；以及第二反馈晶体管，所述第二反馈晶体管的栅极连接到所述时钟信号的互补、源极连接到所述缓冲器反向器的所述输出端、并且漏极连接到所述缓冲器反向器的输入端。在一些实施例中，所述缓冲器级包括两个以上的放大缓冲器。
12.在各个实施例中，根据上文或下文描述的任一触发器，所述输入锁存器还包括：第一信号臂；第二信号臂；第一差分晶体管，所述第一差分晶体管的第一源极连接到所述第一信号臂、第一漏极连接到所述第二信号臂、并且第一栅极连接到所述时钟信号；第二差分晶体管，所述第二差分晶体管的第二源极连接到所述第二信号臂、第二漏极连接到所述第一信号臂、并且第二栅极连接到所述时钟信号的互补；第一再生反向器，所述第一再生反向器的第一反向器输入端连接到所述第一信号臂、并且第一反向器输出端连接到所述第二信号臂；以及第二再生反向器，所述第二再生反向器的第二反向器输入端连接到所述第二信号臂、并且第二反向器输出端连接到所述第一信号臂。在一些实施例中，所述输入锁存器还包括：第一接收反向器，所述第一接收反向器的输入端连接到数据源并且输出端连接到所述第一信号臂；以及第二接收反向器，所述第二接收反向器的输入端连接到所述数据源的互补并且输出端连接到所述第二信号臂。在一些实施例中，所述输出锁存器还包括：第一高电平锁存晶体管，所述第一高电平锁存晶体管的源极连接到驱动电压源并且栅极连接到所述第一信号臂的输出端；第一高电平时钟晶体管，所述第一高电平时钟晶体管的源极连接到所述第一高电平锁存晶体管的漏极、漏极连接到第一输出节点、并且栅极连接到所述时钟信号的互补；第一低电平时钟晶体管，所述第一低电平时钟晶体管的漏极连接到所述第一输出节点并且栅极连接到所述时钟信号；第一低电平锁存晶体管，所述第一低电平锁存晶体管的漏极连接到所述第一低电平时钟晶体管的源极、栅极连接到所述第一信号臂的输出端、并且源极连接到地；第二高电平锁存晶体管，所述第二高电平锁存晶体管的源极连接到所述驱动电压源并且栅极连接到所述第二信号臂的输出端；第二高电平时钟晶体管，所述第二高电平时钟晶体管的源极连接到所述第二高电平锁存晶体管的漏极、漏极连接到第二输出节点、并且栅极连接到所述时钟信号的互补；第二低电平时钟晶体管，所述第二低电平时钟晶体管的漏极连接到所述第二输出节点、并且栅极连接到所述时钟信号；第二低电平锁存晶体管，所述第二低电平锁存晶体管的漏极连接到所述第二低电平时钟晶体管的源极、栅极连接到所述第二信号臂的输出端、并且源极连接到地；第三再生反向器，所述第三再生反向器的第三输入端连接到所述第一输出节点并且第三输出端连接到所述第二输出节点；以及第四再生反向器，所述第四再生反向器的第四输入端连接到所述第二输出节点并且第四输出端连接到所述第一输出节点。
13.在各种实施例中，根据上文或下文描述的任一触发器，所述置位脉冲和所述复位
脉冲是由于在所述时钟信号为低电平时所述输入锁存器处于低增益、宽带宽放大阶段而产生的。
14.在各种实施例中，根据上文或下文描述的任一触发器，所述置位脉冲和所述复位脉冲在所述时钟信号的上升沿被触发到再生阶段。
15.本发明的一个实施例提供一种器件，包括：第一信号臂；第二信号臂；第一差分晶体管，所述第一差分晶体管的第一源极连接到所述第一信号臂、第一漏极连接到所述第二信号臂、并且第一栅极连接到时钟信号源；第二差分晶体管，所述第二差分晶体管的第二源极连接到所述第二信号臂、第二漏极连接到所述第一信号臂、并且第二栅极连接到所述时钟信号源的互补；第一再生反向器，所述第一再生反向器的第一输入端连接到所述第一信号臂、并且第一输出端连接到所述第二信号臂；以及第二再生反向器，所述第二再生反向器的第二输入端连接到所述第二信号臂、并且第二输出端连接到所述第一信号臂。
16.在各个实施例中，根据上文或下文描述的任一器件，所述器件还包括：第一高电平锁存晶体管，所述第一高电平锁存晶体管的源极连接到驱动电压源并且栅极连接到所述第一信号臂的输出端；第一高电平时钟晶体管，所述第一高电平时钟晶体管的源极连接到所述第一高电平锁存晶体管的漏极、漏极连接到第一输出节点、并且栅极连接到所述时钟信号源的互补；第一低电平时钟晶体管，所述第一低电平时钟晶体管的漏极连接到所述第一输出节点并且栅极连接到所述时钟信号源；第一低电平锁存晶体管，所述第一低电平锁存晶体管的漏极连接到所述第一低电平时钟晶体管的源极、栅极连接到所述第一信号臂的输出端、并且源极连接到地；第二高电平锁存晶体管，所述第二高电平锁存晶体管的源极连接到所述驱动电压源、并且栅极连接到所述第二信号臂的输出端；第二高电平时钟晶体管，所述第二高电平时钟晶体管的源极连接到所述第二高电平锁存晶体管的漏极、漏极连接到第二输出节点、并且栅极连接到所述时钟信号源的互补；第二低电平时钟晶体管，所述第二低电平时钟晶体管的漏极连接到所述第二输出节点、并且栅极连接到所述时钟信号源；以及第二低电平锁存晶体管，所述第二低电平锁存晶体管的漏极连接到所述第二低电平时钟晶体管的源极、栅极连接到所述第二信号臂的输出端、并且源极连接到地。在一些实施例中，所述器件还包括：第三再生反向器，所述第三再生反向器的第三输入端连接到所述第一输出节点并且第三输出端连接到所述第二输出节点；以及第四再生反向器，所述第四再生反向器的第四输入端连接到所述第二输出节点并且第四输出端连接到所述第一输出节点。在一些实施例中，所述驱动电压源驱动所述第一再生反向器、所述第二再生反向器、所述第三再生反向器和所述第四再生反向器。
17.在各个实施例中，根据上文或下文描述的任一器件，所述器件还包括：第一接收反向器，所述第一接收反向器的输入端连接到数据源并且输出端连接到所述第一信号臂；以及第二接收反向器，所述第二接收反向器的输入端连接到所述数据源的互补并且输出端连接到所述第二信号臂。
18.在各个实施例中，根据上文或下文描述的任一器件，所述器件还包括：位于所述第一信号臂上的第一缓冲器；位于所述第二信号臂上的第二缓冲器；并且其中，所述第一缓冲器和所述第二缓冲器各自包括：缓冲器反向器，所述缓冲器反向器的输入端连接到输入节点并且输出端连接到输出节点；第一反馈晶体管，所述第一反馈晶体管的源极连接到所述输入节点、栅极连接到所述时钟信号源、并且漏极连接到所述输出节点；以及第二反馈晶体
管，所述第二反馈晶体管的源极连接到所述输出节点、栅极连接到所述时钟信号源的互补、并且漏极连接到所述输入节点。在一些实施例中，所述器件还包括：位于所述第一信号臂上的第三缓冲器；以及位于所述第二信号臂上的第四缓冲器。
19.在本公开的一个实施例中，提供了一种方法，该方法包括：接收实际数据信号和与所述实际数据信号互补的互补数据信号；接收时钟信号；基于所述实际数据信号和所述互补数据信号以及所述时钟信号产生置位脉冲和复位脉冲，其中，所述置位脉冲和所述复位脉冲基于所述实际数据信号和所述互补数据信号之间的差而设置，并且响应于检测到所述钟信号的边沿而根据驱动电压被脉冲化；响应于检测到所述时钟信号的边沿，将存储器置位和复位为所述置位脉冲和所述复位脉冲；以及从所述存储器输出值。
20.在各个实施例中，根据上文或下文描述的任一方法，所述差位于所述实际数据信号和所述互补数据信号中携带的逻辑高电平值和逻辑低电平值之间。
21.在各个实施例中，根据上文或下文所述的任一器件，所述边沿包括所述时钟信号的上升沿和所述时钟信号的互补的下降沿。
22.示例实施例
23.本公开提供了感测放大器触发器(saff)的基于反向器的架构，该架构使用伪差分反向器，该伪差分反向器被偏置以在ab类模式下操作以例如提供更省电的输出。saff根据时钟信号经历复位和锁存阶段。在锁存阶段期间，数据信号的值被锁存(即，存储)在存储器中。在复位或跟踪阶段(也称为预放大阶段)期间，存储器被清除。在一些实施例中，本公开通过以下方式提供锁存阶段中的更快转换：将输入锁存器用作复位阶段期间的宽带预放大器，并使任一放大缓冲器保持活动状态。这样做意味着置位和复位信号可以位于接近电源电压的一半，从而允许在时钟循环时更快的反应以及更快的上拉/下拉到用于输出的电源轨。此外，对于给定的电源电压，与传统的电流模式逻辑器件相比，基于反向器的放大器在输出中提供了更大的信号摆幅(因此具有更高的信噪比(snr))，并且允许以对该电源电压的动态电压缩放(dvs)来说明组件制造过程中的工艺变化。
24.本文讨论了各种信号及其值。数字信号具有两个稳态，本文别称为高电平和低电平，它们可以与二进制1/true/high或0/false/low对应。信号的互补携带与实际信号相反的状态(即，是信号的逻辑互补)。例如，高电平状态的实际信号具有低电平状态的互补信号，低电平状态的实际信号具有高电平状态的互补信号。
25.如本文所用，信号可以由在名称之前没有标明或标明“实际”或“真”(例如，时钟信号、实际时钟信号、真时钟信号或clk)的名称或字符集标明；并且该信号的互补可以用名称或字符集上方的横条(例如，)、在名称或字符集后面的“b”(例如，clkb)、或在名称或字符集之前的“互补”或“非”(例如，互补时钟信号或非时钟信号)标明。特定信号及其互补可以由特定信号的复数来统称。例如，“时钟信号”可以统指实际时钟信号和互补时钟信号，“输出信号”可以统指实际输出信号和互补输出信号。
26.图1示出了根据本公开的实施例的使用saff 150的信号环境100。信号源110提供数据信号(也称为data、d、实际数据信号等)和互补数据信号(也称为datab、db、等)。在各个实施例中，信号源110可以是数据中心中的接收光信号的光接收器，并且光信号(例如，经由光电探测器和跨阻抗放大器)被转换成提供到saff 150的
电信号d和
27.数据信号d和被馈送到saff 150的输入锁存器120，输入锁存器120根据时钟信号(也称为clk)和互补时钟信号(也称为或clkb)进行处理，以产生置位信号(也称为s或置位脉冲)和复位信号(也称为r或复位脉冲)。输入锁存器120的示例电路根据图2更详细地讨论。在一些实施例中，输入锁存器120可以产生s和r的反向或互补版本(例如，分别为和)，其可以按原样被用于从saff 150产生反向输出、或被中间反向器和/或反向缓冲器(未示出)反向。
28.置位信号和复位信号被提供到saff 150的输出锁存器130，输出锁存器130根据时钟信号和互补时钟信号进行处理以产生输出(也称为q)和互补输出(也称为)。当s为高电平(而r为低电平)时，q设置为高电平，设置为低电平。类似地，当s为低电平(而r为高电平)时，q设置为低电平，设置为高电平。时钟信号和互补时钟信号触发输出锁存器130更新输出值，使得输出信号保持高电平/低电平值直到出现下一个时钟信号沿。例如，q可以保持高电平(并且保持低电平)直到时钟信号的上升沿或下降沿被接收到，此时q和的值会更新以反映数据信号中携带的最新值。
29.输出q和从saff 150被提供到信号目标140，信号目标140可以是各种信号处理电路，如时钟和数据恢复(cdr)、均衡器等。
30.图2示出了根据本公开的实施例的saff 150的输入锁存器120的架构。输入锁存器120包括第一信号臂和第二信号臂，第一信号臂和第二信号臂分别接收数据和互补数据信号并且输出置位脉冲和复位脉冲。
31.第一信号臂包括位于第一节点215和从信号源110输入的数据信号之间的第一接收反向器210a(总体称为接收反向器210)。类似地，第二信号臂包括位于第三节点235和从信号源110输入的互补数据之间的第二接收反向器210b。接收反向器210将接收的数据信号的值反向并且放大到相应的节点上(例如，d被反向并且放大为第一节点215上的而被反向并且放大为第三节点235上的)。数据信号的这种预放大有助于在saff 150中根据时钟信号实现更快的阶段转换。
32.第一差分晶体管220a(总体称为差分晶体管220)、第二差分晶体管220b、第一再生反向器230a(总体称为再生反向器230)和第二再生反向器230b被包括在第一节点215和第三节点235之间，并且可以统称为伪差分再生比较器240。第一差分晶体管220a被连接为使得相应的源极连接到第一节点215，相应的漏极连接到第三节点235，相应的栅极连接到时钟信号源以接收时钟信号。第二差分晶体管220b被连接为使得相应的源极连接到第三节点235，相应的漏极连接到第一节点215，相应的栅极连接到时钟信号源的互补以接收互补时钟信号。第一再生反向器230a被连接为使得相应的输入端连接到第一节点215并且相应的输出端连接到第三节点235，而第二再生反向器230b被连接为使得相应的输入端连接到第三节点235并且相应的输出端连接到第一节点215。
33.输入锁存器120的操作可以分为两个时钟阶段：当clk为逻辑高电平时和当clk为
逻辑低电平时。当时钟信号为低电平时，输入锁存器120处于复位或预放大阶段，输出是无效的。差分晶体管220a和差分晶体管220b被启用并且和被拉到电源电压的一半(加上d和值的一小部分)。将理解，和之间存在小的差，这是data和的差乘以接收反向器210a和210b的跨导并且乘以和节点处的阻抗的结果。该阻抗主要由差分晶体管220a和220b设置，但是也包括以下项的输入阻抗：第一缓冲器反向器250a以及闭合的反馈晶体管260a和260c、以及第二缓冲器反向器250b以及闭合的反馈晶体管260b和260d。这种从到的增益具有低幅度但非常高/宽的带宽，并且用于以非常高的速率跟踪输入差。换句话说，放大阶段(即，当clk为逻辑低电平时)对于产生s和r的输入锁存器120是低增益、宽带宽状态。在这个阶段，所有闭合的开关都阻止再生反向器230a和再生反向器230b进行再生。在时钟的另一个阶段，当clk为逻辑高电平时(例如，由clk中从逻辑低电平的上升沿触发)，所有的晶体管220a、晶体管220b、晶体管260a至晶体管260d都被断开，并且输入锁存器120现在处于被锁存或再生阶段。现在和处的阻抗高，并且再生反向器230a和再生反向器230b将先前生成的和之间的小的差放大到完全互补的逻辑高电平或低电平。在此阶段，data和的任何变化都不会影响q或
34.第一信号臂和第二信号臂可以可选地分别包括位于第一节点215和第三节点235下游的一个或多个反向器和/或放大缓冲器。如图所示，第一放大缓冲器270a(总体称为放大缓冲器270)被示出为位于第一信号臂上的第一节点215和第二节点225之间，并且第二放大缓冲器270b被示出为位于第三节点235和第四节点245之间。所描述的缓冲器布置方式提供了与时钟信号协调的s和r到和的波形的放大和反向，但是也考虑其他布置方式(例如，使用与反向器并联的无源电阻负载)，如使用除了所示出的一个级之外的若干个缓冲器级(例如，第一和第二信号臂上的第三和第四、第五和第六等放大缓冲器270)。
35.在示出的第一放大缓冲器270a中，第一缓冲器反向器250a(总体称为缓冲器反向器250)被连接为使得相应的输入端连接到第一节点215并且相应的输出端连接到第二节点225。第一反馈晶体管260a(总体称为反馈晶体管260)和第三反馈晶体管260c也连接到第一节点215和第二节点225。第一反馈晶体管260a的相应的源极连接到第一节点215、相应的漏极连接到第二节点225、并且相应的栅极连接到时钟信号源，而第三反馈晶体管260c的相应的源极连接到第二节点225、相应的漏极连接到第一节点215、并且相应的栅极连接到时钟信号源的互补。因此，反馈晶体管260为缓冲器反向器250提供时钟控制的负载。
36.在示出的第二放大缓冲器270b中，第二缓冲器反向器250b被连接为使得相应的输入端连接到第三节点235并且相应的输出端连接到第四节点245。第二反馈晶体管260b和第四反馈晶体管260d也连接到第三节点235和第四节点245。第二反馈晶体管260b的相应的源极连接到第三节点235、相应的漏极连接到第四节点245、并且相应的栅极连接到时钟信号源，而第四反馈晶体管260d的相应的源极连接到第四节点245、相应的漏极连接到第三节点235、并且相应的栅极连接到时钟信号源的互补。
37.在某些实施例中，可能不需要使用第二放大缓冲器级270a/b。在该实施例中，第一
级的和输出进入到输出锁存器130。
38.图3a和图3b示出了根据本公开的实施例的saff 150的输出锁存器130的架构。图3a和图3b示出的输出锁存器130出于在本公开中进行讨论的目的而被提供为非限制性示例；本公开考虑在各个实施例中使用各种其他架构。
39.在图3a中，输出锁存器130包括分别接收置位信号和复位信号的第一存储器和第二存储器，以基于时钟信号将输出信号(q和)输出到相应的第一输出节点315(例如，q)和第二输出节点325(例如，)上。一对再生反向器230设置在第一输出节点315和第二输出节点325之间，以交叉链接和锁存第一存储器和第二存储器。第三再生反向器230c的相应的输入端连接到第一输出节点315并且相应的输出端连接到第二输出节点325，而第四再生反向器230d的相应的输入端连接到第二输出节点325并且相应的输出端连接到第一输出节点315。
40.第一存储器包括第一高电平锁存晶体管310a(总体称为高电平锁存晶体管310)、第一高电平时钟晶体管320a(总体称为高电平时钟晶体管320)、第一低电平时钟晶体管330a(总体称为低电平时钟晶体管330)和第一低电平锁存晶体管340a(总体称为低电平锁存晶体管340)。第一高电平锁存晶体管310a的相应的源极连接到供应电压源(例如，vdd)、并且相应的栅极连接到输入锁存器120的第一信号臂的输出端以接收置位信号s。第一高电平时钟晶体管320a的相应的源极连接到第一高电平锁存晶体管310a的漏极、相应的漏极连接到第一输出节点315、并且相应的栅极连接到时钟信号源的互补。第一低电平时钟晶体管330a的相应的漏极连接到第一输出节点315、相应的栅极连接到时钟信号源。第一低电平锁存晶体管340a的相应的漏极连接到第一低电平时钟晶体管330a的源极、相应的栅极连接到第一信号臂的输出端以接收置位信号s、并且相应的栅极连接到地。
41.类似地，第二存储器包括第二高电平锁存晶体管310b、第二高电平时钟晶体管320b、第二低电平时钟晶体管330b和第二低电平锁存晶体管340b。第二高电平锁存晶体管310b的相应的源极连接到驱动电压源(例如，vdd)、并且相应的栅极连接到输入锁存器120的第二信号臂的输出端以接收复位信号r。第二高电平时钟晶体管320b的相应的源极连接到第二高电平锁存晶体管310b的漏极、相应的漏极连接到第二输出节点325、并且相应的栅极连接到时钟信号源的互补。第二低电平时钟晶体管330b的相应的漏极连接到第二输出节点325、相应的栅极连接到时钟信号源。第二低电平锁存晶体管340b的相应的漏极连接到第二低电平时钟晶体管330b的源极、相应的栅极连接到第二信号臂的输出端以接收复位信号r、并且相应的源极连接到地。
42.在图3b中，输出锁存器130包括分别接收置位信号和复位信号的第一存储器和第二存储器，以基于时钟信号输出输出信号(q和)。一对再生反向器230设置在第一输出节点315和第二输出节点325之间，以交叉链接和锁存第一存储器和第二存储器。第三再生反向器230c的相应的输入端连接到第一输出节点315并且相应的输出端连接到第二输出节点325，而第四再生反向器230d的相应的输入端连接到第二输出节点325并且相应的输出端连接到第一输出节点315。
43.第一存储器包括第一锁存晶体管350a和第三锁存晶体管350c，第一锁存晶体管
350a由相应的栅极上的时钟信号(clk)控制，第三锁存晶体管350c由相应的栅极上的互补时钟信号控制。第一锁存晶体管350a在相应的漏极上接收置位信号(s)，并且第三锁存晶体管350c在相应的源极上接收置位信号(s)。第一存储器从第一锁存晶体管350a的源极和第三锁存晶体管350c的漏极提供输出，该输出被馈送到第一输出反向器360a(总体称为输出反向器360)，第一输出反向器360a向第一输出节点315提供信号。
44.类似地，第二存储器包括第二锁存晶体管350b和第四锁存晶体管350d，第二锁存晶体管350b由相应的栅极上的时钟信号(clk)控制，第四锁存晶体管350d由相应的栅极上的互补时钟信号控制。第二锁存晶体管350b在相应的漏极上接收复位信号(r)，并且第四锁存晶体管350d在相应的源极上接收复位信号(r)。第二存储器从第二锁存晶体管350b的源极和第四锁存晶体管350d的漏极提供输出，该输出被馈送到第二输出反向器360b，第二输出反向器360b向第二输出节点325提供信号。
45.图4是根据本公开的实施例的对saff 150进行操作的方法400的流程图。saff 150是循序逻辑器件，因此方法400的元素可以由saff 150的不同组件基本上同时执行，以基于数据信号和用于控制saff 150内的各晶体管的栅极的时钟产生输出信号。
46.方法400开始于框410处，在框410处，saff 150在输入锁存器120的不同的信号臂处接收实际数据信号(d)和互补数据信号在各个实施例中，数据信号由位于相应的信号臂上的接收反向器210接收、反向和放大。saff 150还在框410处接收时钟信号(clk)和时钟信号的互补时钟信号用于控制saff 150中的差分晶体管220、反馈晶体管260、高电平时钟晶体管320和低电平时钟晶体管330的栅极。取决于晶体管的布局和导电类型(例如，nmos与pmos)，时钟信号可以触发由输入锁存器120输出的置位信号和复位信号(s和r)的脉冲，以及置位信号和复位信号在时钟信号的边缘上是锁存还是清除输出锁存器130中的存储器。将理解，因为在saff 150中使用了实际时钟信号和互补时钟信号二者，所以实际时钟信号的上升沿对应于互补时钟信号的下降沿，反之亦然。因此，saff 150可以使用时钟信号的上升沿或下降沿来触发置位和复位信号的脉冲的生成。
47.在框420处，saff 150的输入锁存器120基于时钟信号生成作为各时刻的数据信号的差的置位信号和复位信号(s和r，或和)。在各个实施例中，置位信号和复位信号被提供为伪差分，伪差分的值与输入数据成比例并且依赖于是逻辑高电平和逻辑低电平之间大约一半的共模电平。当data是高电平时，复位信号(r)是低电平，置位信号(s)是高电平，当data是低电平时，复位信号是高电平，置位信号是低电平。置位和复位信号同时为高电平或低电平的状态无效。
48.在框430处，放大缓冲器270(如果包括的话)对由输入锁存器120产生的置位信号和复位信号的值进行放大和/或反向。放大缓冲器270也可以根据时钟信号被控制，使得置位信号和复位信号在时钟信号脉冲被接收时被放大，而在其他时间不被放大。
49.在框440处，saff 150的输出锁存器130从输入锁存器120接收置位信号和复位信号，并且基于时钟信号，相应地置位或复位输出锁存器130中的存储器。换句话说，输出锁存器130基于由置位信号和复位信号携带的值，将数据值存储在第一存储器中，并且将互补数据值存储在第二存储器中。
50.在框450处，将存储在输出锁存器130的存储器中的值输出为输出信号q和输出锁存器130继续输出这些值直到下一个时钟周期，此时这些值可基于在数据信号中携带的值而保持相同或改变。因为置位信号和复位信号是从伪差分状态变化到高电平状态或低电平状态，而不是从高电平状态变化到低电平状态(反之亦然)，所以使得输出信号对时钟沿的反应时间更快、更平滑(即，与高电平/低电平的参考值更一致)。因此，输出信号的snr相对于其他架构有所改善。
51.只要提供数据信号和时钟信号，方法400就可以继续。
52.图5示出了根据本公开的实施例的根据saff 150处理的信号的波形。理想时钟波形510(与时钟信号或互补时钟信号对应)被示出为在图5的每个波形中具有高电平值和低电平值之间的恒定周期。此外，理想数据波形520(与数据信号或互补数据信号对应)在图5中被示出为描绘1和0的一般序列(例如，10100111110101，1代表高电平，0代表低电平，并且从右到左读取该波形)的方波。虽然理想时钟波形510和理想数据波形520被示出为方波，但是本公开也设想了其他类型的波形(例如，锯齿波)。在大多数情况下，由于呈现数据的信道带宽有限，在saff的输入端处以d和接收的实际数据远非方波的图案。saff的主要目的是将低幅度并且失真的输入重建为方形图案。
53.图5示出了理想时钟波形510和理想数据波形520。理想数据被有损信道衰减和平滑，并且被示出为到达到saff中的真实数据输入530。saff的目标是将该信号恢复到接近原始数据。该差分输入信号被转换成差分始数据。该差分输入信号被转换成差分信号540，该差分信号540响应于时钟(例如，时钟波形510)而基于在输入中携带的值而移动为高电平或低电平值脉冲，但在时钟周期的低电平部分期间保持在高电平值和低电平值之间的中间值处。然后将该期的低电平部分期间保持在高电平值和低电平值之间的中间值处。然后将该信号540馈送到输出锁存器以创建重构数据的输出波形550。
54.在本公开中，参考了各种实施例。然而，本公开的范围不限于特定描述的实施例。而是，无论是否涉及不同的实施例，所描述的特征和元件的任何组合都被考虑用于实现和实践被考虑的实施例。此外，当以“a和b中的至少一个”的形式描述实施例的要素时，应当理解的是，仅包括要素a、仅包括要素b、以及包括要素a和b的实施例均被考虑。此外，虽然本文公开的一些实施例可以实现优于其他可能的方案或优于现有技术的优点，但是给定的实施例是否实现特定的优点并不限制本公开的范围。因此，本文公开的各方面、特征、实施例和优点仅是说明性的，除非在权利要求中明确记载，否则不被视为所附权利要求的要素或限制。同样，对“本发明”的提及不应被解释为对本文公开的任何发明主题的概括，除非在权利要求中明确记载，否则不应被视为所附权利要求的要素或限制。
55.附图中的流程图和框图示出了根据各个实施例的系统、方法和计算机程序产品的可能实现方式的架构、功能和操作。在这点上，流程图或框图中的每个块都可以表示模块、片段或代码的一部分，其包含用于实现(一个或多个)特定逻辑功能的一条或多条可执行指令。还应当注意，在一些替代实现方式中，在块中提到的功能可以按照不同于在附图中提到的顺序出现。例如，取决于所涉及的功能，连续示出的两个块实际上可以基本上同时执行，或者块有时可以以相反的顺序执行。还应当注意，框图和/或流程图图示中的每个块以及框图和/或流程图图示中的块的组合可以通过执行特定功能或动作的专用的基于硬件的系统来实现，或通过专用硬件和计算机指令的组合来实现。
56.鉴于上文，本公开的范围由所附权利要求确定。