一种小尺寸沟槽Mosfet的ESD结构及其制造方法与流程

一种小尺寸沟槽mosfet的esd结构及其制造方法
技术领域
1.本发属于半导体集成电路制造技术领域，具体是一种小尺寸沟槽mosfet的esd结构及其制造方法。


背景技术：

2.静电放电(esd)是直接接触或静电场感应引起的两个不同静电式的物体之间静电荷的传输。静电是一种非常常见的现象，我们的身上和周围就带有静电电压，比如化纤衣物，还有人的走动、摩擦等，都会产生强烈的静电，这种静电的电压高达数千伏特，对于大部分的半导体和集成电路而言，都是致命的。众所周知，大部分物质都是由原子和质子构成的。当物质获得或损失电子时，其电平衡就会发生变化，成为一个带有正/负电荷的物体。接触压力、摩擦系数、分离速率等是影响带电荷积累的重要因素。静电荷不断地积累，直到电荷的作用消失、电荷被释放或者达到足够可以击穿周围物质情况的强度为止。当介质被击穿后，静电电荷会快速地进入一种平衡态，这种电荷的快速中和就称为静电放电。由于在很小的电阻上快速泄放电压，泄放电流会很大，可能会超过20安培，如果这种放电通过功率mosfet或其他集成电路进行，这么大的电流将对器件或电路造成严重的损害。本发明提供一种在小管芯沟槽型mosfet上实现对esd损伤的防护功能的方法。
3.对esd损伤的防护方法主要有两个：一方面是外部因素，改进设备和电路的制造、工作、运输、存储环境和技术要求；另一方面是内部因素，提高芯片内部esd保护电路的性能。一开始，人们会尽量避免esd的出现，尽量减少esd在设备的运输、储存和工作环境中的传输。但是，功率mosfet器件的应用环境复杂，栅极源管脚暴露，自身的抗静电性能差等诸多因素的影响，esd防护并不能达到预期效果。相较于从外部防护esd，从根本上降低esd对功率mosfet的损害，即提高器件本身的耐esd能力，在控制成本的前提下，达到预期的耐esd能力。


技术实现要素：

4.发明目的：一种小尺寸沟槽mosfet的esd结构及其制造方法，以解决现有技术存在的上述问题。
5.技术方案：一种小尺寸沟槽mosfet的esd结构，包括终端区域，设置在所述终端区域内侧的esd区域，设置在所述esd区域内侧的元胞区域；
6.所述元胞区域包括衬底，设置在所述衬底上的外延层，设置在所述外延层上的沟槽部；
7.栅极氧化层，设置在所述外延层的上表面和所述沟槽部的内壁表面，
8.栅极多晶硅，淀积在所述沟槽部的内部；
9.体区，设置在所述外延层中，用p型离子注入；
10.esd隔离层，设置在所述栅极氧化层上，所述esd隔离层还与淀积在所述沟槽部中的栅极多晶硅接触；
11.通过光刻和刻蚀所述esd多晶硅和esd隔离层，形成栅极电阻区和所述esd区域，所述栅极电阻区和所述esd区域分别设置在所述esd隔离层上；
12.通过在所述esd区域注入离子，形成esd-p型区和esd-n掺杂区；
13.源区，设置在所述外延层中，用n离子注入；
14.隔离氧化层，设置在所述栅极氧化层上；
15.金属层；设置在所述隔离氧化层上；
16.淀积所述金属层后，经过光刻和刻蚀形成源级金属和栅极金属；
17.所述终端区域设计成呈环形。
18.在进一步实施例中，所述隔离氧化层设有源极接触孔和栅极接触孔。
19.在进一步实施例中，所述源极接触孔穿过所述隔离氧化层、栅极氧化层和源区延伸至所述体区中；
20.所述栅极接触孔设置有四组；
21.四组所述栅极接触孔分别延伸至所述栅极电阻区和esd-n掺杂区的上表面连通。
22.在进一步实施例中，所述esd区域包括第一水平部，与所述第一水平部连接的第一竖直部，与所述第一竖直部连接的第二水平部，与所述二水平部连接的第二竖直部；
23.所述第二竖直部还与第一水平部连接。
24.在进一步实施例中，所述第一水平部、第一竖直部、第二水平部与第二竖直部长度相等；
25.所述第一水平部与所述第二水平部平行；
26.所述第一竖直部与所述第二竖直部相互平行；
27.所述第一竖直部与第二竖直部具有第一端和第二端；
28.所述第一竖直部与第二竖直部通过第一端与所述第一水平部垂直；
29.所述第一竖直部与第二竖直部通过第二端与所述第二水平部垂直。
30.在进一步实施例中，所述栅极电阻区内设置有栅极电阻。
31.在进一步实施例中，所述沟槽部设置呈u型；
32.所述沟槽部包括第一沟槽、第二沟槽、第三沟槽和第四沟槽；
33.所述第一沟槽、第二沟槽和第三沟槽结构相同；
34.所述第四沟槽与第一沟槽深度相同；
35.所述第四沟槽的宽度比第一沟槽的宽度大。
36.在进一步实施例中，所述第四沟槽为栅极引出的导电区。
37.在进一步实施例中，所述esd区域注入离子，分别注入p型离子和n型离子；
38.所述esd-p型区注入p型离子；
39.所述esd-n型区注入n型离子。
40.在进一步实施例中，一种小尺寸沟槽mosfet的esd结构的制造方法，包括如下步骤；
41.步骤1、在衬底表面形成外延层；
42.步骤2、在外延层上进行光刻和刻蚀形成沟槽部；
43.步骤3、在外延层的表面和沟槽内部形成栅极氧化层，并且在芯片表面和沟槽内淀积栅极多晶硅，表面多晶硅后续会被刻蚀掉，仅保留沟槽内部的多晶硅；
44.步骤4、在体区进行p型离子注入；
45.步骤5、在所述整个芯片的表面淀积esd隔离层后再淀积esd多晶硅；
46.步骤6、通过光刻和刻蚀所述esd多晶硅和esd隔离层，形成栅极电阻区和esd区域，之后进行p型离子注入，p型离子注入完成后进行退火所述退火的温度980℃～1350℃，所述退火的时间为60mim～80min，形成栅极电阻203和esd-p型区205；
47.步骤7；进行n型离子注入，之后进行退火，退火温度为850℃～1050℃，退火时间控制在25min～45min，形成源区106和esd-n型区206，因而得到esd二极管(多组背靠背结构，组数视esd需求可以按对增加)；
48.步骤8、淀积隔离氧化层，经过光刻和刻蚀后形成源极接触孔和栅极接触孔；
49.步骤9、在所述隔离氧化层上淀积金属层，经过光刻和刻蚀后形成源极金属和栅极金属。
50.有益效果：本发明公开了一种小尺寸沟槽mosfet的esd结构及其制造方法，通过将esd区域呈环形或者回型设置在元胞区域外，增加了esd的总长，提高了esd的保护能力，从根本上降低esd对功率mosfet的损害，并且在gate区域设置了栅极电阻，通过栅极电阻消除栅极振荡，转移驱动器的功率。
附图说明
51.图1为本发明的工艺流程图；
52.图2为本发明的结构平面图；
53.图3为本发明的终端区域截面图；
54.图4为本发明传统结构平面图；
55.图5为本发明沟槽部截面图；
56.图6为本发明的元胞区域的截面图。
57.附图说明：1、终端区域；3、元胞区域；11、第一水平部；12、第二水平部；13、第一竖直部；14、第二竖直部；15、第一沟槽；16、第二沟槽；17、第三沟槽；18、第四沟槽；101、衬底；102、外延层；103、栅极氧化层；104、栅极多晶硅；105、体区注入；200、esd隔离层；201、esd多晶硅；203、栅极电阻区；204、esd区域；205、esd-p型区；206、esd-n型区；106、源区；107、隔离氧化层；108、源极接触孔；109、栅极接触孔；110、源极金属；111、栅极金属。
具体实施方式
58.在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明实施例中可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明实施例中发生混淆，对于本领域公知的一些技术特征未进行描述。
59.在本发明的描述中，需要理解的是，术语“上”、“下”、“前”、“后”、“左”、“右”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
60.下面通过实施例，并结合附图对本方案做进一步具体说明。
61.一种小尺寸沟槽mosfet的esd结构由终端区域、esd区域和元胞区域3组成，所述终端区域设置在esd区域的外围，所述esd区域设置在元胞区域的外围，具体的所述元胞区域3包括衬底101，外延层102设置在所述衬底101上，沟槽设置在所述外延层102上，栅极氧化层103设置在所述沟槽的内壁和所述外延层102表面，栅极多晶硅104淀积在沟槽内部；在所述外延层102中，注入p型离子形成体区。esd隔离层200设置在所述栅极氧化层103上；esd隔离层200通过低压化学气相淀积法或者等离子体增强化学气相沉积法形成在栅极氧化层103上，将带有氧化层的衬底101放置于充有二氯硅烷与氨气的反应腔内在适当的压力和温度下进行反应，淀积esd隔离层200，可以通过控制高温反应时间调整esd隔离层200的厚度，本实施例中esd隔离层200的厚度为1500埃～2250埃，具体为2000埃。
62.具体的，为了提高esd的性能，esd多晶硅201，设置在所述esd隔离层200上；所述esd隔离层200表面淀积的esd多晶硅201，通过光刻和刻蚀形成栅极电阻区203和esd区域204，进行esd-p型离子掺杂形成所述esd-p型掺杂205，之后进行980℃～1350℃的高温退火，高温退火时间控制在60mim～80min，同时修复体区注入和esd-p型区的注入损伤并使离子均匀分布；源区106和esd-n型区206经过n型离子注入和退火同步形成；隔离氧化层107，设置在整个芯片表面；金属层设置在所述隔离氧化层107上；所述金属层经过淀积后，进行光刻和刻蚀形成源极金属110和栅极金属111。具体的，esd区域204设计成环形围绕在终端区域内侧(如图1所示)。
63.具体的，所述隔离氧化层107设有源极接触孔108和栅极接触孔109；所述源极接触孔108穿过所述隔离氧化层107和源区106延伸至所述体区注入区105中的表层位置；所述栅极接触孔109延伸至所述沟槽内部多晶硅、栅极电阻区203、esd-n型区。
64.作为一个优选案例，为了进一步提高器件的esd能力即增加esd区域的总长，将所述esd区域204包括第一水平部11，与所述第一水平部11连接的第一竖直部13，与所述第一竖直部13连接的第二水平部12，与所述二水平部连接的第二竖直部14；所述第二竖直部14还与第一水平部11连接，所述第一水平部11、第一竖直部13、第二水平部12与第二竖直部14长度相等；所述第一水平部11与所述第二水平部12平行；所述第一竖直部13与所述第二竖直部14相互平行；所述第一竖直部13与第二竖直部14具有第一端和第二端；所述第一竖直部13与第二竖直部14通过第一端与所述第一水平部11垂直；所述第一竖直部13与第二竖直部14通过第二端与所述第二水平部12垂直。所述终端区域通过光刻和刻蚀形成；所述esd区域位于所述终端区域的内侧，所述元胞区域3位于所述esd区域的内侧。传统的esd区域204布局如图4所示，传统的esd区域204覆盖在终端区域的内侧，总长短性能差，改进后的esd区域204如图1所示，esd区域204设置在整个终端区域的内侧，将整个元胞区域3周向都环绕esd区域204，进而提高了esd的性能。
65.具体的，为了进一步提高esd mosfet的应用稳定性，在所述栅极电阻区203内设置有栅极电阻。如图5所示，通过栅极电阻消除栅极震荡，由于沟槽mosfet的栅源之间是容性结构，栅极回路的寄生电感又是不可避免的，如果没有栅极电阻，那栅极回路在驱动器驱动脉冲的激励下要产生很强的振荡，因此必须串联一个电阻加以迅速衰减。同时栅极电阻还可以转移驱动器的功率损耗，由于电容电感都是无功元件，如果没有栅极电阻，驱动功率就将绝大部分消耗在驱动器内部的输出管上，使其温度上升很多。同时栅极电阻小，开关器件通断快，开关损耗小；反之则慢，同时开关损耗大。但驱动速度过快将使开关器件的电压和
电流变化率大大提高，从而产生较大的干扰，严重的将使整个装置无法工作，因此必须统筹兼顾。方便了调节功率开关器件的通断速度。进而提高了esd结构的稳定性，将所述沟槽部设置呈u型；所述沟槽部包括第一沟槽15、第二沟槽16、第三沟槽17和第四沟槽18；所述第一沟槽15、第二沟槽16和第三沟槽17结构相同，所述第四沟槽18与第一沟槽15深度相同；所述第四沟槽18的宽度比第一沟槽15的宽度大，所述第四沟槽18为栅极区域引出的导电区，沟槽内都填充有多晶硅。
66.具体的，优选的，body注入后可以先不退火。等esd-p型掺杂后，同型例子一起退火，减少一次热过程；esd-n型掺杂在源区注入时一起作业，减少一张mask。能量为30～60kev，剂量为1e15～1e16。
67.作为一个优选案例，一种小尺寸沟槽mosfet的esd结构的制造方法，包括如下步骤；
68.步骤1、在衬底101表面形成外延层102；
69.步骤2、在外延层102上进行光刻和刻蚀后形成沟槽部；具体的，终端区域同步形成，终端区域如图3所示。
70.步骤3、在外延层102的表面和沟槽内部形成栅极氧化层，并且在芯片表面和沟槽内淀积栅极多晶硅，表面多晶硅后续会被刻蚀掉，仅保留沟槽内部的多晶硅；
71.步骤4、进行体区105注入p型离子；
72.步骤5、在所述整个芯片的表面淀积esd隔离层200后再淀积esd多晶硅201；
73.步骤6、经过光刻和刻蚀所述esd多晶硅和esd隔离层，形成栅极电阻区203和esd区域204，所述esd区域204设计成环形或者回型，进行p型离子注入并退火，所述退火的温度980℃～1350℃，所述退火的时间为60mim～80min，形成栅极电阻203和esd-p型区205；
74.步骤7；进行n型离子注入，之后进行退火，退火温度为850℃～1050℃，退火时间控制在25min～45min，形成源区106和esd-n型区206，因而得到esd二极管(多组背靠背结构，组数视esd需求可以按对增加)；
75.步骤8、淀积隔离氧化层107，经过光刻和刻蚀后形成源极接触孔108和栅极接触孔109；
76.步骤9、淀积金属层，经过光刻和刻蚀后形成源极金属110和栅极金属111。
77.以上结合附图详细描述了本发明的优选实施方式，但是，本发明并不限于上述实施方式中的具体细节，在本发明的技术构思范围内，可以对本发明的技术方案进行多种等同变换，这些等同变换均属于本发明的保护范围。