半导体结构的制备方法与流程

1.本技术涉及集成电路技术领域，特别是涉及一种半导体结构的制备方法。


背景技术：

2.目前，受限于掩膜版的最小尺寸，常通过二次图形转移或四次图形等实现半导体结构上图案最小尺寸的微缩。在同一个半导体结构的不同区域，有的区域需要实现图案最小尺寸的微缩，而有的区域不需要图案最小尺寸的微缩。
3.然而，传统技术只能控制半导体结构的各区域同时进行微缩，无法实现有的区域图案最小尺寸微缩且有的区域图案最小尺寸不微缩。


技术实现要素：

4.基于此，有必要针对现有技术无法实现有的区域图案最小尺寸微缩且有的区域图案最小尺寸不微缩的问题提供一种半导体结构的制备方法。
5.为了实现上述目的，一方面，本发明提供了一种半导体结构的制备方法，包括：
6.在所述第一区域上形成第一图形，且在所述第二区域上形成第二图形；所述第一图形包括多个第一子图形，相邻所述第一子图形之间具有第一间隙，所述第一间隙的宽度为第一间距；所述第二图形包括多个第二子图形，相邻所述第二子图形之间具有第二间隙，所述第二间隙的宽度为第二间距；所述第二间距大于所述第一间距；
7.在所述第一图形侧壁形成第一掩膜层，且在所述第二图形侧壁形成第二掩膜层；所述第一掩膜层填满所述第一间隙，所述第二掩膜层未填满所述第二间隙；
8.去除所述第一图形及所述第二图形。
9.在其中一个实施例中，所述在所述第一图形侧壁形成第一掩膜层，且在所述第二图形侧壁形成第二掩膜层包括：
10.形成掩膜图形层；所述掩膜图形层覆盖所述第一图形的顶部、侧壁并填满所述第一间隙；且所述掩膜图形层覆盖所述第二图形的顶部、侧壁及所述第二间隙的底部；相邻所述第一子图形与所述第二子图形之间具有第三间隙，所述掩膜图形层还覆盖所述第三间隙的底部；
11.去除位于所述第一图形顶部的所述掩膜图形层，并去除位于所述第二图形顶部和所述第二间隙底部的所述掩膜图形层，还去除所述第三间隙底部的部分所述掩膜图形层；以在所述第一区域形成所述第一掩膜层，并在所述第二区域形成所述第二掩膜层。
12.在其中一个实施例中，所述掩膜图形层的厚度为第一厚度；所述第一间距小于两倍的所述第一厚度，所述第二间距大于两倍的所述第一厚度。
13.在其中一个实施例中，多次沉积掩膜图形材料层以得到所述掩膜图形层，每次沉积的所述掩膜图形材料层的厚度为第二厚度，所述第一间距及所述第二间距均大于两倍的所述第二厚度。
14.在其中一个实施例中，去除位于所述第一图形顶部的所述掩膜图形层，并去除位
于所述第二图形顶部和所述第二间隙底部的所述掩膜图形层，还去除所述第三间隙底部的部分所述掩膜图形层之前，还包括：
15.减薄所述掩膜图形层的厚度，以使所述第二掩膜层的厚度为目标厚度。
16.在其中一个实施例中，采用湿法刻蚀工艺减薄所述掩膜图形层的厚度。
17.在其中一个实施例中，采用原子沉积工艺形成所述掩膜图形层。
18.在其中一个实施例中，所述掩膜图形层包括氧化物层。
19.在其中一个实施例中，所述在所述第一区域上形成第一图形，且在所述第二区域上形成第二图形，包括：
20.在所述第一区域和所述第二区域上形成光刻胶层；
21.图案化所述光刻胶层，以在所述第一区域上形成所述第一图形，且在所述第二区域上形成所述第二图形。
22.在其中一个实施例中，所述在所述第一区域上形成第一图形，且在所述第二区域上形成第二图形之前，还包括：
23.提供叠层结构；
24.所述去除所述第一图形及所述第二图形之后，还包括：
25.基于所述第一掩膜层及所述第二掩膜层对所述叠层结构进行图形化处理，以得到目标结构。
26.在其中一个实施例中，所述叠层结构包括由下至上依次叠置的第一介质层、硬掩膜层及第二介质层，所述第一图形及所述第二图形均位于所述第二介质层上方；
27.所述基于所述第一掩膜层及所述第二掩膜层对所述叠层结构进行图形化处理，包括：基于所述第一掩膜层及所述第二掩膜层对所述第二介质层及所述硬掩膜层进行图案化处理。
28.在其中一个实施例中，所述第一介质层及所述第二介质层均包括氮氧化硅层；所述硬掩膜层包括碳层。
29.在其中一个实施例中，所述目标结构包括第一目标结构和第二目标结构，所述第一目标结构位于所述第一区域，所述第二目标结构位于所述第二区域；所述第一目标结构包括多个第一目标子结构，所述第二目标结构包括多个第二目标子结构，所述第二目标子结构的数量大于所述第一目标子结构的数量。
30.在其中一个实施例中，所述第一掩膜层包括多个第三子图形，相邻所述第三子图形之间具有第四间隙，所述第四间隙的宽度为第四间距；所述第二掩膜层包括多个第四子图形，相邻所述第四子图形之间具有第五间隙，所述第五间隙的宽度为第五间距；所述第五间距大于所述第四间距；所述去除所述第一图形及所述第二图形之后，还包括：
31.在所述第一掩膜层侧壁形成第三掩膜层，且在所述第二掩膜层侧壁形成第四掩膜层；所述第三掩膜层填满所述第四间隙，所述第四掩膜层未填满所述第五间隙；
32.去除所述第一掩膜层及所述第二掩膜层。
33.在其中一个实施例中，所述在所述第一区域上形成第一图形，且在所述第二区域上形成第二图形之前，还包括：
34.提供叠层结构；
35.所述去除所述第一掩膜层及所述第二掩膜层之后，还包括：
36.基于所述第三掩膜层及所述第四掩膜层对所述叠层结构进行图形化处理，以得到目标结构。
37.在其中一个实施例中，所述第一掩膜层包括多个第三子图形，相邻所述第三子图形之间具有第四间隙；所述第二掩膜层包括多个第四子图形，相邻所述第四子图形之间具有第五间隙；所述去除所述第一图形及所述第二图形之后，还包括：
38.在所述第一掩膜层侧壁形成第五掩膜层，且在所述第二掩膜层侧壁形成第六掩膜层；所述第五掩膜层未填满所述第四间隙，所述第六掩膜层未填满所述第五间隙；
39.去除所述第一掩膜层及所述第二掩膜层。
40.在其中一个实施例中，所述在所述第一区域上形成第一图形，且在所述第二区域上形成第二图形之前，还包括：
41.提供叠层结构；
42.所述去除所述第一掩膜层及所述第二掩膜层之后，还包括：
43.基于所述第五掩膜层及所述第六掩膜层对所述叠层结构进行图形化处理，以得到目标结构。
44.本发明的半导体结构的制备方法具有如下有益效果：
45.本发明的半导体结构的制备方法通过设置相邻第二子图形之间第二间隙的宽度大于相邻第一子图形之间的第一间隙的宽度，使得能够控制第一间隙侧壁所形成的第一掩膜层填满第一间隙，且第二间隙侧壁所形成的第二掩膜层未填满第二间隙，从而以第一掩膜层和第二掩膜层为掩膜对半导体结构进行刻蚀时，第一区域形成的图案最小尺寸不微缩，第二区域形成的图案最小尺寸微缩。
附图说明
46.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
47.图1为本技术一实施例中提供的半导体结构的制备方法的流程图；
48.图2为本技术图1实施例中提供的半导体结构的制备方法的具体步骤流程图；
49.图3为本技术另一实施例中提供的半导体结构的制备方法的流程图；
50.图4为本技术又一实施例中提供的半导体结构的制备方法的流程图；
51.图5为本技术再一实施例中提供的半导体结构的制备方法的流程图；
52.图6至12为本技术一实施例中提供的半导体结构的制备方法中各步骤所得结构的剖视图；
53.图13至15为本技术另一实施例中提供的半导体结构的制备方法中各步骤所得结构的剖视图；
54.图16至18为本技术又一实施例中提供的半导体结构的制备方法中各步骤所得结构的剖视图。
55.附图标记说明：
56.11、第一区域；12、第二区域；20、光刻胶层；21、第一图形；211、第一子图形；212、第
一间隙；22、第二图形；221、第二子图形；222、第二间隙；30、掩膜图形层；31、第一掩膜层；32、第二掩膜层；40、叠层结构；41、第一介质层；42、硬掩膜层；43、第二介质层；51、第一目标结构；511、第一目标子结构；52、第二目标结构；521、第二目标子结构；611、第三子图形；621、第四子图形；612、第四间隙；622、第五间隙；71、第三掩膜层；72、第四掩膜层；81、第一目标结构；82、第二目标结构；911、第三子图形；921、第四子图形；912、第四间隙；922、第五间隙；1001、第五掩膜层；1002、第六掩膜层；1110、第一目标结构；1120、第二目标结构。
具体实施方式
57.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容更加透彻全面。
58.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
59.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为p型且第二掺杂类型可以为n型，或第一掺杂类型可以为n型且第二掺杂类型可以为p型。
60.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
61.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
62.这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发
明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本发明的范围。
63.请参阅图1，本发明提供一种半导体结构的制备方法，半导体结构包括第一区域和第二区域；第一区域与第二区域相邻。半导体结构的制备方法包括如下步骤：
64.步骤s12，在第一区域上形成第一图形，且在第二区域上形成第二图形。
65.本实施例中，第一图形包括多个第一子图形，相邻第一子图形之间具有第一间隙，第一间隙的宽度为第一间距；第二图形包括多个第二子图形，相邻第二子图形之间具有第二间隙，第二间隙的宽度为第二间距；第二间距大于第一间距。
66.步骤s14，在第一图形侧壁形成第一掩膜层，且在第二图形侧壁形成第二掩膜层。
67.本实施例中，第一掩膜层填满第一间隙，第二掩膜层未填满第二间隙。
68.步骤s16，去除第一图形及第二图形。
69.在上述实施例中半导体结构的制备方法设置相邻第二子图形之间第二间隙的宽度大于相邻第一子图形之间的第一间隙的宽度，使得能够控制第一间隙侧壁所形成的第一掩膜层填满第一间隙，且第二间隙侧壁所形成的第二掩膜层未填满第二间隙，从而以第一掩膜层和第二掩膜层为掩膜对半导体结构进行刻蚀时，第一区域形成的图案最小尺寸不微缩，第二区域形成的图案最小尺寸微缩。
70.在一些示例中，请参阅图2，步骤s12，在第一区域形成第一图形，且在第二区域上形成第二图形包括步骤s122和s124。
71.步骤s122，在第一区域和第二区域上形成光刻胶层。
72.具体的，请参阅图6，光刻胶(pr，photoresist)层20可以采用正性光刻胶，也可以采用负性光刻胶。可以采用旋转涂覆或狭缝涂覆等工艺形成光刻胶层20，光刻胶层20覆盖第一区域11和第二区域12。
73.步骤s124，图案化光刻胶层，以在第一区域上形成第一图形，且在第二区域上形成第二图形。
74.具体的，请参阅图6和7，利用掩膜版对光刻胶层20进行曝光，并后续对光刻胶层20进行显影、烘烤等步骤，使得光刻胶层20在第一区域11上形成第一图形21且在第二区域12上形成第二图形22。在第一区域11上，第一图形21包括多个第一子图形211，相邻的第一子图形211之间具有第一间隙212，第一间隙212的宽度(本技术中的宽度均指的是如图7中示出的x方向的长度)为第一间距d1。在第二区域12上，第二图形22包括多个第二子图形221，相邻的第二子图形221之间具有第二间隙222，第二间隙222的宽度为第二间距d2。可以根据实际需求通过配置掩膜版上图形的形状控制光刻胶层20所形成的各第一子图形211的宽度、第一间距d1、第二子图形221的宽度及第二间距d2的大小。本实施例中第二间距d2大于第一间距d1。
75.在一些示例中，请参阅图2，步骤s14，在第一图形侧壁形成第一掩膜层，且在第二图形侧壁形成第二掩膜层包括步骤s142至s146。
76.步骤s142，形成掩膜图形层。
77.具体的，请参阅图8，掩膜图形层30可以包括氧化物(ox)层。可以采用原子沉积(ald，atomic layer deposition)等工艺形成掩膜图形层30。掩膜图形层30覆盖第一图形21的顶部、侧壁并填满第一间隙212；且掩膜图形层30覆盖第二图形22的顶部、侧壁及第二间隙222的底部；相邻第一子图形211与第二子图形221之间具有第三间隙232，掩膜图形层30还覆盖第三间隙323的底部。
78.可选的，可以控制所形成的掩膜图形层30在第一区域11上和第二区域12上的顶部平齐。
79.在一些示例中，掩膜图形层30的厚度为第一厚度。第一间距d1小于两倍的第一厚度，使得在沉积掩膜图形层30后，在第一区域11上能够覆盖第一图形21的顶部、侧壁并填满第一间隙212。第二间距d2大于两倍的第一厚度，使得在沉积掩膜图形层30后，在第二区域12上能够覆盖第二图形22的顶部、侧壁及第二间隙222的底部，掩膜图形层30未填满第二间隙222。第三间隙232的宽度也可以大于两倍的第一厚度，在沉积掩膜图形层30后，掩膜图形层30还覆盖第三间隙232的底部，掩膜图形层30可以未填满第三间隙232。
80.在另一些示例中，多次沉积掩膜图形材料层以得到掩膜图形层30，每次沉积的掩膜图形材料层的厚度为第二厚度。第一间距d1及第二间距d2均大于两倍的第二厚度，使得第一次沉积掩膜图形材料层后，掩膜图形材料层并未填满第一间隙212且并未填满第二间隙222；当多次循环沉积掩膜图形材料层后，由于第二间距d2大于第一间距d1，可以控制最终形成的掩膜图形层30填满第一间隙212且未填满第二间隙222。第三间隙232的宽度也可以大于两倍的第二厚度，在多次循环沉积掩膜图形材料层后所形成的掩膜图形层30还覆盖第三间隙232的底部，掩膜图形层30可以未填满第三间隙232。
81.步骤s144，减薄掩膜图形层的厚度，以使第二掩膜层的厚度为目标厚度。
82.具体的，请参阅图9，可以采用湿法刻蚀工艺减薄掩膜图形层30的厚度。减薄后掩膜图形层30的厚度为目标厚度d0。目标厚度的值可以根据最终半导体结构上在第二区域12想要形成的图形的尺寸进行配置。目标厚度d0应大于0，使得第二图形22侧壁、顶部及第二间隙222底部的掩膜图形层30不被全部去除。在步骤s144中，在第一区域11上，由于第一间隙212被掩膜图形层30所阻塞，使得减薄掩膜图形层30厚度的过程中并不会影响第一间隙212内的掩膜图形层30的宽度，掩膜图形层30仍然填满第一间隙212。在第二区域12上，由于掩膜图形层30未填满第二间隙222，使得减薄掩膜图形层30的厚度过程中会同时减薄第二图形22侧壁、顶部及各第二间隙222底部的掩膜图形层30的厚度，它们的厚度可以均等于目标厚度d0。通过改变目标厚度d0的大小可以控制将第二区域12上掩膜图形层30上的图形再转移到半导体结构上后，该区域的图形的宽度及最小尺寸大小。在掩膜图形层30未填满第三间隙232时，第一图形21靠近第二图形22一侧的侧壁及第三间隙232底部的掩膜图形层30的厚度均被减薄。
83.需要说明的是，步骤s144可以选择性的执行。在其他示例中，也可以不减薄掩膜图形层30的厚度而直接执行步骤s146。
84.步骤s146，去除位于第一图形顶部的掩膜图形层，并去除位于第二图形顶部和第二间隙底部的掩膜图形层，还去除第三间隙底部的部分掩膜图形层。
85.具体的，请参阅图10，在执行步骤s146后，第一区域11形成第一掩膜层31，并在第
二区域12形成第二掩膜层32。第一掩膜层31填满第一间隙212，且第二掩膜层32未填满第二间隙222。
86.在一些示例中，请参阅图10和11，步骤s16中可以采用干法刻蚀工艺或湿法刻蚀等工艺去除第一图形21及第二图形22。
87.本实施例中可以通过控制第一子图形211的宽度、第二子图形221的宽度、第一间距d1、第二间距d2及第二掩膜层32的目标厚度d0的大小，使得第二掩膜层32上图形的最小尺寸相比于第二图形22的最小尺寸微缩两倍，则后续在以第二掩膜层32为掩膜对半导体结构的第二区域12进行刻蚀时，第二区域12上半导体结构图形的最小尺寸相比于第二图形22的最小尺寸微缩两倍；且由于第一间隙212被第一掩膜层31填满，也即第一间隙212受到第一掩膜层31的阻塞，使得第一区域11上第一掩膜层31上图形的最小尺寸相比于第一图形21的最小尺寸不微缩，则后续在以第一掩膜层31为掩膜对半导体结构的第一区域11进行刻蚀时，第一区域11上半导体结构图形的最小尺寸相比于第一图形21的最小尺寸不微缩。
88.在第二实施例中，半导体结构的制备方法包括以下步骤：
89.步骤s31，提供叠层结构。
90.步骤s32，在第一区域上形成第一图形，且在第二区域上形成第二图形。
91.步骤s34，在第一图形侧壁形成第一掩膜层，且在第二图形侧壁形成第二掩膜层。
92.步骤s36，去除第一图形及第二图形。
93.步骤s38，基于第一掩膜层及第二掩膜层对叠层结构进行图形化处理，以得到目标结构。
94.具体的，请参阅图6至图12，提供叠层结构40，叠层结构40包括第一区域11和第二区域12。第一图形21形成于叠层结构40的第一区域11上，第二图形22形成于叠层结构40的第二区域12上。步骤s32至步骤s36可以分别与上述实施例中步骤s12至步骤s16相同或类似，此处不再赘述。基于第一掩膜层31及第二掩膜层32对叠层结构40进行图形化处理以得到目标结构。在第一区域11上，由于第一掩膜层31上图形的最小尺寸相比于第一图形21的最小尺寸不微缩，故基于第一掩膜层31对叠层结构40图形化后叠层结构40的第一区域11上图形的最小尺寸相比于第一图形21的最小尺寸不微缩。在第二区域12上，由于第二掩膜层32上图形的最小尺寸相比于第二图形22的最小尺寸微缩两倍，故基于第二掩膜层32对叠层结构40图形化后，叠层结构40的第二区域12上图形的最小尺寸相比于第二图形22的最小尺寸微缩两倍。本实施例中能够实现在二次图形转移后叠层结构40的第一区域11上图形的最小尺寸不微缩，且第二区域12上图形的最小尺寸微缩两倍。
95.在一些示例中，叠层结构40包括由下至上依次叠置的第一介质层41、硬掩膜层42及第二介质层43。第一图形21及第二图形22均位于第二介质层43上方。步骤s38，基于第一掩膜层及第二掩膜层对叠层结构进行图形化处理，包括：基于第一掩膜层31及第二掩膜层32对第二介质层43及硬掩膜层42进行图案化处理。
96.在一些示例中，第一介质层41及第二介质层43均包括氮氧化硅(sion)层。硬掩模层42包括碳(carbon)层。第一介质层41及第二介质层43的材料可以相同，硬掩膜层42的材料与第一介质层41和第二介质层43的材料不相同。
97.在一些示例中，目标结构包括第一目标结构51和第二目标结构52。第一目标结构51位于第一区域11，第二目标结构52位于第二区域12。第一目标结构51包括多个第一目标
子结构511，第二目标结构52包括多个第二目标子结构521，第二目标子结构521的数量大于第一目标子结构511的数量。
98.具体的，第一目标子结构511的数量可以等于第一子图形211的数量n1 1。远离第二区域12的n1个第一目标子结构511的宽度可以均与对应的第一间距d1相等，n1 1个第一目标子结构511之间的间距d3可以等于对应的第一子图形211的宽度。可选的，可以设置各第一子图形211之间的间距均相等，使得远离第二区域12的n1个第一目标子结构511的宽度均相等；还可以设置各第一子图形211的宽度均相等，使得各第一目标子结构511之间的间距d3均相等；还可以设置各第一子图形211之间的间距和各第一子图形211的宽度均相等，使得各第一目标子结构511之间的间距d3均等于第一间距d1。
99.第二目标子结构521的数量可以等于第二子图形221的数量n2的两倍。第二目标子结构521的宽度均可以等于第二掩膜层32的目标厚度d0。可选的，可以设置各第二子图形221的宽度均等于d2-2d0，使得各第二目标子结构521之间的间距d4均相等；还可以设置第二间距d2等于4d0，使得各第二目标子结构521之间的间距d4等于第二间距d2的一半。
100.在第三实施例中，请参阅图4，半导体结构的制备方法包括以下步骤：
101.步骤s42，在第一区域上形成第一图形，且在第二区域上形成第二图形。
102.步骤s44，在第一图形侧壁形成第一掩膜层，且在第二图形侧壁形成第二掩膜层。
103.步骤s46，去除第一图形及第二图形。
104.步骤s47，在第一掩膜层侧壁形成第三掩膜层，且在第二掩膜层形成第四掩膜层。
105.步骤s48，去除第一掩膜层及第二掩膜层。
106.具体的，请参阅图6至11及图13至14，步骤s42至步骤s46可以分别与步骤s12至步骤s16的步骤相同或类似，此处不再赘述。第一掩膜层31包括多个第三子图形611，相邻第三子图形611之间具有第四间隙612，第四间隙612的宽度为第四间距。第二掩膜层32包括多个第四子图形621，相邻第四子图形621之间具有第五间隙622，第五间隙622的宽度为第五间距。第五间距大于第四间距，使得可以控制第三掩膜层71填满第四间隙612且第四掩膜层72未填满第五间隙622。形成第三掩膜层71的方法可以参阅上述实施例中形成第一掩膜层31的方法，形成第四掩膜层72的方法可以参阅上述实施例中形成第二掩膜层32的方法。可以采用湿法刻蚀或干法刻蚀等工艺去除第一掩膜层31及第二掩膜层32。第三掩膜层71和第四掩膜层72的材料可以根据实际需求进行选择，其材料与形成第一掩膜层31和第二掩膜层32的材料不同。
107.本实施例中可以通过控制第一子图形211的宽度、第二子图形221的宽度、第一间距d1、第二间距d2、第二掩膜层32的目标厚度及第四掩膜层72的目标厚度，可以将第二区域12上第四掩膜层72上图形的最小尺寸相比于第二掩膜层32上图形的最小尺寸微缩两倍，即相比于第二图形22的最小尺寸微缩四倍，则后续在以第四掩膜层72为掩膜对半导体结构图形化时，半导体结构的第二区域12上图形的最小尺寸相比于第二图形22的最小尺寸微缩四倍；且由于第四间隙612被第三掩膜层71填满，也即第四间隙612受到第三掩膜层71的阻塞，使得第一区域11上第三掩膜层71的图形的最小尺寸相比于第一掩膜层31上图形的最小尺寸不微缩，则第一区域11上第三掩膜层71上图形的最小尺寸相比于第一图形21的最小尺寸不微缩，则后续在以第三掩膜层71为掩膜对半导体结构图形化时，半导体结构上第一区域11的图形最小尺寸相比于第一图形21的最小尺寸不微缩。
108.在第四实施例中，请参阅图4，半导体结构的制备方法包括以下步骤：
109.步骤s41，提供叠层结构。
110.步骤s42，在第一区域上形成第一图形，且在第二区域上形成第二图形。
111.步骤s44，在第一图形侧壁形成第一掩膜层，且在第二图形侧壁形成第二掩膜层。
112.步骤s46，去除第一图形及第二图形。
113.步骤s47，在第一掩膜层侧壁形成第三掩膜层，且在第二掩膜层形成第四掩膜层。
114.步骤s48，去除第一掩膜层及第二掩膜层。
115.步骤s49，基于第三掩膜层及第四掩膜层对叠层结构进行图形化处理，以得到目标结构。
116.具体的，请参阅图6至11及图13至15，步骤s41可以与步骤s31的实施方式相同或类似。叠层结构40包括第一区域11和第二区域12。第一图形21形成于叠层结构40的第一区域11上，第二图形22形成于叠层结构40的第二区域12上。在执行步骤s41至步骤s48后，叠层结构40的第一区域11上形成有第三掩膜层71，叠层结构40的第二区域12上形成有第四掩膜层72。基于第三掩膜层71及第四掩膜层72对叠层结构40进行图形化处理，以得到目标结构。
117.目标结构可以包括位于第一区域11的第一目标结构81和位于第二区域12的第二目标结构82。在第一区域11上，由于第三掩膜层71上图形的最小尺寸相比于第一图形21的最小尺寸不微缩，故基于第三掩膜层71对叠层结构40图形化后，叠层结构40的第一区域11上图形(第一目标结构81上图形)的最小尺寸相比于第一图形21的最小尺寸不微缩。在第二区域12上，由于第四掩膜层72的图形的最小尺寸相比于第二图形22的最小尺寸微缩四倍，故基于第四掩膜层72对叠层结构40图形化后，叠层结构40的第二区域12上图形(第二目标结构82上图形)的最小尺寸相比于第二图形22的最小尺寸微缩四倍。本实施例中能够实现在四次图形转移后叠层结构40的第一区域11上图形的最小尺寸不微缩，且第二区域12上图形的最小尺寸微缩四倍。
118.在第五实施例中，请参阅图5，半导体结构的制备方法包括以下步骤：
119.步骤s52，在第一区域上形成第一图形，且在第二区域上形成第二图形。
120.步骤s54，在第一图形侧壁形成第一掩膜层，且在第二图形侧壁形成第二掩膜层。
121.步骤s56，去除第一图形及第二图形。
122.步骤s57，在第一掩膜层侧壁形成第五掩膜层，且在第二掩膜层侧壁形成第六掩膜层。
123.步骤s58，去除第一掩膜层及第二掩膜层。
124.具体的，请参阅图6至11及图16至17，步骤s52至步骤s56可以分别与步骤s12至步骤s16的步骤相同或类似，此处不再赘述。第一掩膜层31包括多个第三子图形911，相邻第三子图形911之间具有第四间隙912；第二掩膜层32包括多个第四子图形921，相邻第四子图形921之间具有第五间隙922。形成第五掩膜层1001和第六掩膜层1002的方法可以参阅上述实施例中形成第二掩膜层32的方法。所形成的第五掩膜层1001未填满第四间隙912且第六掩膜层1002未填满第五间隙922。形成第五掩膜层1001和第六掩膜层1002的掩膜图形层(图未示出)的厚度为第三厚度，只需要保证第四间隙912的宽度和第五间隙922的宽度均大于两倍的第三厚度，第四间隙912的宽度大于、等于或小于第五间隙922的宽度时，均可以实现第五掩膜层1001未填满第四间隙912且第六掩膜层1002未填满第五间隙922。可以采用湿法刻
蚀或干法刻蚀等工艺去除第一掩膜层31及第二掩膜层32。第五掩膜层1001和第六掩膜层1002的材料可以根据实际需求进行选择，其材料与形成第一掩膜层31和第二掩膜层32的材料不同。
125.本实施例中可以通过控制第一子图形211的宽度、第二子图形221的宽度、第一间距d1、第二间距d2、第二掩膜层32的目标厚度、第五掩膜层1001的目标厚度及第六掩膜层1002的目标厚度，可以将第二区域12上第六掩膜层1002上图形的最小尺寸相比于第二掩膜层32上图形的最小尺寸微缩两倍，即相比于第二图形22的最小尺寸微缩四倍，则后续在以第六掩膜层1002为掩膜对半导体结构图案化时，半导体结构的第二区域12上图形的最小尺寸相比于第二图形22的最小尺寸微缩四倍；且由于第一间隙212被第一掩膜层31填满、第四间隙912未被第五掩膜层1001填满，使得第一区域11上第五掩膜层1001上图形的最小尺寸相比于第一掩膜层31上图形的最小尺寸微缩两倍，则第一区域11上第五掩膜层1001图形的最小尺寸相比于第一图形21的最小尺寸微缩两倍，则后续在以第五掩膜层1001为掩膜对半导体结构图形化时，半导体结构的第一区域11上图形最小尺寸相比于第一图形21的最小尺寸微缩两倍。
126.在第六实施例中，请参阅图5，半导体结构的制备方法包括以下步骤：
127.步骤s51，提供叠层结构。
128.步骤s52，在第一区域上形成第一图形，且在第二区域上形成第二图形。
129.步骤s54，在第一图形侧壁形成第一掩膜层，且在第二图形侧壁形成第二掩膜层。
130.步骤s56，去除第一图形及第二图形。
131.步骤s57，在第一掩膜层侧壁形成第五掩膜层，且在第二掩膜层形成第六掩膜层。
132.步骤s58，去除第一掩膜层及第二掩膜层。
133.步骤s59，基于第五掩膜层及第六掩膜层对叠层结构进行图形化处理，以得到目标结构。
134.具体的，请参阅图6至11及图16至18，步骤s51可以与步骤s31的实施方式相同或类似。叠层结构40包括第一区域11和第二区域12。第一图形21形成于叠层结构40的第一区域11上，第二图形22形成于叠层结构40的第二区域12上。在执行步骤s51至步骤s58后，叠层结构40的第一区域11上形成有第五掩膜层1001，叠层结构40的第二区域12上形成有第六掩膜层1002。基于第五掩膜层1001及第六掩膜层1002对叠层结构40进行图形化处理，以得到目标结构。目标结构可以包括位于第一区域11的第一目标结构1110和位于第二区域12的第二目标结构1120。在第一区域11上，由于第五掩膜层1001的图形的最小尺寸相比于第一图形21的最小尺寸微缩两倍，故基于第五掩膜层1001对叠层结构40图形化后，叠层结构40的第一区域11上图形(第一目标结构1110上图形)的最小尺寸相比于第一图形21的最小尺寸微缩两倍。在第二区域12上，由于第六掩膜层1002的图形的最小尺寸相比于第二图形22的最小尺寸微缩四倍，故基于第六掩膜层1002对叠层结构40图形化后，叠层结构40的第二区域12上图形(第二目标结构1120上图形)的最小尺寸相比于第二图形22的最小尺寸微缩四倍。本实施例中能够实现在四次图形转移后叠层结构40的第一区域11上图形的最小尺寸微缩两倍，且第二区域12上图形的最小尺寸微缩四倍，第一区域11和第二区域12上图形的最小尺寸微缩比例不一样。
135.应该理解的是，虽然图1至5的流程图中的各个步骤按照箭头的指示依次显示，但
是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1至5中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
136.上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
137.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。