一种专用顺序数据选择器、实现方法、电子设备及介质与流程

1.本发明涉及数据选择器技术领域，具体涉及一种专用顺序数据选择器、实现方法、电子设备及介质。


背景技术：

2.数据选择器指的是根据地址信号要求，从一组输入信号中选出指定的一个输送通道送至输出端的电路。
3.传统的数据选择器通过大量组合电路来实现，如图1所示，为传统数据选择器的示意图，有多个通道的数据输入接口(i_data(1)、i_data(2)、i_data(3)
……
i_data(n))，一个通道选择输入接口(i_sel)，一个通道输出接口(o_data)。所有输入数据通道通过选择开关与输出通道相连接，选择开关由i_sel控制，输出通道输出当前选择开关所选择的通道信号。实现方式为纯组合逻辑电路。常见的选择器型号有：四选一数据选择器(74ls153)，八选一数据选择器(74151)。目前实现多通道数据选择器的方案通常是由多个低通道数据选择器构造而成，比如用两个四通道选择器构造一个十六通道选择器，两个八通道选择器构造一个六十四通道选择器等。虽然多通道数据选择器可由多个低通道数据选择器构造而成，但低通道数据选择器毕竟是通过组合电路实现的，组合电路规模越大，复杂度越高，其最终实现效果就会越差。因此，传统组合电路实现方式不适用于高速、多通道数据选择器的情况。如果速度过快，内部组合电路相应不及时，会导致数据错误；如果数据通道数过大，会极大增加内部电路复杂性，进一步增加内部组合电路复杂度，从而增大内部的布线难度，最终导致走线延迟加大，进一步降低处理速度。特殊情况下的选择器需满足如下条件：
①
数据连续输出；
②
数据通道数已知且为n个，n＝2
m-1
个(m为不小于2的正整数)；
③
每个通道只选通一次以及按通道先后顺序依次进行输出。


技术实现要素：

4.本发明提供一种专用顺序数据选择器、实现方法、电子设备及介质，提高特殊情况下的选择器的性能，从而解决特殊情况下的选择器的大数据量(多通道数)情况下的数据选择问题。
5.本发明通过下述技术方案实现：
6.一种专用顺序数据选择器，包括：
7.m级电路，所述m级电路由依次串联的触发转换电路以及合并电路组成，所述触发转换电路设有一个，所述合并电路设有(m-1)个，且(m-1)个合并电路串联设置，所述触发转换电路包括一个触发信号通道和n个数据通道，其中，n＝2
m-1
，m为不小于2的正整数；所述触发信号通道包括一个触发信号输入接口，n个所述数据通道包括n个数据输入接口，并且，所述触发信号通道和n个所述数据通道共同设有n个数据输出接口以及n个有效标识输出接口，所述合并电路用于将前一级电路传输来的数据信号两两合成为一路新的数据信号并将该新的数据信号作为传输至下一级的合并电路的数据信号，同时，所述合并电路还用于将
前一级电路传输来的有效标识信号两两合成为一路新的有效标识信号并将该新的有效标识信号作为传输至下一级的合并电路的有效标识信号。
8.作为优化，所述触发信号通道包括第一寄存器、第二寄存器、非门电路、与门电路和第三寄存器，所述第三寄存器设有n个，所述第一寄存器为触发信号输入接口，所述第一寄存器的输出端通过串联所述第二寄存器和所述非门电路连接，所述第一寄存器的输出端还和所述与门电路的其中一个输入端连接，所述非门电路的输出端与所述与门电路的另一个输入端连接，所述与门电路的输出端与位于第一位的所述第三寄存器的输入端连接，n个所述第三寄存器串联设置，n个所述第三寄存器所输出的信号分别作为对应的n个有效标识输出通道输出的有效标识信号；
9.n个所述数据通道均分别包括第四寄存器以及所述第四寄存器分别对应连接有一个d触发器，所述第四寄存器为数据输入接口，与第一个所述第四寄存器连接的d触发器的数据输入端接收对应的第四寄存器输出的数据信号，与第一个所述第四寄存器连接的d触发器的使能端接收与门电路的输出数据，与第(n
′‑
i)个所述第四寄存器连接的d触发器的数据输入端接收对应的第四寄存器输出的数据信号，与第(n
′‑
i)个所述第四寄存器连接的d触发器的使能端接收第(n
′‑
i-1)个第三寄存器的输出的有效标识信号，i∈[0,n
′‑
2]，n
′
为不小于4的2的次方，n个所述d触发器所输出的信号分别作为对应的n个数据输出通道输出数据信号。
[0010]
作为优化，所述合并电路包括若干组由或门电路和二选一选择器组成的筛选电路，所述筛选电路的数量为前一级电路传来的有效输出信号的二分之一，或为前一级电路传输来的有效标识信号，所述或门电路的两个输入端分别接收前级电路传输来的两个相邻的有效标识信号，所述或门电路的输出端输出其中一个接收到的有效标识信号；所述二选一选择器的两个输入端分别接收前级电路传输来的两个相邻的数据信号，所述二选一选择器的选择端接收所述或门电路的其中一个输入信号，所述二选一选择器的输出端根据选择端接收到的信号选择对应的数据信号进行输出。
[0011]
作为优化，所述非门电路为输入低电平有效，输出高电平有效。
[0012]
作为优化，所述二选一选择器为信号选择器，所述信号选择器的型号为yr9033a。
[0013]
本发明还公开了一种如上述的专用顺序数据选择器的实现方法，包括如下步骤：
[0014]
s1、触发转换电路接收触发信号和n个数据信号，并根据触发信号和n个数据信号转换成n个有效标识信号和n个数据信号；
[0015]
s2、合并电路接收前级电路传输来的有效标识信号和数据信号，并分别将传输来的有效标识信号和数据信号两两合成为一路新的有效标识信号和数据信号，并将该新的有效标识信号和数据信号作为传输至下一级的合并电路的有效标识信号和数据信号，直到最后输出一路有效标识信号和数据信号。
[0016]
作为优化，s1的具体实现步骤为：
[0017]
s1.1、将所述触发转换电路的每个数据输入接口分别与一个带有使能端的d触发器的数据接口相连；
[0018]
s1.2、对输入的触发信号进行上升沿边沿检测，并通过与门电路将检测结果作为与第一个数据输入接口连接的d触发器的使能信号输出给该d触发器，以及位于第一位的第三寄存器中；
[0019]
s1.3、根据时钟信号的上升沿，将前一级第三寄存器中的数据传输至下一级的第三寄存器；
[0020]
s1.4、将第a(1≤a≤n-1)个第三寄存器的输出数据作为与第(a 1)个数据输入接口连接的d触发器的使能信号，同时，将第a(1≤a≤n-1)个第三寄存器的输出数据作为对应的第a个数据接口的有效标识信号进行输出，并且，将与第n个数据输入接口连接的d触发器的输出信号作为第n个数据通道的数据信号进行输出。
[0021]
作为优化，s2的具体步骤为：
[0022]
s2.1、将若干或门电路的两个输入端分别连接前一级电路的两个相邻的有效标识输出接口，并输出一路有效标识信号；
[0023]
s2.2、将若干二选一选择器的两个输入端分别连接前一级电路的两个相邻的数据输出接口，并输出一路数据信号，且将所述或门电路的其中一个输入端连接至对应的二选一选择器的控制端；
[0024]
s2.3、重复s2.1和s2.2，直到最后只输出一路有效标识信号和数据信号。
[0025]
本发明还公开了一种电子设备，包括至少一个处理器，以及与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行如上述的一种专用顺序数据选择器的实现方法。
[0026]
本发明还公开了一种存储介质，存储有计算机程序，所述计算机程序被处理器执行时实现上述的一种专用顺序数据选择器的实现方法。
[0027]
本发明与现有技术相比，具有如下的优点和有益效果：
[0028]
本发明在fpga、cpld、半定制、全定制asic等数字ic技术领域，在某些专用场景(通道数已知、每个通道只选择一次，按顺序选择)下，可极大提高选择器性能。由于减少了组合逻辑电路的使用，使得该选择器具有高速处理能力，同时选择器内部采用流水线方式实现，也极大方便了布局布线，和传统选择器相比，在速度越高、数据量越大的情况下，该选择器的性能、优势也越明显。
附图说明
[0029]
为了更清楚地说明本发明示例性实施方式的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。在附图中：
[0030]
图1为传统数据选择器的示意图；
[0031]
图2为本发明的一种专用顺序数据选择器的结构示意图；
[0032]
图3为触发转换电路的实现原理图；
[0033]
图4为本发明的触发转换电路(一级电路)的时序图；
[0034]
图5为二级电路的实现原理图；
[0035]
图6为本发明的二级电路的时序图；
[0036]
图7为本发明的最后一级电路的实现原理图；
[0037]
图8为本发明的最后一级电路的时序图。
[0038]
附图中标记及对应的零部件名称：
[0039]
1a-第一寄存器，1b-第二寄存器，1c-第三寄存器，1d-第四寄存器，2-非门电路，3-与门电路，4-d触发器，5-或门电路，6-二选一选择器，。
具体实施方式
[0040]
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
[0041]
实施例1
[0042]
如图2所示，本发明的一种专用顺序数据选择器，包括：
[0043]
m级电路，所述m级电路由依次串联的触发转换电路以及合并电路组成，所述触发转换电路设有一个，所述合并电路设有(m-1)个，且(m-1)个合并电路串联设置。
[0044]
如图2所示，触发转换电路在图2中为一级电路，(m-1)个合并电路为后续的二级电路至m级电路。
[0045]
所述触发转换电路包括一个触发信号通道和n个数据通道，其中，n＝2
m-1
，m为不小于2的正整数；所述触发信号通道包括一个触发信号输入接口，n个所述数据通道包括n个数据输入接口，并且，所述触发信号通道和n个所述数据通道共同设有n个数据输出接口以及n个有效标识输出接口，所述合并电路用于将前一级电路传输来的数据信号两两合成为一路新的数据信号并将该新的数据信号作为传输至下一级的合并电路的数据信号，同时，所述合并电路还用于将前一级电路传输来的有效标识信号两两合成为一路新的有效标识信号并将该新的有效标识信号作为传输至下一级的合并电路的有效标识信号。
[0046]
如图3所示，为触发转换电路的实现原理图。
[0047]
本实施例中，所述触发信号通道包括第一寄存器1a、第二寄存器1b、非门电路2、与门电路3和第三寄存器1c，所述第三寄存器1c设有n个，所述第一寄存器1a为触发信号输入接口，所述第一寄存器1a的输出端通过串联所述第二寄存器1b和所述非门电路2连接，所述第一寄存器1a的输出端还和所述与门电路3的其中一个输入端连接，所述非门电路2的输出端与所述与门电路3的另一个输入端连接，所述与门电路3的输出端与位于第一位的所述第三寄存器1c的输入端连接，n个所述第三寄存器1c串联设置，n个所述第三寄存器1c所输出的信号分别作为对应的n个有效标识输出通道输出的有效标识信号；第三寄存器1c的输出端即为有效标识输出接口，即图3中的(o_valid(1)、o_valid(2)
……
o_valid(n))。
[0048]
n个所述数据通道均分别包括第四寄存器1d以及所述第四寄存器1d分别对应连接有一个d触发器4，其中d触发器4中的d为数据输入端，en为使能端，q为输出端，当en为高电平时，q端输出d端的数据，否则q端数据保持不变。图4为本发明的触发转换电路(一级电路)的时序图。
[0049]
所述第四寄存器1d为数据输入接口，即图2中的(i_data(1)、i_data(2)
……
i_data(n))，与第一个所述第四寄存器1d连接的d触发器4的数据输入端接收对应的第四寄存器1d输出的数据信号，与第一个所述第四寄存器1d连接的d触发器4的使能端接收与门电路3的输出数据，与第(n
′‑
i)个所述第四寄存器1d连接的d触发器4的数据输入端接收对应的第四寄存器1d输出的数据信号，与第(n
′‑
i)个所述第四寄存器1d连接的d触发器4的使能端
接收第(n
′‑
i-1)个第三寄存器1c的输出的有效标识信号，i∈[0,n
′‑
2]，n
′
为不小于4的2的次方，即n
′
∈2b，b≥2。n个所述d触发器4所输出的信号分别作为对应的n个数据输出通道输出数据信号，即d触发器4的输出端即为有效标识输出接口，也就是图3中的(o_data(1)、o_data(2)
……
o_data(n))。
[0050]
本实施例中，所述合并电路包括若干组由或门电路5和二选一选择器6组成的筛选电路，所述筛选电路的数量为前一级电路传来的有效输出信号的二分之一，或为前一级电路传输来的有效标识信号，所述或门电路5的两个输入端分别接收前级电路传输来的两个相邻的有效标识信号，所述或门电路5的输出端输出其中一个接收到的有效标识信号；所述二选一选择器6的两个输入端分别接收前级电路传输来的两个相邻的数据信号，所述二选一选择器6的选择端接收所述或门电路5的其中一个输入信号，所述二选一选择器6的输出端根据选择端接收到的信号选择对应的数据信号进行输出。
[0051]
如图5所示，为二级电路(即位于第一位的合并电路)的实现原理图。其输入接口为一级电路(即触发转换电路)的输出接口，最后得到n/2个数据输出接口(o1_data(1)、o1_data(2)
……
o1_data(n/2))和n/2个有效标识输出接口(o1_valid(1)、o1_valid(2)
……
o1_valid(n/2))，且有效时长为两个时钟周期。在图5中，当选择端口(控制端)接收到的信号为高时，二选一选择器6输出通道1的值(即输出o_data(1)的值)，否则输出通道2的值(即输出o_data(2)的值)。图6为本发明的二级电路的时序图。
[0052]
图7和图8分别给出了本发明的最后一级电路的实现原理图及时序图。输出一个数据有效标识信号和一个数据通道，有效标识信号长度为n个时钟周期，在这n个有效时钟周期内，数据通道共有n个数据，而这n个数据正是最原始的n个通道的数据。
[0053]
图7中的ox_valid、ox_data分别对应图1中的o(m-1)_valid和o(m-1)_data。
[0054]
实施例2
[0055]
本发明还公开了一种如上述的专用顺序数据选择器的实现方法，包括如下步骤：
[0056]
s1、触发转换电路接收触发信号和n个数据信号，并根据触发信号和n个数据信号转换成n个有效标识信号和n个数据信号；
[0057]
s2、合并电路接收前级电路传输来的有效标识信号和数据信号，并分别将传输来的有效标识信号和数据信号两两合成为一路新的有效标识信号和数据信号，并将该新的有效标识信号和数据信号作为传输至下一级的合并电路的有效标识信号和数据信号，直到最后输出一路有效标识信号和数据信号。
[0058]
先给n路数据信号各分配一个有效标识信号，每个有效信号的宽度为1个时钟周期，然后对n路数据信号进行两两合成，每两路数据信号合成一路数据信号。此时可得到n/2路信号和n/2个有效信号，每个有效标识信号的宽度为之前的两倍(2个时钟周期)，然后再对n/2路数据信号进行两两合成，得到n/4路数据信号和n/4个有效标识信号，每个有效标识信号的宽度为之前的两倍(4个时钟周期)，如此循环往复进行两两合成，最后得到1路数据信号和1路有效标识信号，此时有效标识信号的宽度为n个时钟周期，每个时钟周期对应一个通道的数据信号。
[0059]
本实施例中，s1的具体实现步骤为：
[0060]
s1.1、将所述触发转换电路的每个数据输入接口分别与一个带有使能端的d触发器4的数据接口相连；
[0061]
s1.2、对输入的触发信号(i_trig)进行上升沿边沿检测，并通过与门电路3将检测结果作为与第一个数据输入接口连接的d触发器4的使能信号输出给该d触发器4，以及位于第一位的第三寄存器1c中；
[0062]
s1.3、根据时钟信号的上升沿，将前一级第三寄存器1c中的数据传输至下一级的第三寄存器1c；即对检测结果进行连续打拍处理，共打n拍；
[0063]
s1.4、将第a(1≤a≤n-1)个第三寄存器1c的输出数据作为与第(a 1)个数据输入接口连接的d触发器4的使能信号，同时，将第a(1≤a≤n-1)个第三寄存器1c的输出数据作为对应的第a个数据接口的有效标识信号进行输出，并且，将与第n个数据输入接口连接的d触发器4的输出信号作为第n个数据通道的数据信号进行输出，且有效时长为一个时钟周期。
[0064]
即，将上升沿边沿检测的第a(1≤a≤n-1)个打拍结果作为与第(a 1)个数据输入接口连接的d触发器4的使能信号，第n个打拍结果作为第n个数据接口的有效标识信号进行输出，同时，将与第n个数据输入接口连接的d触发器4的输出信号作为第n个数据通道的数据信号进行输出。
[0065]
从图4中不难看出，触发数据转换电路的输入、输出数据及通道数都相同，只是在输出端每个数据通道都对应多了一个有效标识输出通道输出有效信号标识，且有效信号标识的长度都为1个时钟周期。
[0066]
本实施例中，s2的具体步骤为：
[0067]
s2.1、将若干或门电路5的两个输入端分别连接前一级电路的两个相邻的有效标识输出接口，并输出一路有效标识信号；
[0068]
s2.2、将若干二选一选择器6的两个输入端分别连接前一级电路的两个相邻的数据输出接口，并输出一路数据信号，且将所述或门电路5的其中一个输入端连接至对应的二选一选择器6的控制端；
[0069]
s2.3、重复s2.1和s2.2，直到最后只输出一路有效标识信号和数据信号。
[0070]
二级电路(位于第一位的合并电路)的输入接口为第一级输出接口，筛选电路包括或门电路5和二选一选择器6，第一个筛选电路进行如下操作：
[0071]
将第一、二有效标识输出通道输出的有效标识信号取或运算后作为第一通道有效标识输出，将第一、二数据信号输出通道输出的数据信号接入一个二选一选择器6，第一有效标识输出通道的有效标识作为该二选一选择器6的选择输入信号，该二选一选择器6输出作为第一数据输出通道输出。
[0072]
该合并电路的其他筛选电路分别按照第一个筛选电路的合并方法进行两两合并处理，最后得到n/2个数据通道输出接口(o1_data(1)、o1_data(2)
……
o1_data(n/2))和n/2个数据有效输出接口(o1_valid(1)、o1_valid(2)
……
o1_valid(n/2))，且有效时长为两个时钟周期。
[0073]
图6给出了本发明的二级电路的时序图，从图6中可以看出，在输出有效标识的两个时钟周期内，数据通道有两个数据，各占一个时钟周期。
[0074]
通过二级电路的处理，可选择通道数减半，每个通道数的数据量加倍。将二级电路的输出接入三级电路(实现方法与二级电路相同)输入，输出通道数再次减半，每个通道数的数据量再次加倍。通过这种级联方式循环往复(log2n)次，最后仅输出一个数据有效标识
信号和一个数据通道，有效标识信号长度为n个时钟周期，在这n个有效时钟周期内，数据通道共有n个数据，而这n个数据正是最原始的n个通道的数据。图7和图8分别给出了最后一级专用顺序数据选择器实现原理图及时序图。
[0075]
本发明的数据选择器实现方案采用多级流水线处理方式，极大减少了组合电路的使用，能满足高速、大数据量(多通道选择)的需求。
[0076]
实施例3
[0077]
本发明还公开了一种电子设备，包括至少一个处理器，以及与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行如上述的一种专用顺序数据选择器的实现方法。
[0078]
实施例4
[0079]
本发明还公开了一种存储介质，存储有计算机程序，所述计算机程序被处理器执行时实现上述的一种专用顺序数据选择器的实现方法。
[0080]
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。