半导体结构及其制造方法与流程

1.本揭露有关于半导体结构与半导体结构的制造方法。


背景技术：

2.随着集成电路(integrated circuit，ic)的特征尺寸不断缩小，尽管互连产生的电阻电容(resistance-capacitance，rc)延迟限制了晶片速度，但由于通道长度较短，装置的速度增加。随着技术节点的进步，较小的线宽及节距导致金属线的电阻增加以及相邻金属线之间的电容增加。此举导致先进技术节点中的rc延迟更大，并成为ic性能的限制因素。因此，需要解决上述问题。


技术实现要素：

3.在一个实施例中，一种半导体结构包括第一介电层、在第一介电层中的第一金属特征、在第一介电层上的至少一个蚀刻终止层，及在至少一个蚀刻终止层上的第二介电层。半导体结构进一步包括在第二介电层及至少一个蚀刻终止层的侧壁上的第一阻障子层、在第一阻障子层及第一金属特征上的第二阻障子层，及在第二阻障子层上的第二金属特征。
4.在另一实施例中，一种半导体结构包括第一介电层、在第一介电层中的第一金属特征、在第一介电层上的至少一个蚀刻终止层，及在至少一个蚀刻终止层上的第二介电层。第二介电层包括沿着第二介电层的侧壁的植入区域。半导体结构进一步包括位于第二介电层及至少一个蚀刻终止层的侧壁上且与第一金属特征接触的阻障子层，及在阻障子层上的第二金属特征。
5.在又一实施例中，一种用于制造半导体结构的方法包括以下步骤：在基板上沉积第一介电层、在第一介电层中形成第一金属特征、在第一介电层沉积至少一个蚀刻终止层、在至少一个蚀刻终止层上沉积第二介电层，及在第二介电层及至少一个蚀刻终止层中形成沟槽，其中第一金属特征经由沟槽曝露。方法进一步包括以下步骤：在第二介电层的侧壁上形成第一阻障子层、在第一阻障子层及第一金属特征上沉积第二阻障子层，及在第二阻障子层上沉积第二金属特征。
附图说明
6.结合附图，根据以下详细描述可以最好地理解本揭示内容的各态样。注意，根据行业中的标准实务，各种特征未按比例绘制。实际上，为了讨论清楚起见，各种特征的尺寸可任意增加或减小。
7.图1为根据一些实施例的半导体结构的剖面图；
8.图2为根据一些实施例的制造半导体结构的方法的流程图；
9.图3a至图3j示出了根据一些实施例的形成半导体结构的各个阶段的剖面图；
10.图4为根据一些实施例的半导体结构的剖面图；
11.图5为根据一些实施例的制造半导体结构的方法的流程图；
12.图6a至图6l示出了根据一些实施例的形成半导体结构的各个阶段的剖面图；
13.图7为根据一些实施例的半导体结构的剖面图；
14.图8为根据一些实施例的制造半导体结构的方法的流程图；
15.图9a至图9e示出了根据一些实施例的形成半导体结构的各个阶段的剖面图；
16.图10a至图10g示出了根据一些实施例的形成半导体结构的各个阶段的剖面图；
17.图11为根据一些实施例的半导体结构的剖面图。
18.【符号说明】
19.100:半导体结构
20.101:基板
21.102:第一介电层
22.103:第一金属特征
23.104:蚀刻终止层
24.105:蚀刻终止层
25.106:蚀刻终止层
26.107:第二介电层
27.108:阻障层
28.109:第二金属特征
29.110:第一阻障子层
30.111:第二阻障子层
31.112:帽层
32.115:沟槽
33.200:方法
34.201～210:操作
35.400:半导体结构
36.410:第一阻障子层
37.411:第二阻障子层
38.500:方法
39.501～510:操作
40.700:半导体结构
41.707:第二介电层
42.716:第一植入区域
43.717:第二植入区域
44.718、719:罩幕
45.720、720l、720r:离子流
46.721:区域
47.800:方法
48.801～809:操作
49.z:方向
具体实施方式
50.以下揭示内容提供了用于实现提供的标的的不同特征的许多不同的实施例或实例。以下描述元件及布置的特定实例用以简化本揭示内容。当然，该些仅为实例，并不旨在进行限制。例如，在下面的描述中在第二特征上方或之上形成第一特征可包括其中第一及第二特征直接接触形成的实施例，并且亦可包括其中在第一与第二特征之间形成附加特征的实施例，以使得第一及第二特征可以不直接接触。此外，本揭示内容可以在各个实例中重复元件符号或字母。此重复是出于简单及清楚的目的，其本身并不指定所讨论的各种实施例或组态之间的关系。
51.此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下”、“下方”、“在...上方”、“上方”之类的空间相对术语，来描述如图中所示的一个元件或特征与另一元件或特征的关系。除了在附图中示出的方位之外，空间相对术语意在涵盖装置在使用或操作中的不同方位。设备可以其他方式定向(旋转90度或以其他方位)，并且在此使用的空间相对描述语亦可被相应地解释。
52.ic制造为复杂的制程，其中在由半导体材料制成的晶圆上形成电子电路。制造为多步骤序列，通常可以分为两个主要处理阶段，即前端制程(front end of line，feol)处理及后端制程(back end of line，beol)处理。feol是指ic组件直接在晶圆内部的构造。一旦ic的所有组件准备就绪，便执行beol处理步骤，以在各个装置之间沉积金属布线，以将该些装置互连。本揭示内容的实施例通常涉及beol的改进结构，减少了rc延迟及相邻金属线之间的电流泄漏。本揭示内容的实施例亦涉及用于制造beol的改进结构的方法。
53.图1为根据一些实施例的半导体结构100的剖面图。半导体结构100可为集成电路(integrated circuit，ic)晶片、系统晶片(system on chip，soc)或其一部分。参看图1，半导体结构100可处于feol处理之后的阶段，或者可处于beol处理中的金属层之间。
54.半导体结构100包括基板101、第一介电层102、第一金属特征103、第一蚀刻终止层104、第二蚀刻终止层105、第三蚀刻终止层106、第二介电层107、阻障层108及第二金属特征109。
55.基板101可为半导体晶圆的一部分。在一些实施例中，基板101可为裸露的半导体体晶圆、绝缘层上半导体(semiconductor on insulator，soi)晶圆的顶层，或部分(或完全)制造的半导体晶圆，该半导体晶圆包括先前形成层，诸如前端制程(front end of the line，feol)、中端制程(middle of the line，mol)及/或beol层。例如而非限制，基板101可由：(i)元素半导体，诸如硅(si)或锗(ge)；(ii)化合物半导体，诸如硅锗(sige)、碳化硅(sic)、砷化镓(gaas)、磷化镓(gap)、磷化铟(inp)、砷化铟(inas)、锑化铟(insb)、磷化砷化镓(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、砷化铟镓(gainas)、磷化铟镓(gainp)及/或磷化砷化镓铟(gainasp)；或(iii)其组合制成。在一些实施例中，晶圆可为非半导体晶圆，诸如石英。基板101可包括多个装置，诸如晶体管、二极管、影像感应器、电阻器、电容器、电感器、记忆体单元、其组合及/或其他合适的装置，作为半导体结构100的结构及功能组件。
56.第一介电层102形成在基板101上。在一些实施例中，第一介电层102可为在feol处理期间形成在基板101上的主动及/或被动装置上的层间介电(inter-layer dielectric，ild)层。在其他实施例中，第一介电层102可为在beol处理期间形成在基板101上方的互连
结构中的金属间介电(inter metal dielectric，imd)层。在一些实施例中，第一介电层102可包括电浆增强氧化物(plasma enhanced oxide，peox)、氮化硅、碳化硅或其组合。第一介电层102可为单层或多层。第一金属特征103形成在与基板101接触的第一介电层102中。第一金属特征103可与形成在基板101中的一或多个金属特征或主动区域(未图示)接触。第一金属特征103(亦称为通孔)为在垂直方向(例如，z方向)上穿过第一介电层102并与第一介电层102上方及/或下方的层建立电连接的垂直互连存取线。在一些实施例中，在第一介电层102中形成多个第一金属特征103。此外，在一些实施例中，可在第一介电层102与基板101之间及/或在第一介电层102与第一金属特征103之间形成一或多个阻障层(未图示)。在一些实施例中，第一金属特征103可由铝(al)、铜(cu)或金属合金(诸如，铝铜(alcu))制成。
57.第一蚀刻终止层104形成在第一介电层102上。第一蚀刻终止层104可由金属氧化物材料(诸如al
x
oy或si
x
oy)、金属氮化物材料(诸如aln、al
x
oynz或si
x
ny的)，或其他材料及/或其组合制成。第一蚀刻终止层104可具有约10埃至约30埃的厚度。第二蚀刻终止层105形成在第一蚀刻终止层104上。第二蚀刻终止层105可包括金属氧化物材料(诸如al
x
oy或si
x
oy)、金属氮化物材料(诸如aln、al
x
oynz或si
x
ny)，或其他材料及/或其组合。第二蚀刻终止层105可具有约10埃至约30埃的厚度。第三蚀刻终止层106形成在第二蚀刻终止层105上。第三蚀刻终止层106可由金属氧化物材料(诸如al
x
oy或si
x
oy)、金属氮化物材料(诸如aln、al
x
oynz或si
x
ny)，或其他材料及/或其组合制成。第三蚀刻终止层106可具有约10埃至约30埃的厚度。在一些实施例中，第一蚀刻终止层104、第二蚀刻终止层105及第三蚀刻终止层106的总厚度为约40埃至约60埃。
58.第二蚀刻终止层105的材料与第一蚀刻终止层104的材料不同。第三蚀刻终止层106的材料与第二蚀刻终止层105的材料不同。在一些实施例中，第一蚀刻终止层104及第三蚀刻终止层106的材料相同。在一些实施例中，可在第三蚀刻终止层106上进一步形成一或多个蚀刻终止层。
59.第二介电层107形成在第三蚀刻终止层106上。在一些实施例中，第二介电层107可为在beol处理期间形成在基板101上方的互连结构中的imd层。第二介电层107设置在第一介电层102及/或第一金属特征103的至少一部分上。第二介电层107可为低介电常数介电、二氧化硅、氮化硅及/或氮氧化硅。低介电常数介电材料可具有小于4.0的介电常数(k值)，并且可具有多孔微结构。低介电常数材料可减少(例如由于低介电常数值导致的)无用寄生电容，因此可减轻电阻电容(resistance-capacitance，rc)延迟。
60.一或多个沟槽115穿过第一蚀刻终止层104、第二蚀刻终止层105、第三蚀刻终止层106及第二介电层107形成。沟槽115可包括形成在第二介电层107中的各种形状的开口，以用于随后的金属填充。例如，沟槽115可包括用于形成金属线的长形开口及用于形成金属通孔的通孔开口。沟槽115曝露第一金属特征103的至少一部分。在一些实施例中，沟槽115曝露第一介电层102的部分。阻障层108形成在第一蚀刻终止层104、第二蚀刻终止层105、第三蚀刻终止层106及第二介电层107的侧壁上，并与第一金属特征103的顶部接触。在一些实施例中，阻障层108为氮化钽(tan)或钴(co)的单层。阻障层108可为双层或多层结构。在一些实施例中，阻障层108包括第一阻障子层110及第二阻障子层111。在一些实施例中，第一阻障子层110形成在第一蚀刻终止层104、第二蚀刻终止层105、第三蚀刻终止层106及第二介电层107的侧壁上且形成在第一金属特征103的至少一部分上(即，沟槽115的底部)，并且第
二阻障子层111形成在第一阻障子层110上。在一些实施例中，第一阻障子层110形成在第一蚀刻终止层104、第二蚀刻终止层105、第三蚀刻终止层106及第二介电层107的侧壁上，并且第二阻障子层111形成在第一阻障子层110及第一金属特征103的至少一部分上。
61.阻障层108用作帽层，以防止随后沉积的金属(例如，铜)扩散至第一介电层102或第二介电层107中。第一阻障子层110为耐火金属氮化物，诸如氮化钽(tan)、氮化钛(tin)、氮化钨(wn)或氮化钌(run)。第二阻障子层111为金属，诸如钴(co)或钌(ru)。第二金属特征109形成在阻障层108上并填充沟槽115。第二金属特征109可由铝(al)、铜(cu)或金属合金(诸如铝铜(alcu))制成。在一些实施例中，帽层112形成在第二金属特征109上。帽层112可由与第二阻障子层111相同的材料制成。
62.图2为根据一些实施例的制造半导体结构100的方法200的流程图。图3a至图3j示出了根据一些实施例的形成半导体结构100的各个阶段的剖面图。在操作201，如图3a所示，第一介电层102沉积在基板101上。第一介电层102通过任何合适的沉积方法形成，诸如化学气相沉积(chemical vapor deposition，cvd)、旋涂或电浆增强化学气相沉积(plasma enhanced chemical vapor deposition，pecvd)。在一些实施例中，在基板101上形成第一介电层102之前，可在基板101上形成一或多个阻障层，并且第一介电层102形成在一或多个阻障层上。
63.参看图2及图3b，在操作202，在与基板101接触的第一介电层102中形成第一金属特征103。可通过在第一介电层102中形成开口并在开口中填充金属层来形成第一金属特征103。金属层可通过任何合适的沉积方法形成，诸如物理气相沉积(physical vapor deposition，pvd)或电化学镀覆(electro-chemical plating，ecp)。随后进行诸如化学机械研磨(chemical mechanical polishing，cmp)制程的平坦化制程以移除多余的金属层并形成第一金属特征103。此外，在一些实施例中，在用金属层填充开口之前，可在第一介电层102的开口中形成一或多个阻障层，并且在开口中的一或多个阻障层上形成第一金属特征103。
64.参看图2及图3c，在操作203～205，将第一蚀刻终止层104、第二蚀刻终止层105及第三蚀刻终止层106依次沉积在第一介电层102及第一金属特征103上。在一些实施例中，第一蚀刻终止层104为氮化物(诸如aln)，第二蚀刻终止层105为氧化物(诸如alo
x
)，并且第三蚀刻终止层106为氮化物(诸如aln)。第一蚀刻终止层104、第二蚀刻终止层105及第三蚀刻终止层106可通过任何合适的方法形成，诸如cvd、pecvd或原子层沉积(atomic layer deposition，ald)。在一些实施例中，可在第三蚀刻终止层106上进一步形成一或多个蚀刻终止层。
65.参看图2及图3d，在操作206，将第二介电层107沉积在第三蚀刻终止层106上。可通过cvd、旋涂制程及/或任何其他合适的方法形成第二介电层107。
66.在形成第二介电层107之后，在操作207，如图3e所示，在第二介电层107中形成沟槽115。沟槽115可通过任何合适的蚀刻制程形成，诸如湿式蚀刻或干式蚀刻制程。在一些实施例中，通过图案化制程及干式蚀刻制程来执行操作207。干式蚀刻制程可使用基于氟的电浆来曝露第三蚀刻终止层106的一部分。或者，干式蚀刻制程可为使用氩气(ar)、氦气(he)或氮气(n2)的物理轰击制程，例如，以曝露第三蚀刻终止层106的至少一部分。
67.在操作208，执行一或多个蚀刻制程以移除通过沟槽115曝露的第三蚀刻终止层
106、第二蚀刻终止层105及第一蚀刻终止层104的部分，如图3f所示。可通过任何合适的蚀刻制程来执行操作208，诸如湿式蚀刻、干式蚀刻制程或其组合。蚀刻制程可为选择性的，因此移除第一蚀刻终止层104、第二蚀刻终止层105及第三蚀刻终止层106的部分，而第二介电层107的其余部分保持完整。在一些实施例中，在湿式蚀刻制程中使用一种化学溶液移除第一蚀刻终止层104、第二蚀刻终止层105及第三蚀刻终止层106的曝露部分。在一些实施例中，在不同的湿式蚀刻制程中使用不同的化学溶液来移除第一蚀刻终止层104、第二蚀刻终止层105及第三蚀刻终止层106的每一部分。
68.参看图2及图3g，在操作209，阻障层108形成在第二介电层107、第一金属特征103及第一介电层102的曝露表面上。阻障层108可与沟槽115的侧壁及底部保形(comformally)。在一些实施例中，阻障层108包括第一阻障子层110及第二阻障子层111。第一阻障子层110保形地形成在第一蚀刻终止层104、第二蚀刻终止层105、第三蚀刻终止层106及第二介电层107的侧壁上，并且第二阻障子层111沉积在第一阻障子层110上。第一阻障子层110可具有约10埃至100埃的厚度，并且可通过cvd、pvd、ald或任何合适的沉积技术形成。第二阻障子层111可具有约10埃到100埃的厚度，并且可通过cvd、pvd、ald或任何合适的沉积技术形成。
69.参看图2及图3h，在操作210，第二金属特征109沉积在沟槽115中的阻障层108上。第二金属特征109可通过ecp制程或任何合适的沉积技术形成cu。在沉积第二金属特征109之后，如图3i所示，可使用cmp制程移除阻障层108及第二金属特征109的部分，直至曝露出第二介电层107的顶表面。接着，帽层112可选择性地沉积在第二金属特征109上，如图3j所示。
70.当在beol处理期间自介电材料的沟槽的底部移除蚀刻终止层时，类似于操作208中的制程，可能会无意地移除靠近沟槽底部的一定数量的介电材料，从而在介电材料中形成底切。当随后在沟槽中形成金属特征时，金属特征亦可横向延伸至底切中，并且导致两个金属特征之间(例如，两个相邻的第二金属特征109之间或第二金属特征109与交错的第一金属特征103之间)的介面泄漏或击穿。通过沉积三个或更多个蚀刻终止层104、105、106，可在移除蚀刻终止层期间减少或防止第二介电层107中的底切。因此，减少了不同金属结构之间的介面泄漏。
71.图4为根据一些实施例的半导体结构400的剖面图。参看图4，半导体结构400可处于feol处理之后的阶段，或者可处于beol处理中的金属层之间。类似于图1所示的半导体结构100，半导体结构400包括基板101、第一介电层102、第一金属特征103、第二介电层107及第二金属特征109。第一介电层102形成在基板101上，并且第一金属特征103形成在第一介电层102中且与基板101接触。
72.半导体结构400进一步包括形成在第一介电层102上的蚀刻终止层。在一些实施例中，蚀刻终止层为单层结构，例如，第一蚀刻终止层104。在一些实施例中，蚀刻终止层为双层或多层结构，例如，第一蚀刻终止层104及第二蚀刻终止层105。第一蚀刻终止层104及第二蚀刻终止层105可为金属氧化物材料、金属氮化物材料，或其他材料及/或其组合。在使用双层或多层结构的情况下，第一蚀刻终止层104及第二蚀刻终止层105中的每一者可具有约10埃至约30埃的厚度。
73.第二介电层107沉积在蚀刻终止层上。然后在第二介电层107中形成沟槽115。一些
沟槽115曝露第一金属特征103的至少一部分。在该实施例中，第一阻障子层410设置在第一蚀刻终止层104、第二蚀刻终止层105及第二介电层107的侧壁上，并且第二阻障子层411设置在第一阻障子层410及第一金属特征103的至少一部分上。在没有形成第一金属特征103的区域中，第二阻障子层411设置在第一阻障子层410及第一介电层102的至少一部分上。第一阻障子层410及第二阻障子层411用作帽层，以防止随后沉积在沟槽115中的金属(例如，铜)扩散至第一介电层102或第二介电层107中。在一些实施例中，第一阻障子层410可为耐火金属氮化物，诸如tan、tin、wn或run。在一些实施例中，第二阻障子层411可为金属，诸如co或ru。
74.第二金属特征109沉积在第二阻障子层411上并填充沟槽115。如图4所示，第二金属特征109与第二阻障子层411接触，该第二阻障子层411与第一金属特征103接触。第二金属特征109可为金属合金，诸如铝合金。在一个实施例中，第二金属特征109为alcu合金。然后在第二金属特征109上形成帽层112。帽层112可由与第二阻障子层411相同的材料制造。通过使第二金属特征109与第二阻障子层411接触，该第二阻障子层411由金属制成且与第一金属特征103接触，可减小第一金属特征103与第二金属特征109之间的电阻，并且可改善rc延迟。
75.图5为根据一些实施例的用于制造半导体结构400的方法500的流程图。图6a至图6l示出了根据一些实施例的形成半导体结构400的各个阶段的剖面图。在操作501及502，如图6a及图6b所示，第一介电层102沉积在基板101上，并且第一金属特征103形成在第一介电层102中并与基板101接触。参看图5及图6c，在操作503，在第一介电层102及第一金属特征103上沉积至少一个蚀刻终止层。蚀刻终止层可为单层结构，例如第一蚀刻终止层104，或为双层或多层结构，例如第一蚀刻终止层104及第二蚀刻终止层105，如图6c所示。
76.参看图5及图6d，在操作504，第二介电层107沉积在第二蚀刻终止层105上。第二介电层107可为低介电常数介电质、二氧化硅、氮化硅及/或氮氧化硅。低介电常数材料层可通过cvd、旋涂制程及/或任何其他合适的方法形成。参看图5及图6e，在操作505，在第二介电层107中形成沟槽115，以曝露第二蚀刻终止层105的至少一部分。操作505可通过任何合适的蚀刻制程来执行，诸如湿式蚀刻或干式蚀刻制程。在操作506，执行一或多个蚀刻制程以移除在沟槽115的底部处的第二蚀刻终止层105及第一蚀刻终止层104的曝露部分，以曝露第一金属特征103及第一介电层102，如图6f所示。操作506可通过任何合适的蚀刻制程来执行，例如湿式蚀刻或干式蚀刻制程。
77.参看图5及图6g，在操作507，第一阻障子层410形成在沟槽115底部的第一金属特征103及第一介电层102的曝露表面上。第一阻障子层410可与沟槽115的侧壁及底部保形。在一些实施例中，第一阻障子层410可为tan、tin、wn或run，并且用于沉积第一阻障子层410的沉积制程可为cvd、pvd或ald。
78.参看图5及图6h，在操作508，在沟槽115中及第一金属特征103的顶部上形成第一阻障子层410之后，进一步执行移除制程以移除设置在沟槽115底部的第一阻障子层410的部分并曝露第一金属特征103的顶部的至少一部分。移除制程可为各向异性蚀刻制程，以移除形成在沟槽115底部上的第一阻障子层410的部分，而在不影响形成在沟槽115的侧壁上的第一阻障子层410的部分。亦可通过各向异性蚀刻制程移除形成在第二介电层107的顶部上的第一阻障子层410的部分，如图6h所示。在执行移除制程之后，第一阻障子层410保留在
沟槽115的侧壁上，并且曝露第一金属特征103的顶部的至少一部分。
79.然后，在操作509，第二阻障子层411沉积在第一阻障子层410，且沉积在曝露的第一金属特征103上，如图6i所示。第二阻障子层411可包括或可为过渡金属，诸如co或ru，并且可通过cvd、pvd、ald或任何合适的沉积技术形成。在一些实施例中，第二阻障子层411可具有约10埃至100埃的厚度。
80.参考图5及图6j，在操作510，沉积金属层以填充沟槽115，以在沟槽115中形成第二金属特征109。金属层可为通过ecp制程形成的cu层。在用金属层填充沟槽115之后，可使用cmp制程移除金属层及第二阻障子层411的部分以曝露第二介电层107并形成第二金属特征109。如图6k所示，第二阻障子层411及第二介电层107的顶表面为共平面的。在一些实施例中，由于cmp制程的碟形效应，第二金属特征109的顶表面可低于第二介电层107及第二阻障子层411的顶表面。接着，帽层112可选择性地沉积在第二金属特征109上，如图6l所示。
81.在图6h的阶段使用的移除制程自沟槽115的底部移除了大部分的第一阻障子层410，此举使得第一金属特征103及第二金属特征109与第二阻障子层411(为导电材料)接触。因此，减小了第一金属特征103与第二金属特征109之间的电阻，从而有利地减小了半导体结构400的rc延迟。
82.图7为根据一些实施例的半导体结构700的剖面图。半导体结构700包括基板101、第一介电层102、第一金属特征103、一或多个蚀刻终止层104、105、第二介电层707、阻障层108及第二金属特征109。不同于如图1所示的第二介电层107，第二介电层707具有第一植入区域716及第二植入区域717。第一植入区域716沿第二介电层707的侧壁(例如，与阻障层108相邻)设置。第二植入区域717与第一植入区域716相邻，并且第一植入区域716在第二介电层707的侧壁与第二植入区域717之间。例如，当两个沟槽115彼此相邻，并且第一植入区域716形成在与两个沟槽的侧壁相邻的第二介电层707中时，在两个沟槽115的第一植入区域716之间形成第二植入区域717。第一植入区域716及第二植入区域717可通过使用例如倾斜植入制程在第二介电层707中植入掺杂剂来形成。在一些实施例中，掺杂剂可进一步渗透至一或多个蚀刻终止层104、105中。
83.第二介电层707中的掺杂剂可具有梯度掺杂剂浓度分布，该梯度掺杂剂浓度分布在相邻沟槽115的侧壁之间逐渐变化。在一些实施例中，第一植入区域716的掺杂剂浓度大于第二植入区域717的掺杂剂浓度。第一植入区域716的掺杂剂浓度可在约10
18
掺杂剂原子/cm3至约10
22
掺杂剂原子/cm3的范围内，并且第二植入区域717的掺杂剂浓度可在约10
12
掺杂剂原子/cm3到约10
15
掺杂剂原子/cm3的范围内。
84.植入制程可使用大尺寸的掺杂剂来使第一植入区域716(例如，与沟槽115的侧壁相邻)中的第二介电层707致密，并在第二介电层707中产生更多的孔。掺杂物的原子外径可大于90皮米(pm)，诸如约90pm至130pm。例示性掺杂剂可包括但不限于铝(al)、硅(si)、磷(p)、硫(s)、氯(cl)、氩(ar)、镓(ga)、锗(ge)、砷(as)、硒(se)、溴(br)或氪(kr)。由于大多数掺杂剂由第一阻障子层110阻挡并累积在第一植入区域716中，因此，可使第一植入区域716中的第二介电层707可以由于使用大尺寸的掺杂剂而致密化。由于较高的掺杂剂浓度，亦可增强第一植入区域716的微结构。由于掺杂剂浓度的差异，低介电常数材料内部的应力会发生变化。具有较高掺杂剂浓度的区域的结构变得更致密并形成内部拉应力，此举使得具有较低掺杂剂浓度的区域的致密性降低。在第一植入区域716中第二介电层707的致密化使得
具有较低掺杂剂浓度的第二植入区域717变得较少致密化，从而在第二植入区域717中产生了更多的孔。在第二植入区域717中形成孔可导致第二介电层707的较低的k值，进而减小了半导体结构700的rc延迟。
85.或者，可以将掺杂剂以0
°
倾斜垂直地植入第二介电层707(垂直于第二介电层707的顶表面)，以使掺杂剂均匀地分布在第二介电层707中。换言之，第一植入区域716处的掺杂剂浓度与第二植入区域717处的掺杂剂浓度基本相同。掺杂剂在第一植入区域716及第二植入区域717中的均匀分布可帮助增强第二介电层707的微结构并填充在形成阻障层108期间可能在第二介电层707与阻障层108之间形成的任何缝隙。
86.图8为根据一些实施例的制造半导体结构700的方法800的流程图，并且图9a至图9e示出了根据一些实施例的形成半导体结构700的各个阶段的剖面图。在操作801，第一介电层102沉积在基板101上，如图9a所示。在操作802，在与基板101接触的第一介电层102中形成第一金属特征103，如图9a所示。在操作803，在第一介电层102上沉积蚀刻终止层104或蚀刻终止层104及105，如图9a所示。在操作804，第二介电层707沉积在蚀刻终止层105上，如图9a所示。在操作805，在第二介电层707中形成沟槽115，如图9a所示。在操作806，移除沟槽115底部的蚀刻终止层104及105的一部分，以曝露第一金属特征103的顶部，如图9a所示。在操作807，在第二介电层707以及蚀刻终止层104及105的侧壁上形成阻障层108，如图9a所示。在操作808，第二金属特征109沉积在阻障层108上，如图9a所示。
87.在操作808中形成第二金属特征109之后，帽层112可选择性地形成在第二金属特征109上，如图9a所示。在操作809，在第二介电层707中形成第一植入区域716及第二植入区域717。可通过首先在帽层112上形成罩幕718以覆盖第二金属特征109来形成第一植入区域716及第二植入区域717，如图9b所示。可通过任何合适的图案化及微影术制程来形成罩幕718。
88.在一些实施例中，植入制程可为倾斜植入制程。通过将离子流720(离子流720l、720r)相对于待植入的层的表面(诸如第二介电层707的顶表面)以一定角度引导来执行倾斜植入。使用罩幕718及选定的倾斜植入角度，离子可引导至预定区域，诸如沿着第二介电层707的侧壁的区域。在一些实施例中，倾斜植入制程以两种操作执行：在第一操作中，离子流720l导向左侧，以便在第二介电层707中的区域的左侧在第二介电层707的侧壁附近植入掺杂剂；及在第二操作中，将离子流720r导向右侧，以便在第二介电层707中区域的右侧在第二介电层707的侧壁附近植入掺杂剂。通过控制倾斜植入中掺杂剂的倾斜角及/或剂量，第一植入区域716可具有比第二植入区域717更大的掺杂剂浓度，如图9c所示。
89.在一些实施例中，植入制程可为垂直植入制程，其中离子流720基本垂直于第二介电层707的顶表面，如图9d所示。在一些实施例中，垂直植入可作为毯覆制程执行并且不存在罩幕718。通过执行毯覆垂直植入制程，第一植入区域716的掺杂剂浓度可与第二植入区域717的掺杂剂浓度基本相同，如图9e所示。
90.在一些实施例中，可在操作804之后及操作805之前执行操作809，如图8中的虚线所示。图10a至图10g示出了通过在操作804之后执行操作809来形成半导体结构700的各个阶段的剖面图。如图10a所示，在操作804，第二介电层707沉积在第二蚀刻终止层105上。在操作809，如图10b及图10c所示，第一植入区域716及第二植入区域717形成在第二介电层707中。可通过首先在第二介电层707上形成图案化的罩幕719，然后执行植入制程来形成第
一植入区域716及第二植入区域717。罩幕719覆盖将在操作805移除的第二介电层707的区域721，以形成沟槽115(图10f)。植入制程可为类似于图9b中描述的倾斜植入制程的倾斜植入制程。因此，第一植入区域716可与第二介电层707的区域721相邻(即，在形成沟槽115之后与沟槽115的侧壁相邻)。由于倾斜植入制程，第一植入区域716可具有比第二植入区域717更高的掺杂剂浓度。
91.在一些实施例中，在操作809，植入制程可为垂直植入制程，如图10d所示。与图9d中描述的毯覆垂直植入制程不同，在操作809中使用罩幕719以防止掺杂剂进入第二介电层707中要形成沟槽115的区域721。通过执行垂直植入制程，第一植入区域716的掺杂剂浓度可与第二植入区域717的掺杂剂浓度基本相同，如图10e所示。
92.在执行对第一植入区域716及第二植入区域717的植入制程之后，在操作805，在第二介电层707中形成沟槽115，并且在操作806，移除在沟槽115的底部处的蚀刻终止层104及105的一部分，以曝露第一金属特征103的顶部及第一介电层102的部分，如图10f所示。利用具有第一植入区域716的第二介电层707，由于沟槽115的侧壁加强，第二介电层707中的底切缺陷得以减少。在操作807，阻障层108形成在沟槽115中，并且在操作808，第二金属特征109形成在沟槽115中的阻障层108上。在一些实施例中，帽层112可选择性地沉积在第二金属特征109上，如图10g所示。
93.图11为根据一些实施例的半导体结构1100的剖面图。上述实施例揭示了若干特定特征，并且这些特征可单独地或组合地应用于半导体结构。例如，在图11中，半导体结构1100包括并结合了在图1、图4及图7中描述的一些特定特征。半导体结构1100包括依次形成在第一介电层102上的第一蚀刻终止层104、第二蚀刻终止层105及第三蚀刻终止层106。通过形成蚀刻终止层的三层结构，可以减少甚至预防在自沟槽115的底部移除蚀刻终止层期间在第二介电层707下方引起的底切缺陷。半导体结构1100进一步包括第一阻障子层410及第二阻障子层411。第一阻障子层410设置在第二介电层707、第一蚀刻终止层104、第二蚀刻终止层105及第三蚀刻终止层106的侧壁上，并且第二阻障子层411设置在第一阻障子层410上并与第一金属特征103接触。通过形成第二阻障子层411与第一金属特征103接触的第二阻障子层411，可减少第一金属特征103与第二金属特征109之间的电阻，并且可以改善rc延迟。半导体结构1100进一步包括形成在第二介电层707中的第一植入区域716及第二植入区域717。通过形成第一植入区域716及第二植入区域717，可减小第二介电层707的低介电常数材料的k值及电容，并且可进一步改善rc延迟。
94.在本技术中，开发了半导体结构及制造方法以减小rc延迟并防止相邻金属线之间的电流泄漏。本技术提供了一些特征，包括使用由至少两种不同的材料制成的至少三个蚀刻终止层来防止底切缺陷、在形成第一阻障子层之后执行移除制程以改善rc值，以及在第二介电层中形成植入区域，以防止底切缺陷且改善rc值。
95.在一个实施例中，一种半导体结构包括第一介电层、位在第一介电层中的第一金属特征、位在第一介电层上的至少一个蚀刻终止层，及位在至少一个蚀刻终止层上的第二介电层。半导体结构进一步包括位在第二介电层及至少一个蚀刻终止层的侧壁上的第一阻障子层、位在第一阻障子层及第一金属特征上的第二阻障子层，及位在第二阻障子层上的第二金属特征。在一些实施方式中，第一阻障子层包含金属氮化物，并且第二阻障子层包含过渡金属。在一些实施方式中，半导体结构进一步包含帽层，帽层位于第二金属特征的一顶
表面上。在一些实施方式中，至少一个蚀刻终止层包含第一蚀刻终止层、第二蚀刻终止层及第三蚀刻终止层。在一些实施方式中，第一蚀刻终止层包含第一材料，第二蚀刻终止层包含第二材料，且第三蚀刻终止层包含第三材料。第二材料与第一及第三材料不同。在一些实施方式中，第一蚀刻终止层包含氮化铝，第二蚀刻终止层包含氧化铝，且第三蚀刻终止层包含氮化铝。
96.在另一实施例中，一种半导体结构包括第一介电层、在第一介电层中的第一金属特征、在第一介电层上的至少一个蚀刻终止层，及在至少一个蚀刻终止层上的第二介电层。第二介电层包括沿着第二介电层的侧壁的植入区域。半导体结构进一步包括位于第二介电层及至少一个蚀刻终止层的侧壁上且与第一金属特征接触的阻障子层，及在阻障子层上的第二金属特征。在一些实施方式中，植入区域包含沿第二介电层的侧壁的第一植入区域以及与第一植入区域相邻的第二植入区域。第一植入区域位于第二介电层的侧壁与第二植入区域之间，并且第一植入区域的掺杂剂浓度大于第二植入区域的掺杂剂浓度。在一些实施方式中，掺杂剂包含锗或氩。在一些实施方式中，阻障层包含第一阻障子层以及第二阻障子层。第一阻障子层位于第二介电层的侧壁及至少一个蚀刻终止层上，并与第一金属特征接触。第二阻障子层位于第一阻障子层上。在一些实施方式中，阻障层包含位于第二介电层的侧壁及至少一个蚀刻终止层上的第一阻障子层以及位于第一阻障子层上并与第一金属特征的顶部的至少一部分接触的第二阻障子层。在一些实施方式中，至少一个蚀刻终止层包含第一蚀刻终止层、第二蚀刻终止层及第三蚀刻终止层。在一些实施方式中，第一蚀刻终止层包含氮化铝，第二蚀刻终止层包含氧化铝，且第三蚀刻终止层包含氮化铝。
97.在又一实施例中，一种用于制造半导体结构的方法包括以下步骤：在基板上沉积第一介电层、在第一介电层中形成第一金属特征、在第一介电层沉积至少一个蚀刻终止层、在至少一个蚀刻终止层上沉积第二介电层，及在第二介电层及至少一个蚀刻终止层中形成沟槽，其中第一金属特征经由沟槽曝露。方法进一步包括以下步骤：在第二介电层的侧壁上形成第一阻障子层、在第一阻障子层及第一金属特征上沉积第二阻障子层，及在第二阻障子层上沉积第二金属特征。在一些实施方式中，沉积至少一个蚀刻终止层包含以下步骤：在第一介电层上沉积第一蚀刻终止层；在第一蚀刻终止层上沉积第二蚀刻终止层；以及在第二蚀刻终止层沉积第三蚀刻终止层，其中第二蚀刻终止层由与第一蚀刻停止层及第二蚀刻停止层中的多种材料不同的材料形成。在一些实施方式中，在沟槽的侧壁上形成第一阻障子层包含以下步骤：在沟槽的侧壁及底部上沉积第一阻障子层；以及移除形成在沟槽的底部上的第一阻障子层的一部分。在一些实施方式中，制造半导体结构的方法进一步包含以下步骤：将掺杂剂植入第二介电层中以形成第一植入区域及第二植入区域，其中第一植入区域沿着第二介电层的侧壁，并且第二植入区域与第一植入区域相邻，其中第一植入区域位于第二介电层的侧壁与第二植入区域之间。在一些实施方式中，第一植入区域的掺杂剂浓度大于第二植入区域的掺杂剂浓度。在一些实施方式中，将掺杂剂植入第二介电层的步骤在沉积第二金属特征的步骤后执行。在一些实施方式中，掺杂剂包含锗及氩中的一者。
98.上文概述了数个实施例的特征，使得熟悉此项技术者可以更好地理解本揭示内容的各态样。熟悉此项技术者应理解，熟悉此项技术者可以容易地将本揭示内容用作设计或修改其他制程及结构的基础，以实现与本文介绍的实施例相同的目的及/或实现相同的优点。熟悉此项技术者亦应认识到，该些等效构造不脱离本揭示内容的精神及范畴，并且在不
脱离本揭示内容的精神及范畴的情况下，该些等效构造可以进行各种改变、替代及变更。