高介电常数金属栅MOS晶体管及其制造方法与流程

高介电常数金属栅mos晶体管及其制造方法
技术领域
1.本发明涉及半导体集成电路制造领域，特别涉及一种高介电常数金属栅(hkmg)mos晶体管。本发明还涉及一种高介电常数金属栅mos晶体管的制造方法。


背景技术：

2.随着半导体技术的不断发展，mos晶体管的栅极结构采用性能更佳的hkmg，hkmg中的栅介质层中包括高介电常数层，高介电常数层通常采用如二氧化铪或二氧化锆等介电常数比二氧化硅高的材料，其中二氧化铪是目前较常采用的高介电常数材料。其中金属铪(hf)和锆(zr)属于单斜晶系，与氧(o)结合容易形成3个共价键或4个共价键；所以，含hf或zr的材料如二氧化铪或二氧化锆中存在氧空位(vo )，氧空位会形成氧扩散通道，这样会使得氧或氟离子容易扩散到高介电常数层中并和氧空位结合，最后会使器件的阈值电压(vt)产生影响，如使器件的阈值电压失配(vt mismatch，vtmm)恶化。
3.为了防止上述和高介电常数层中的氧空位和扩散来的氧或氟离子结合而对器件的阈值电压产生不利影响。现有技术中在栅极结构的顶部引入了栅顶部插头(plug)，利于栅顶部插头防止氧或氟离子从栅极结构顶部向下扩散到高介电常数层中。现有方法的栅顶部插头是采用氮化硅填充栅极结构顶部回刻形成的凹槽形成。现说明如下：
4.如图1a至图1d所示，是现有高介电常数金属栅mos晶体管的制造方法各步骤中的器件结构的示意图；现有高介电常数金属栅mos晶体管的制造方法包括如下步骤：
5.步骤一、如图1a所示，在半导体衬底101表面上形成有第零层层间膜106和栅极结构。
6.所述栅极结构由栅介质层和金属栅叠加而成，所述栅介质层中包含有高介电常数层1022。
7.对所述金属栅进行化学机械研磨使所述金属栅的顶部表面和所述第零层层间膜106的顶部表面相平。
8.图1a中，所述栅极结构的形成区域如虚线框102所示。所述栅极结构通常采用后栅极(gate last)工艺形成，后栅极工艺是本领域的一种常用技术，现简单说明如下：
9.所述栅极结构形成区域通过伪栅极结构定义，所述栅极结构形成在所述伪栅极结构去除的区域中。
10.在形成所述栅极结构之前，会先形成所述伪栅极结构，所述伪栅极结构通常由栅氧化层和伪多晶硅栅叠加而成。
11.之后，在所述伪栅极结构的侧面自对准形成侧墙103。
12.之后，在所述伪栅极结构的所述侧墙103的侧面自对准进行重掺杂源漏注入形成源区104a和漏区104b。
13.之后，形成接触刻蚀停止层105，接触刻蚀停止层105会覆盖在所述伪栅极结构的顶部表面和所述侧墙的侧面以及所述侧墙外的所述半导体衬底101的表面。
14.之后，形成第零层层间膜106，所述第零层层间膜106覆盖在所述接触刻蚀停止层
105的表面。
15.之后，采用回刻或化学机械研磨工艺会将所述伪栅极结构顶部表面上的所述第零层层间膜106和所述接触刻蚀停止层105都去除以及将所述伪栅极结构外的所述第零层层间膜106和所述接触刻蚀停止层105的顶部表面和所述伪栅极结构的顶部表面相平。所述伪栅极结构的顶部表面会暴露出来。
16.之后，去除所述伪栅极结构。
17.之后，形成所述栅极结构。
18.通常，所述栅极结构的栅介质层包括依次叠加的界面层1021、高介电常数层1022、底部阻障层1023；所述栅极结构的金属栅包括依次叠加的功函数层1024、顶部阻障层1025和金属导电材料层1026。
19.当所述高介电常数金属栅mos晶体管为n型器件时，功函数层1024为n型功函数层。当所述高介电常数金属栅mos晶体管为p型器件时，功函数层1024为p型功函数层。
20.所述界面层1021的材料包括氧化硅。
21.所述高介电常数层1022的材料包括氮化硅，三氧化二铝，五氧化二钽，氧化钇，硅酸铪氧化合物，二氧化铪，氧化镧，二氧化锆，钛酸锶，硅酸锆氧化合物。
22.所述底部阻障层1023包括氮化钛层和氮化钽层的叠加层。
23.所述顶部阻障层1025的材料为tin或者为tin和ti的叠加层。
24.n型功函数层的材料包括tial，tialc，tialn；p型功函数层的材料包括tin。
25.通常，所述半导体衬底101包括硅衬底。
26.随着工艺节点的进一步缩小，高介电常数金属栅mos晶体管为鳍式晶体管；在所述半导体衬底101上形成有鳍体101a，所述鳍体101a由所述半导体衬底101的材料组成，所述鳍体101a的顶部表面和侧面位于所述鳍体101a外的所述半导体衬底101表面之上。
27.所述高介电常数金属栅mos晶体管形成于所述鳍体101a上。
28.在栅极结构的形成区域中，所述栅极结构覆盖在所述鳍体101a的顶部表面和侧面。可知，和平面晶体管相比，鳍式晶体管是一种立体结构，导电沟道会同时在所述鳍体101a的顶部表面和侧面形成，这样能增加导电沟道的宽度，提高器件的性能。
29.源区104a和漏区104b形成在所述栅极结构两侧的所述鳍体101a中。
30.步骤二、如图1b所示，对所述金属栅进行回刻使所述金属栅的顶部表面低于所述第零层层间膜106的顶部表面并在所述金属栅的顶部表面上形成第一凹槽107，所述第一凹槽107的顶部表面和所述第零层层间膜106的顶部表面相平。
31.步骤三、如图1c所示，在所述第一凹槽107的底部表面和侧面形成氮化硅层108a。所述氮化硅层108a通常采用化学气相沉积工艺艺形成，所述氮化硅层108a还会延伸到所述第一凹槽107外的所述第零层层间膜106表面。
32.步骤四、如图1d所示，进行化学机械研磨工艺将所述第一凹槽107外的所述氮化硅层108a都去除以及将所述第一凹槽107中的所述氮化硅层108a的表面和所述第一凹槽107的顶部表面相平；图1d中，经过化学机械研磨工艺后仅填充在所述第一凹槽107中的氮化硅层单独用标记108标出，且由填充在所述第一凹槽107中的氮化硅层组成栅顶部插头。通过所述栅顶部插头来阻挡氧原子或氟原子扩散到所述栅极结构的所述高介电常数层1022中。
33.之后还包括步骤：
34.如图1e所示，形成第一层层间膜109，所述第一层层间膜109覆盖在所述第零层层间膜和所述栅顶部插头的表面；
35.如图1f所示，形成金属零层(m0)，所述金属零层包括金属零层有源层(m0aa)，在所述源区104a和所述漏区104b的顶部分别形成有穿过所述第一层层间膜109和所述第零层层间膜106的所述金属零层有源层。图1f中，所述源区104a顶部的所述金属零层有源层单独的用标记110a标出，所述漏区104b顶部的所述金属零层有源层单独的用标记110b标出。
36.之后，还包括后续的层间膜和接触孔的形成工艺，直至所有后道工序(beol)完成，后续工艺和现有工艺相同，在此不做详细描述。在所述栅极结构的引出区域(图1f对应的剖面处未显示)中，在所述金属栅的顶部会形成穿过所述氮化硅层108a。
37.现有方法中，通过引入由氮化硅层108组成的栅顶部插头，能阻挡氧或氟离子扩散到所述高介电常数层中，从而能防止由于氧或氟离子和所述高介电常数层中的氧空位结合而使器件的阈值电压产生不利影响。同时，增加了栅顶部插头后，还能降低栅漏电容(cgd)，从而能提高器件的交流性能。也能提高所述金属零层有源层110a和110b和所述栅极结构之间的隔离性能。
38.但是，随着半导体的工艺节点不断缩小，如工艺节点缩小到7nm以下是，栅极结构的宽度(lg)会缩小到20nm以下，这时，图1c中的氮化硅层108a填充第一凹槽107时容易产生孔洞(void)；而在经过图1d对应的化学机械研磨工艺之后，氮化硅层108中依然会保留很多孔洞，这些保留的孔洞会使器件的性能恶化；同时，在所述栅极结构的金属栅的顶部形成接触孔时，接触孔的开口会穿过氮化硅层108，在接触孔的开口刻蚀中，由于孔洞的存在，会使得氮化硅层108产生破坏作用，这样不利于阻挡栅极结构顶部的氧或氟离子向下扩散到高介电常数层中，从而会对器件的阈值电压产生不利影响，如阈值电压失配会增加，阈值电压稳定性(stability)变差。


技术实现要素：

39.本发明所要解决的技术问题是提供一种高介电常数金属栅mos晶体管，能降低器件的阈值电压失配以及提高器件的交流性能。为此，本发明还提供一种高介电常数金属栅mos晶体管的制造方法。
40.为解决上述技术问题，本发明提供的高介电常数金属栅mos晶体管中，在半导体衬底表面上形成有第零层层间膜和栅极结构。
41.所述栅极结构由栅介质层和金属栅叠加而成，所述栅介质层中包含有高介电常数层。
42.所述金属栅的顶部表面低于所述第零层层间膜的顶部表面，在所述金属栅的顶部表面上形成有第一凹槽，所述第一凹槽的顶部表面和所述第零层层间膜的顶部表面相平。
43.在所述第一凹槽中形成有由第一阻挡层和第一氧化层叠加而成的栅顶部插头，所述第一阻挡层位于所述第一凹槽的底部表面和侧面，所述第一氧化层将所述第一凹槽完全填充。
44.所述第一阻挡层采用能阻挡氧原子或氟原子扩散到所述栅极结构的所述高介电常数层中的材料。
45.进一步的改进是，所述第一阻挡层还延伸到所述第一凹槽外的所述第零层层间膜
表面。
46.进一步的改进是，所述第一阻挡层的材料为sin、sion、sic、sicn、sicbn、sicobn、al2o3和zro2中的一个或所述第一阻挡层由sin、sion、sic、sicn、sicbn、sicobn、al2o3和zro2中的二个以上的材料层叠加而成。
47.进一步的改进是，所述半导体衬底包括硅衬底。
48.进一步的改进是，高介电常数金属栅mos晶体管为鳍式晶体管；在所述半导体衬底上形成有鳍体，所述鳍体由所述半导体衬底的材料组成，所述鳍体的顶部表面和侧面位于所述鳍体外的所述半导体衬底表面之上。
49.所述高介电常数金属栅mos晶体管形成于所述鳍体上。
50.在栅极结构的形成区域中，所述栅极结构覆盖在所述鳍体的顶部表面和侧面。
51.源区和漏区形成在所述栅极结构两侧的所述鳍体中。
52.进一步的改进是，第一层层间膜覆盖在所述第零层层间膜和所述栅顶部插头的表面。
53.进一步的改进是，所述第一氧化层直接由填充在所述第一凹槽中的所述第一层层间膜组成。
54.进一步的改进是，所述源区和所述漏区的顶部形成有穿过所述第一层层间膜和所述第零层层间膜的金属零层有源层。
55.为解决上述技术问题，本发明提供的高介电常数金属栅mos晶体管的制造方法包括如下步骤：
56.步骤一、在半导体衬底表面上形成有第零层层间膜和栅极结构。
57.所述栅极结构由栅介质层和金属栅叠加而成，所述栅介质层中包含有高介电常数层。
58.对所述金属栅进行化学机械研磨使所述金属栅的顶部表面和所述第零层层间膜的顶部表面相平。
59.步骤二、对所述金属栅进行回刻使所述金属栅的顶部表面低于所述第零层层间膜的顶部表面并在所述金属栅的顶部表面上形成第一凹槽，所述第一凹槽的顶部表面和所述第零层层间膜的顶部表面相平。
60.步骤三、在所述第一凹槽的底部表面和侧面形成第一阻挡层；所述第一阻挡层采用能阻挡氧原子或氟原子扩散到所述栅极结构的所述高介电常数层中的材料。
61.步骤四、在所述第一凹槽中填充第一氧化层，由所述第一阻挡层和所述第一氧化层叠加形成栅顶部插头。
62.进一步的改进是，所述第一阻挡层还延伸到所述第一凹槽外的所述第零层层间膜表面。
63.进一步的改进是，所述第一阻挡层的材料为sin、sion、sic、sicn、sicbn、sicobn、al2o3和zro2中的一个或所述第一阻挡层由sin、sion、sic、sicn、sicbn、sicobn、al2o3和zro2中的二个以上的材料层叠加而成。
64.进一步的改进是，所述半导体衬底包括硅衬底。
65.进一步的改进是，高介电常数金属栅mos晶体管为鳍式晶体管；在所述半导体衬底上形成有鳍体，所述鳍体由所述半导体衬底的材料组成，所述鳍体的顶部表面和侧面位于
所述鳍体外的所述半导体衬底表面之上。
66.所述高介电常数金属栅mos晶体管形成于所述鳍体上。
67.在栅极结构的形成区域中，所述栅极结构覆盖在所述鳍体的顶部表面和侧面。
68.源区和漏区形成在所述栅极结构两侧的所述鳍体中。
69.进一步的改进是，还包括步骤：
70.形成第一层层间膜，所述第一层层间膜覆盖在所述第零层层间膜和所述栅顶部插头的表面；
71.进一步的改进是，所述第一氧化层作为所述第一层层间膜的一部分且所述第一氧化层直接由填充在所述第一凹槽中的所述第一层层间膜组成，步骤四合并到所述第一层层间膜的形成步骤中。
72.进一步的改进是，还包括步骤：
73.形成金属零层，所述金属零层包括金属零层有源层，在所述源区和所述漏区的顶部分别形成有穿过所述第一层层间膜和所述第零层层间膜的所述金属零层有源层。
74.和现有技术中高介电常数金属栅mos晶体管的栅顶部插头采用氮化硅材料填充形成不同，本发明将栅顶部插头的填充结构设置为由填充于第一凹槽中的第一阻挡层和第一氧化层叠加而成，这种叠加结构中，通过第一阻挡层的设置能实现阻挡氧原子或氟原子扩散到栅极结构的高介电常数层中，从而能降低器件的阈值电压失配；而第一氧化层的介电常数低于氮化硅，故能降低栅漏电容，从而能提高器件的交流性能。
75.另外，本发明中，第一氧化层对第一凹槽的填充能力高于氮化硅，从而能减少填充孔洞(void)并提高填充质量，符合器件工艺节点不断缩小的要求；例如，当工艺节点缩小到7nm以下时，栅极长度lg将会缩小到20nm，此时氮化硅填充第一凹槽时容易产生孔洞；而本发明采用第一阻挡层和第一氧化层填充第一凹槽时则减少孔洞产生。
76.另外，本发明中的第一氧化层和第一层层间膜的材料都为氧化膜，故第一氧化层能直接采用填充于第一凹槽中的第一层层间膜组成，所以本发明能节省一次化学机械研磨工艺，从而能节约成本。除了能节约成本外，现有氮化硅填充第一凹槽的结构中，在采用化学机械研磨工艺后，会有很多孔洞缺陷保留在第一凹槽中，从而会使器件的性能额外，而本发明则能避免这些孔洞缺陷，从而能提高器件的性能。
77.另外，由于金属栅顶部的接触孔会穿过栅顶部插头，由于本发明的栅顶部插头的孔洞减少，故在接触孔的开口刻蚀中不会对栅顶部插头产生破坏，从而能进一步降低器件的阈值电压失配以及提高器件的阈值电压的稳定性。而现有由氮化硅填充形成的栅顶部插头中，金属栅顶部的接触孔的开口刻蚀时容易使得栅顶部插头产生破坏，从而会影响器件的阈值电压失配性能和阈值电压稳定性。
78.本发明还能提高栅极结构和源区和漏区的顶部的金属零层有源层之间的隔离性能，能提高产品良率，如能提高采用了本发明高介电常数金属栅mos晶体管的sram或逻辑电路的良率。
附图说明
79.下面结合附图和具体实施方式对本发明作进一步详细的说明：
80.图1a-图1f是现有高介电常数金属栅mos晶体管的制造方法各步骤中的器件结构
的示意图；
81.图2是本发明实施例高介电常数金属栅mos晶体管的结构示意图；
82.图3a-图3d是本发明实施例高介电常数金属栅mos晶体管的制造方法各步骤中的器件结构的示意图。
具体实施方式
83.如图2所示，是本发明实施例高介电常数金属栅mos晶体管的结构示意图；本发明实施例高介电常数金属栅mos晶体管中，在半导体衬底201表面上形成有第零层层间膜206和栅极结构。
84.所述栅极结构由栅介质层和金属栅叠加而成，所述栅介质层中包含有高介电常数层2022；也即，所述栅极结构为高介电常数金属栅。
85.所述金属栅的顶部表面低于所述第零层层间膜206的顶部表面，在所述金属栅的顶部表面上形成有第一凹槽207，所述第一凹槽207的顶部表面和所述第零层层间膜206的顶部表面相平。
86.在所述第一凹槽207中形成有由第一阻挡层208和第一氧化层叠加而成的栅顶部插头，所述第一阻挡层208位于所述第一凹槽207的底部表面和侧面，所述第一氧化层将所述第一凹槽207完全填充。
87.所述第一阻挡层208采用能阻挡氧原子或氟原子扩散到所述栅极结构的所述高介电常数层2022中的材料。
88.所述第一阻挡层208还延伸到所述第一凹槽207外的所述第零层层间膜206表面。
89.所述第一阻挡层208的材料为sin、sion、sic、sicn、sicbn、sicobn、al2o3和zro2中的一个或所述第一阻挡层208由sin、sion、sic、sicn、sicbn、sicobn、al2o3和zro2中的二个以上的材料层叠加而成。
90.所述半导体衬底201包括硅衬底。
91.高介电常数金属栅mos晶体管为鳍式晶体管；在所述半导体衬底201上形成有鳍体201a，所述鳍体201a由所述半导体衬底201的材料组成，所述鳍体201a的顶部表面和侧面位于所述鳍体201a外的所述半导体衬底201表面之上。所述高介电常数金属栅mos晶体管形成于所述鳍体201a上。
92.在栅极结构的形成区域中，所述栅极结构覆盖在所述鳍体201a的顶部表面和侧面。图2的剖面结构为沿所述鳍体201a的长度方向上的剖面结构，故图2中仅显示了位于所述鳍体201a的顶部表面上的所述栅极结构。
93.源区204a和漏区204b形成在所述栅极结构两侧的所述鳍体201a中。第一层层间膜209覆盖在所述第零层层间膜和所述栅顶部插头的表面。为了提高沟道区的载流子的迁移率，在所述源区204a和所述漏区204b中还形成有嵌入式外延层，当高介电常数金属栅mos晶体管为n型器件时，嵌入式外延层包括sip或sic；而当高介电常数金属栅mos晶体管为p型器件时，嵌入式外延层包括sige。
94.本发明实施例中，所述第一氧化层直接由填充在所述第一凹槽207中的所述第一层层间膜209组成。
95.所述源区204a和所述漏区204b的顶部形成有穿过所述第一层层间膜209和所述第
零层层间膜206的金属零层有源层，所述源区204a顶部的金属零层有源层用标记210a标出，所述漏区204b顶部的金属零层有源层用标记210b标出。
96.本发明实施例中，所述栅极结构形成区域通过伪栅极结构定义，所述栅极结构形成在所述伪栅极结构去除的区域中。
97.侧墙203自对准形成在所述伪栅极结构的侧面；所述源区204a和所述漏区204b的重掺杂源漏注入会和所述侧墙203的侧面自对准。
98.接触刻蚀停止层(cesl)205会覆盖在所述伪栅极结构的顶部表面和所述侧墙的侧面以及所述侧墙外的所述半导体衬底201的表面。所述第零层层间膜206形成在所述接触刻蚀停止层205的表面。采用回刻或化学机械研磨工艺会将所述伪栅极结构顶部表面上的所述第零层层间膜206和所述接触刻蚀停止层205都去除以及将所述伪栅极结构外的所述第零层层间膜206和所述接触刻蚀停止层205的顶部表面和所述伪栅极结构的顶部表面相平。所述伪栅极结构的顶部表面暴露出来后，会进行栅极替换工艺，栅极替换工艺中，会去除所述伪栅极结构，之后在所述伪栅极结构的去除区域中形成所述栅极结构。
99.本发明实施例中，所述栅极结构的栅介质层包括依次叠加的界面层2021、高介电常数层2022、底部阻障层(bottom barrier metal，bbm)2023；所述栅极结构的金属栅包括依次叠加的功函数层2024、顶部阻障层(tottom barrier metal，tbm)2025和金属导电材料层2026。
100.当所述高介电常数金属栅mos晶体管为n型器件时，功函数层2024为n型功函数层。当所述高介电常数金属栅mos晶体管为p型器件时，功函数层2024为p型功函数层。当n型器件和p型器件集成在一起时，为了节约制作成本，p型器件中的p型功函数层的表面还叠加有n型功函数层。
101.所述界面层2021的材料包括氧化硅。
102.所述高介电常数层2022的材料包括氮化硅，三氧化二铝，五氧化二钽，氧化钇，硅酸铪氧化合物，二氧化铪，氧化镧，二氧化锆，钛酸锶，硅酸锆氧化合物。
103.所述底部阻障层2023包括氮化钛层和氮化钽层的叠加层。
104.所述顶部阻障层2025的材料为tin或者为tin和ti的叠加层。
105.n型功函数层的材料包括tial，tialc，tialn；p型功函数层的材料包括tin。
106.本发明实施例中，在所述栅极结构的引出区域中会形成接触孔，图2所示的剖面结构中未显示所述栅极结构顶部的接触孔，所述栅极结构顶部的接触孔会穿过所述栅顶部插头。
107.和现有技术中高介电常数金属栅mos晶体管的栅顶部插头采用氮化硅材料填充形成不同，本发明实施例将栅顶部插头的填充结构设置为由填充于第一凹槽207中的第一阻挡层208和第一氧化层叠加而成，这种叠加结构中，通过第一阻挡层208的设置能实现阻挡氧原子或氟原子扩散到栅极结构的高介电常数层2022中，从而能降低器件的阈值电压失配；而第一氧化层的介电常数低于氮化硅，故能降低栅漏电容，从而能提高器件的交流性能。
108.另外，本发明实施例中，第一氧化层对第一凹槽207的填充能力高于氮化硅，从而能减少填充孔洞并提高填充质量，符合器件工艺节点不断缩小的要求；例如，当工艺节点缩小到7nm以下时，栅极长度lg将会缩小到20nm，此时氮化硅填充第一凹槽207时容易产生孔
洞；而本发明采用第一阻挡层208和第一氧化层填充第一凹槽207时则减少孔洞产生。
109.另外，本发明实施例中的第一氧化层和第一层层间膜209的材料都为氧化膜，故第一氧化层能直接采用填充于第一凹槽207中的第一层层间膜209组成，所以本发明能节省一次化学机械研磨工艺，从而能节约成本。除了能节约成本外，现有氮化硅填充第一凹槽207的结构中，在采用化学机械研磨工艺后，会有很多孔洞缺陷保留在第一凹槽207中，从而会使器件的性能额外，而本发明实施例则能避免这些孔洞缺陷，从而能提高器件的性能。
110.另外，由于金属栅顶部的接触孔会穿过栅顶部插头，由于本发明实施例的栅顶部插头的孔洞减少，故在接触孔的开口刻蚀中不会对栅顶部插头产生破坏，从而能进一步降低器件的阈值电压失配以及提高器件的阈值电压的稳定性。而现有由氮化硅填充形成的栅顶部插头中，金属栅顶部的接触孔的开口刻蚀时容易使得栅顶部插头产生破坏，从而会影响器件的阈值电压失配性能和阈值电压稳定性。
111.本发明实施例还能提高栅极结构和源区204a和漏区204b的顶部的金属零层有源层之间的隔离性能，能提高产品良率，如能提高采用了本发明实施例高介电常数金属栅mos晶体管的sram或逻辑电路的良率。
112.如图3a至图3d所示，是本发明实施例高介电常数金属栅mos晶体管的制造方法各步骤中的器件结构的示意图；本发明实施例高介电常数金属栅mos晶体管的制造方法包括如下步骤：
113.步骤一、如图3a所示，在半导体衬底201表面上形成有第零层层间膜206和栅极结构。
114.所述栅极结构由栅介质层和金属栅叠加而成，所述栅介质层中包含有高介电常数层2022。
115.对所述金属栅进行化学机械研磨使所述金属栅的顶部表面和所述第零层层间膜206的顶部表面相平。
116.图3a中，所述栅极结构的形成区域如虚线框202所示。所述栅极结构通常采用后栅极(gate last)工艺形成，后栅极工艺是本领域的一种常用技术，现简单说明如下：
117.所述栅极结构形成区域通过伪栅极结构定义，所述栅极结构形成在所述伪栅极结构去除的区域中。
118.在形成所述栅极结构之前，会先形成所述伪栅极结构，所述伪栅极结构通常由栅氧化层和伪多晶硅栅叠加而成。
119.之后，在所述伪栅极结构的侧面自对准形成侧墙203。
120.之后，在所述伪栅极结构的所述侧墙203的侧面自对准进行重掺杂源漏注入形成源区204a和漏区204b。为了提高沟道区的载流子的迁移率，在进行重掺杂源漏注入之前，还包括在所述源区204a和所述漏区204b的形成区域中还形成嵌入式外延层的步骤；所述嵌入式外延层的形成步骤包括先在所述栅极结构的两侧的所述半导体衬底201中形成第二凹槽，之后再在所述第二凹槽中填充外延层形成所述嵌入式外延层。当高介电常数金属栅mos晶体管为n型器件时，嵌入式外延层包括sip或sic；而当高介电常数金属栅mos晶体管为p型器件时，嵌入式外延层包括sige。
121.之后，形成接触刻蚀停止层205，接触刻蚀停止层205会覆盖在所述伪栅极结构的顶部表面和所述侧墙的侧面以及所述侧墙外的所述半导体衬底201的表面。
122.之后，形成第零层层间膜206，所述第零层层间膜206覆盖在所述接触刻蚀停止层205的表面。
123.之后，采用回刻或化学机械研磨工艺会将所述伪栅极结构顶部表面上的所述第零层层间膜206和所述接触刻蚀停止层205都去除以及将所述伪栅极结构外的所述第零层层间膜206和所述接触刻蚀停止层205的顶部表面和所述伪栅极结构的顶部表面相平。所述伪栅极结构的顶部表面会暴露出来。
124.之后，去除所述伪栅极结构。
125.之后，形成所述栅极结构。
126.本发明实施例方法中，所述栅极结构的栅介质层包括依次叠加的界面层2021、高介电常数层2022、底部阻障层2023；所述栅极结构的金属栅包括依次叠加的功函数层2024、顶部阻障层2025和金属导电材料层2026。
127.当所述高介电常数金属栅mos晶体管为n型器件时，功函数层2024为n型功函数层。当所述高介电常数金属栅mos晶体管为p型器件时，功函数层2024为p型功函数层。当n型器件和p型器件集成在一起时，为了节约制作成本，p型器件中的p型功函数层的表面还叠加有n型功函数层；此时，会先在n型器件和p型器件的形成区域都形成p型功函数层，之后去除n型器件的形成区域中的n型功函数层，之后再在n型器件和p型器件的形成区域都形成n型功函数层，这样，在p型器件的形成区域的p型功函数层的表面还会叠加n型功函数层。
128.所述界面层2021的材料包括氧化硅。
129.所述高介电常数层2022的材料包括氮化硅，三氧化二铝，五氧化二钽，氧化钇，硅酸铪氧化合物，二氧化铪，氧化镧，二氧化锆，钛酸锶，硅酸锆氧化合物。
130.所述底部阻障层2023包括氮化钛层和氮化钽层的叠加层。
131.所述顶部阻障层2025的材料为tin或者为tin和ti的叠加层。
132.n型功函数层的材料包括tial，tialc，tialn；p型功函数层的材料包括tin。
133.本发明实施例方法中，所述半导体衬底201包括硅衬底。
134.高介电常数金属栅mos晶体管为鳍式晶体管；在所述半导体衬底201上形成有鳍体201a，所述鳍体201a由所述半导体衬底201的材料组成，所述鳍体201a的顶部表面和侧面位于所述鳍体201a外的所述半导体衬底201表面之上。
135.所述高介电常数金属栅mos晶体管形成于所述鳍体201a上。
136.在栅极结构的形成区域中，所述栅极结构覆盖在所述鳍体201a的顶部表面和侧面。
137.源区204a和漏区204b形成在所述栅极结构两侧的所述鳍体201a中。
138.步骤二、如图3b所示，对所述金属栅进行回刻使所述金属栅的顶部表面低于所述第零层层间膜206的顶部表面并在所述金属栅的顶部表面上形成第一凹槽207，所述第一凹槽207的顶部表面和所述第零层层间膜206的顶部表面相平。
139.步骤三、如图3c所示，在所述第一凹槽207的底部表面和侧面形成第一阻挡层208；所述第一阻挡层208采用能阻挡氧原子或氟原子扩散到所述栅极结构的所述高介电常数层2022中的材料。
140.所述第一阻挡层208还延伸到所述第一凹槽207外的所述第零层层间膜206表面。
141.所述第一阻挡层208的材料为sin、sion、sic、sicn、sicbn、sicobn、al2o3和zro2中
的一个或所述第一阻挡层208由sin、sion、sic、sicn、sicbn、sicobn、al2o3和zro2中的二个以上的材料层叠加而成。
142.步骤四、在所述第一凹槽207中填充第一氧化层，由所述第一阻挡层208和所述第一氧化层叠加形成栅顶部插头。
143.还包括步骤：
144.形成第一层层间膜209，所述第一层层间膜209覆盖在所述第零层层间膜和所述栅顶部插头的表面；
145.本发明实施例方法中，所述第一氧化层作为所述第一层层间膜209的一部分且所述第一氧化层直接由填充在所述第一凹槽207中的所述第一层层间膜209组成，步骤四合并到所述第一层层间膜209的形成步骤中。
146.还包括步骤：
147.形成金属零层，所述金属零层包括金属零层有源层，在所述源区204a和所述漏区204b的顶部分别形成有穿过所述第一层层间膜209和所述第零层层间膜206的所述金属零层有源层。
148.之后，还包括后续的层间膜和接触孔的形成工艺，直至所有后道工序(beol)完成，后续工艺和现有工艺相同，在此不做详细描述。
149.以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。