三维存储器及其制备方法、存储系统与流程

1.本技术涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3d nand)的结构、一种三维存储器的制备方法以及一种存储系统。


背景技术：

2.在制备三维存储器的过程中，存储阵列的叠层结构通常构建在衬底(例如，硅晶圆)上，随着堆叠层数的增加，三维存储器包括的薄膜层变得越来越复杂，当多个薄膜层堆叠时，应力可能在晶圆中累积并导致出现晶片翘曲、光刻变形等问题，严重影响了最终形成的三维存储器的整体性能。
3.此外，随着三维存储器中堆叠层数的不断提高，晶圆翘曲的问题也越来越严重。


技术实现要素：

4.本技术提供了一种可至少部分解决相关技术中存在的上述问题的三维存储器及其制备方法、存储系统。
5.本技术一方面提供了一种三维存储器的制备方法，所述制备方法包括：在衬底上形成叠层结构，叠层结构包括交替叠置的栅极牺牲层和绝缘层；去除栅极牺牲层以形成牺牲间隙；采用压应力复合金属层填充牺牲间隙以形成栅极导体层，其中，压应力复合金属层依次包括第一金属层和第二金属层。
6.在本技术一个实施方式中，所述第一金属层包括α型晶格结构；以及所述第二金属层包括α型晶格结构和β型晶格结构。
7.在本技术一个实施方式中所述α型晶格结构包括体心立方晶格结构。
8.在本技术一个实施方式中，所述方法包括：由钼制备所述第一金属层；以及由钨制备所述第二金属层。
9.在本技术一个实施方式中，所述第一金属层的电阻率小于所述第二金属层的电阻率。
10.在本技术一个实施方式中，将所述压应力复合金属层的电阻率设置为随所述压应力复合金属层中所述第二金属层的厚度减少而减少；将所述第二金属层的电阻率范围设置为200μω
·
cm至450μω
·
cm；以及将所述压应力复合金属层的电阻率范围设置为10μω
·
cm至20μω
·
cm。
11.在本技术一个实施方式中，所述三维存储器包括沿垂直于所述衬底的方向，至少穿过所述叠层结构的栅线缝隙，去除所述栅极牺牲层以形成牺牲间隙的步骤包括经由所述栅线缝隙去除所述栅极牺牲层，以形成所述牺牲间隙，其中采用压应力复合金属层填充所述牺牲间隙的步骤包括：经由所述栅线缝隙，通过化学气相沉积工艺或原子层沉积工艺依次形成所述第一金属层和所述第二金属层。
12.在本技术一个实施方式中，所述栅线缝隙延伸至所述衬底内，在采用压应力复合金属层填充所述牺牲间隙之后，所述制备方法还包括：采用介质填充层填充所述栅线缝隙，
以形成栅线缝隙结构；或者在所述栅线缝隙中形成绝缘隔离结构和阵列公共源极结构。
13.本技术另一方面提供了一种三维存储器，包括：半导体层；以及堆叠结构，设置在所述半导体层上，所述堆叠结构包括交替叠置的栅极导体层和绝缘层，其中所述栅极导体层包括压应力复合金属层，所述压应力复合金属层依次包括第一金属层和第二金属层。
14.在本技术一个实施方式中，所述第一金属层包括α型晶格结构；以及所述第二金属层包括α型晶格结构和β型晶格结构。
15.在本技术一个实施方式中，所述α型晶格结构包括体心立方晶格结构。
16.在本技术一个实施方式中，所述第一金属层包括钼，所述第二金属层包括钨。
17.在本技术一个实施方式中，所述第一金属层的厚度的范围为1nm至10nm。
18.在本技术一个实施方式中，所述第一金属层的电阻率小于所述第二金属层的电阻率。
19.在本技术一个实施方式中，所述压应力复合金属层的电阻率随所述压应力复合金属层中所述第二金属层的厚度减少而减少；所述第二金属层的电阻率范围为200μω
·
cm至450μω
·
cm；以及所述压应力复合金属层的电阻率范围为10μω
·
cm至20μω
·
cm。
20.在本技术一个实施方式中，所述三维存储器还包括位于所述绝缘层与所述第一金属层之间的粘连层。
21.在本技术一个实施方式中，所述三维存储器还包括位于所述绝缘层与所述粘连层之间的高介电常数阻隔层。
22.在本技术一个实施方式中，所述三维存储器还包括栅线缝隙结构，所述栅线缝隙结构沿垂直于所述半导体层的方向，至少穿过所述堆叠结构，所述栅线缝隙结构包括栅线缝隙和填充所述栅线缝隙的介质填充层；或者所述三维存储器还包括栅线缝隙，所述栅线缝隙沿垂直于所述半导体层的方向，至少穿过所述堆叠结构，所述栅线缝隙中形成有绝缘隔离结构和阵列公共源极结构。
23.本技术又一方面提供了一种存储系统，包括：所述存储系统包括控制器及本技术另一方面提供的、任一项所述的三维存储器，所述控制器耦合至所述三维存储器，且用于控制所述存储器存储数据。
24.在本技术一个实施方式中，所述三维存储器包括三维nand存储器和三维nor存储器中的至少一种。
25.根据本技术至少一个实施方式提供的三维存储器及其制备方法、存储系统，采用压应力复合金属层形成的栅极导体层所产生的薄膜应力为数值很小的压应力，其中压应力可理解为抵抗物体有压缩趋势的应力。因而由具有较小压应力的栅极导体层和绝缘层交替叠置形成的堆叠结构可具有较小的应力形变，并可改善晶圆翘曲。
26.此外，在本技术至少一个实施方式中，由于压应力复合金属层中的第一金属层的电阻率小于第二金属层的电阻率，因而使得压应力复合金属层具有优良导电性能，可提高最终形成的三维存储器的处理效率。
27.另外，发明人发现，用于形成三维存储器的栅极导体层的一些金属具有不同的变形体，且由这些不同的变形体所形成的栅极导体层具有不同的应力表现。以钨为例，钨的两种变形体α型晶格结构和β型晶格结构具有不同的晶面和晶向，其原子排列疏密程度不同，因而两者的热膨胀系数也有差异，因此作为三维存储器的栅极导体层时可具有不同的应力
表现。α型晶格结构的应力表现为压应力、且应力数值相对较小；β型晶格结构的应力表现为与压应力相反的拉应力，且应力数值相对较大。因而，包括α型晶格结构的栅极导体层可改善晶圆翘曲问题。
28.进一步地，发明人还发现在形成厚度一定的栅极导体层的时候，用于形成栅极导体层的另一些金属，例如钼，在其表面能的作用下可有效抑制上述一些金属向β型晶格结构生长，并促使这些金属向α型晶格结构生长，从而形成以α型晶格结构为主导的栅极导体层。因此，该栅极导体层具有应力数值相对较小的压应力，从而由该栅极导体层和绝缘层交替叠置形成的堆叠结构具有较小的应力形变。
附图说明
29.通过阅读参照以下附图所作的对非限制性实施例的详细描述，本技术的其它特征、目的和优点将会变得更明显。其中：
30.图1a是根据本技术一个实施方式的三维存储器局部的剖面示意图；
31.图1b是根据本技术一个实施方式的三维存储器翘曲的示意图；
32.图2是根据本技术一个实施方式的三维存储器的制备方法流程图；
33.图3a至图3f是根据本技术另一实施方式的三维存储器的制备方法的工艺剖面示意图；
34.图3g是根据本技术另一实施方式制备方法的三维存储器的剖面示意图；
35.图4是图3g中a处的局部放大图；
36.图5是本技术一个实施方式的栅极导体层的薄膜厚度与应力的关系曲线示意图；
37.图6是本技术一个实施方式的栅极导体层的薄膜厚度与电阻率的关系曲线示意图；
38.图7是本技术一个实施方式的三维存储器的剖面示意图；以及
39.图8是根据本技术的一个实施方式的存储系统结构示意图。
具体实施方式
40.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
41.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。
42.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
43.还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一
个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
44.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
45.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本技术。
46.此外，在本技术中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
47.图1a是根据本技术一个实施方式的三维存储器局部的剖面示意图。
48.如图1a所示，三维存储器100包括衬底110和在衬底110上形成的叠层结构120。叠层结构120可以由绝缘层121和不同于绝缘层121的栅极导体层122交替堆叠构成。多个绝缘层121和栅极导体层122在平行于衬底110的表面的方向延伸。
49.此外，在三维存储器100中还包括穿过叠层结构120的沟道结构130。形成沟道结构130的工艺可以是反应离子刻蚀(rie)、等离子干法刻蚀等工艺。
50.绝缘层121可包括氧化硅，此外，绝缘层121还可包括任何适当的氧化物材料。栅极导体层122可包括钨、钴、镍、钛等导电材料。形成栅极导体层122的方法可以是采用诸如化学气相沉积(cvd)或者原子层沉积(ald)等沉积方式，将导电材料薄膜沉积在牺牲间隙中，并填满牺牲间隙。
51.具体地，可采用如下方法形成栅极导体层122：
52.在衬底110上形成叠层结构(未示出)，叠层结构可由绝缘层121和不同于绝缘层121的栅极牺牲层(在后续替换为栅极导体层，未示出)交替堆叠构成。叠层结构可由一种或多种薄膜沉积工艺形成，形成工艺包括但不限于化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合。
53.此外，三维存储器100还可包括多个沿垂直于衬底110的方向，穿过叠层结构120的栅线缝隙123。可采用诸如图案化的掩膜曝光、光刻以及刻蚀形成栅线缝隙123。刻蚀的方法可以是干法刻蚀，干法刻蚀可例如是等离子刻蚀等。
54.经由上述已形成的栅线缝隙123，可去除栅极牺牲层，从而在叠层结构中形成牺牲间隙。去除栅极牺牲层的方法可例如是湿法刻蚀。在后续步骤中，可向牺牲间隙内填充例如钨等导电材料，形成三维存储器100的栅极导体层122。
55.发明人发现，用于形成三维存储器的栅极导体层的一些金属具有不同的变形体，且由这些不同的变形体所形成的栅极导体层具有不同的应力表现。以钨为例，钨的两种变形体α型晶格结构和β型晶格结构具有不同的晶面和晶向，其原子排列疏密程度不同，因而两者的热膨胀系数也有差异，因此在作为三维存储器的栅极导体层时，可具有不同的应力表现。α型晶格结构的应力表现为压应力、且应力数值相对较小；β型晶格结构的应力表现为
与压应力相反的拉应力，且应力数值相对较大。因而，包括α型晶格结构的栅极导体层可改善晶圆翘曲问题。
56.进一步地，发明人还发现在形成厚度一定的栅极导体层的时候，用于形成栅极导体层的另一些金属，例如钼，在其表面能的作用下可有效抑制上述一些金属向β型晶格结构生长，并促使这些金属向α型晶格结构生长，从而形成以α型晶格结构为主导的栅极导体层。因此，该栅极导体层具有应力数值相对较小的压应力，从而由该栅极导体层和绝缘层交替叠置形成的堆叠结构具有较小的应力形变。
57.具体地，发明人发现由于α型晶格结构和β型晶格结构具有不同的晶面和晶向，因而两者的原子排列疏密程度不同，此外作为表征原子排列最紧密的平面的滑移面以及表征原子排列最密排方向的滑移方向也均不同，另外α型晶格结构和β型晶格结构中滑移面和滑移数目也不同，运动情况也不同。因而基于上述原因，由α型晶格结构和β型晶格结构形成的薄膜层的变形情况不同。通过下述具体的实施方式，发明人发现用于形成栅极导体层的一些金属的α型晶格结构可有效改善晶圆翘曲问题，此外用于形成栅极导体层的另外一些金属还可有效抑制上述一些金属向β型晶格结构生长，并促使其向α型晶格结构生长。图1b是根据本技术一个实施方式的三维存储器100翘曲的示意图。
58.如图1b所示，通过诸如β型晶格结构的金属材料(例如，β型晶格结构的钨)沉积形成的薄膜层具有较大的拉应力，使薄膜层发生形变，当薄膜层的形变超过一定限度时，最终可能导致晶圆(三维存储器100)发生弯曲或者无法在机台中进行相应制程。此外，随着三维存储器100的堆叠层数的增加，这种拉应力会导致整个晶圆翘曲形变的情况加剧，并在该拉应力的作用下形成了中间低两端高的马鞍状形状。此外，由于晶圆发生了形变，会导致后续制备工艺中出现叠层错位、套刻精度偏移等一系列问题，严重时会导致三维存储器的损坏和失效。
59.图2是本技术一个实施方式的三维存储器的制备方法1000的示例性流程图。如图2所示，本技术提供的三维存储器的制备方法1000包括：
60.s110，在衬底上形成叠层结构，叠层结构包括交替叠置的栅极牺牲层和绝缘层；
61.s120，去除栅极牺牲层以形成牺牲间隙；
62.s130，采用压应力复合金属层填充牺牲间隙以形成栅极导体层，其中，压应力复合金属层依次包括第一金属层和第二金属层。
63.应理解的是，制备方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图2所示的顺序执行的。
64.下面结合图3a至图3g以及图4至图6进一步描述上述的步骤s110至s130。
65.s110，在衬底上形成叠层结构，叠层结构包括交替叠置的栅极牺牲层和绝缘层。
66.图3a是根据本技术一个实施方式的、在叠层结构220中形成栅线缝隙240后所形成的结构的剖面示意图。
67.如图3a所示，在步骤s110中，衬底210可以是半导体衬底晶圆，例如硅衬底(si)、锗衬底(ge)、锗化硅衬底(sige)、绝缘体上硅(soi，silicon on insulator)或绝缘体上锗(goi，germanium on insulator)等半导体衬底。在一些实施方式中，该衬底210还可包括其他元素半导体或化合物半导体的衬底，如gaas、inp或sic等。此外，衬底210还可以是叠层结
构，例如si/sige等；或者包括其他外延结构，例如绝缘体上锗硅(sgoi)等。衬底210还可以是红宝石衬底、蓝宝石衬底、玻璃衬底等绝缘衬底。图3a中所示的衬底210可以已经经过了一些必要的处理，例如已形成公共源区或者已经经过了必要的清洗等。
68.在该步骤中，在一些实施方式中，可由一种或多种薄膜沉积工艺在衬底210上形成叠层结构220，上述工艺可包括但不限于化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合。
69.叠层结构220包括交替叠置的绝缘层221和栅极牺牲层222，其中绝缘层221可包括诸如氧化硅，栅极牺牲层222可包括诸如氮化硅。也就是说，在叠层结构220中，多个氧化硅层和多个氮化硅层在垂直于衬底210的方向上交替。
70.多个绝缘层221可具有相同的厚度或者具有不同的厚度。例如，每一绝缘层221的厚度可处于10nm到100nm的范围内，可选地，每一绝缘层221的厚度可大致为25nm。类似地，多个栅极牺牲层222可具有相同的厚度或者具有不同的厚度。例如，每一栅极牺牲层222的厚度可处于10nm到100nm的范围内，可选地，每一栅极牺牲层222的厚度可大致为35nm。
71.需要指出的是，在本技术中，绝缘层221还可包括任何适当的氧化物材料，以及栅极牺牲层222还可包括任何适当的氮化物材料。例如，氧化物材料可包括硅化物，并且氮化物材料的元素可包括但不限于氧化硅层、氮化硅层和氮氧化硅层中的任意一个或多个。
72.s120，去除栅极牺牲层以形成牺牲间隙。
73.图3b是根据本技术一个实施方式的、在叠层结构220中形成牺牲间隙250后所形成的结构的剖面示意图。
74.在步骤s120的一些实施方式中，继续参照图3a所示，可采用光刻和刻蚀工艺(例如湿法或者干法刻蚀工艺)在预定区域内形成沿垂直于衬底210的方向，穿过叠层结构220的栅线缝隙240。如图3a和3b所示，在形成栅线缝隙240之后，可采用例如湿法刻蚀工艺，经由栅线缝隙240去除叠层结构220中的栅极牺牲层222，从而形成牺牲间隙250。
75.可选地，栅线缝隙240可延伸至例如衬底210中。然而，本领域技术人员应该理解，在未背离本技术教导的情况下，栅线缝隙240也可根据三维存储器架构的不同设置而穿过叠层结构220并延伸至衬底210所包括的不同的层结构中，或者栅线缝隙240也可仅穿过叠层结构220，本技术对此不作限定。
76.如图3b所示，栅线缝隙240可沿平行或者大致平行于衬底210的第一方向(例如垂直或者大致垂直于图中示出的栅线缝隙240剖面的方向)延伸，以将叠层结构220以及形成于叠层结构220中的多个沟道结构230分割为存储块。
77.在一些实施方式中，沟道结构230穿过叠层结构220，并沿朝向衬底210的方向例如大致垂直于衬底210的方向延伸至衬底210中。示例性地，沟道结构230可例如具有圆柱体、圆台体或者棱柱体等的大致轮廓形状。
78.图4是图3g中a处的局部放大图。
79.如图4所示，沟道结构230可例如包括由外向内依次设置的功能层232和沟道层231的外壁结构。可选地，功能层232可例如包括由外向内依次设置的电荷阻挡层2321、电荷捕获层2322和隧穿层2323。电荷阻挡层2321、电荷捕获层2322和隧穿层2323的材料可依次包括例如氧化硅、氮化硅和氧化硅，进而形成具有ono结构的功能层232。沟道层231的材料可包括例如硅(诸如非晶硅、多晶硅、单晶硅)等半导体材料。示例性地，多个沟道结构230可在
平行于衬底210的平面上成行(例如，交错成行)排列。
80.再次参考图3a和图4，在一些实施方式中，沟道结构230可例如在形成栅线缝隙240之前形成。示例性地，沟道结构230可采用光刻和蚀刻工艺(例如干法或者湿法刻蚀工艺)以及薄膜沉积工艺形成。示例性地，首先可采用光刻和刻蚀工艺形成穿过(例如，依次穿过)叠层结构220并延伸至衬底210中的沟道孔。进一步地，可采用诸如cvd、pvd、ald或者其任意组合的薄膜沉积工艺，在沟道孔的内壁依次形成包括电荷阻挡层2321、电荷捕获层2322和隧穿层2323的功能层232以及沟道层231。可选地，可采用诸如cvd、pvd、ald或其任何组合薄膜沉积工艺，在形成有功能层232和沟道层231的沟道孔内填充例如氧化硅的电介质材料。
81.在一些实施方式中，沟道结构230还可包括位于其远离衬底210的端部的沟道插塞(未示出)。沟道插塞可采用例如与沟道层231相同的半导体材料制备并与沟道层231相接触。沟道插塞可起到例如沟道结构230的漏极的作用。
82.s130，采用压应力复合金属层填充牺牲间隙以形成栅极导体层，其中，压应力复合金属层依次包括第一金属层和第二金属层。
83.图3e是根据本技术一个实施方式的、在牺牲间隙250内填充第一金属层280后所形成的结构的剖面示意图。图3f是根据本技术一个实施方式的、在牺牲间隙250内填充第二金属层290后所形成的结构的剖面示意图。图3g是根据本技术一个实施方式的、形成栅线缝隙结构241后所形成的结构的剖面示意图。
84.在该步骤中的一些实施方式中，如图3e至图3g所示，在形成牺牲间隙250之后，可采用诸如化学气相沉积工艺或者原子层沉积工艺，或其任何组合等薄膜沉积工艺，在牺牲间隙250内填充压应力复合金属层以形成栅极导体层222’。压应力复合金属层依次包括第一金属层280和第二金属层290。
85.具体地，在牺牲间隙250内填充压应力复合金属层的步骤可包括：如图3e所示，经由栅线缝隙240，通过诸如化学气相沉积工艺或原子层沉积工艺形成第一金属层280；以及如图3f所示，经由栅线缝隙240，通过诸如化学气相沉积工艺或原子层沉积工艺形成第二金属层290。
86.此外，在本技术的一些实施方式中，第一金属层280和第二金属层290可均包括α型晶格结构，例如第一金属层280和第二金属层290可均包括体心立方晶格结构，此外，第二金属层290还可包括β型晶格结构。
87.具体地，在结晶学中可把组成晶体的质点抽象成为几何点，由这些等同点集合而成的点阵，称为空间点阵，或将这些集合所形成的格子叫做空间格子。在空间格子中，可找出一个具有周期性排列的、大小与形状相等的、体积最小的平行六面体，这个最小单位格子用以表示晶体结构的基本单元，称为晶胞。描述晶胞结构的六个参数可以是a、b、c、α、β和γ，其中根据氢键排列位置不同，可形成α和β两种不同的晶格结构。在α型晶格结构中氢键位置的高度相等，呈三斜晶体；在β型晶格结构中氢键高度不等，上下交错排列，其晶型属单斜晶系。此外，同一金属的α型晶格结构和β型晶格结构可具有不同的电阻率，因而通过检测金属的电阻率，可检测金属的晶格结构。
88.发明人发现由于α型晶格结构和β型晶格结构具有不同的晶面和晶向，因而两者的原子排列疏密程度不同，此外作为表征原子排列最紧密的平面的滑移面以及表征原子排列最密排方向的滑移方向也均不同，另外α型晶格结构和β型晶格结构中滑移面和滑移数目也
不同，运动情况也不同。因而基于上述原因，由α型晶格结构和β型晶格结构形成的薄膜层的变形情况也不同。
89.如图1b所示，通过β型晶格结构的金属材料形成的薄膜层的应力为拉应力，拉应力可理解为抵抗物体有拉伸趋势的应力，其与压应力的作用方向相反。此外，β型晶格结构的金属材料形成的薄膜层的拉应力的应力数值很大，导致薄膜层发生形变，当薄膜层的形变超过一定限度时，最终可能导致晶圆发生弯曲变形，在该拉应力的作用下形成了中间低两端高的马鞍状形状。
90.进一步地，发明人还发现，通过在牺牲间隙内先形成一层薄膜结构的第一金属层，该第一金属层例如可具有α型晶格结构，之后由于在栅极导体层的厚度一定的条件下表面能起主要作用，因而在第一金属层的表面能的作用下，用于形成第二金属层的金属的晶粒也可同样选择与第一金属层同样的晶格结构生长，从而使得第二金属层也可包括α型晶格结构。根据上述分析，α型晶格结构的应力表现为压应力，其中压应力可理解为抵抗物体有压缩趋势的应力。且应力数值相对较小。因而，当压应力复合金属层的第一金属层和第二金属层都包括α型晶格结构时，可减小三维存储器中堆叠结构的应力形变，改善晶圆翘曲问题。
91.换言之，第一金属层280可用于限制第二金属层290向β型晶格结构生长，并促使第二金属层290向α型晶格结构生长。以第一金属层280为钼，第二金属层290为钨为例，发明人发现钼具有α型晶格结构，在栅极导体层222’的厚度一定的条件下，钼表面能起主要作用，可有效抑制后续形成的钨向β型晶格结构生长，并促使钨向α型晶格结构生长，因而作为一种选择，第二金属层290可由钨制备，第一金属层290可由钼制备。
92.此外，在本技术的一些实施方式中，第一金属层280和第二金属层290可均为α型晶格结构，例如第一金属层280和第二金属层290可均为体心立方晶格结构，因而可进一步保证所形成的栅极导体层222’在形成之后的薄膜应力为压应力。
93.具体地，如图3e和3f所示，第一金属层280为α型晶格结构，在牺牲间隙250内首先形成一层薄膜结构的第一金属层280，在第一金属层280的表面能的作用下，当在第一金属层280上继续形成薄膜结构的第二金属层290时，可使第二金属层290也生长为α型晶格结构，α型晶格结构可使栅极导体层222’在形成之后的薄膜应力为数值很小的压应力，因而可改善单一由诸如钨等金属沉积形成的第二金属层所产生的拉应力太大导致的晶圆翘曲问题，使晶圆保持相对水平的状态。
94.以采用钨形成第二金属层290，采用钼形成第一金属层280为例，钨具有体心立方晶格结构(可理解为一种α型晶格结构)和面心立方晶格结构(可理解为一种β型晶格结构)两种结构。换言之，如果在钨沉积的过程中钨晶粒生长为面心立方晶格结构，那么最终形成薄膜结构的薄膜应力即为拉应力，拉应力的薄膜应力值较大。本技术通过在牺牲间隙250内先形成一层薄膜结构的第一金属层280，例如钼层，钼为体心立方晶格结构。因而，在压应力复合金属层薄膜所形成的栅极导体层222’的厚度一定的条件下，第一金属层280的表面能起主要作用，作为第二金属层290的钨晶粒也同样选择体心立方晶格结构(α型晶格结构)生长。
95.作为一种选择，第一金属层280的厚度的范围可为1nm至10nm，以在栅极导体层222’的厚度一定的条件下，使得第一金属层280的表面能起主要作用，有利于促使第二金属
层290向α型晶格结构生长。
96.换言之，发明人通过选择具有良好导电性能、且为α型晶格结构的材料形成第一金属层280，从而在栅极导体层222’的厚度一定的条件下，使第二金属层290也包括α型晶格结构，从而使最终形成的栅极导体层222’的应力为数值很小的压应力，改善单一由诸如钨等金属沉积形成的第二金属层所产生的数值很大的拉应力导致的晶圆翘曲问题。
97.图3d是根据本技术一个实施方式的、在牺牲间隙250内形成粘连层270后所形成的结构的剖面示意图。
98.在本技术的一些实施方式中，采用压应力复合金属层填充牺牲间隙之前还包括：在牺牲间隙250中形成粘连层270。
99.具体地，如图3d和3g所示，在本步骤中所形成的粘连层270是为了使后续沉积在待填充空隙中的栅极导体层222’(也可理解为压应力复合金属层)更好地附着在牺牲间隙250中。此外，在后续形成栅极导体层222’的过程中，可能会对待填充空隙中的材料造成一定的腐蚀和破坏，该粘连层270还可起到阻挡和缓冲的作用。
100.本技术对粘连层270的材料不做限制，可采用能够达到上述功能的材料来形成该粘连层270，例如粘连层270的材料可包括钛、钛氮化物、金属钽、钽氮化物，及其硅化物、衍生物、合金，或组合。可选地，粘连层270可以是氮化钛层。此外，可通过诸如原子层沉积工艺、热生长工艺或任何适当的工艺形成粘连层270。
101.此外，在本技术的一些实施方式中，在牺牲间隙中形成粘连层之前还包括：在牺牲间隙250中形成高介电常数阻隔层260。
102.具体地，如图3c和3g所示，在形成粘连层270之前，根据本技术的一个实施方式的三维存储器200的制备方法1000还包括采用例如cvd、pvd、ald或其任何组合等薄膜沉积工艺，在牺牲间隙250的内壁以及栅线缝隙240的内壁上形成高介电常数阻隔层，该高介电常数阻隔层包括位于牺牲间隙250的内壁的高介电常数阻隔层260。
103.在一些实施方式中，如图3g所示，在前述采用压应力复合金属层填充牺牲间隙250(如图3a所示)之后还包括：采用介质填充层填充栅线缝隙240，从而形成栅线缝隙结构241。栅线缝隙结构241可穿过叠层结构220并延伸至衬底210中。然而，本领域技术人员应该理解，在未背离本技术教导的情况下，栅线缝隙结构241也可根据三维存储器架构的不同设置而选择穿过叠层结构220、并延伸至衬底210所包括的不同的层结构中，或者栅线缝隙结构241也可仅穿过叠层结构220。
104.此外，在本技术的另外一些实施方式中，栅线缝隙240不仅用于将栅极导体分割成多条栅线，而且用于形成阵列共源极连接的通道孔。为此，栅线缝隙240可穿过叠层结构220并延伸至衬底210内。具体地，在前述采用压应力复合金属层填充牺牲间隙之后还包括：在栅线缝隙240内形成绝缘隔离结构和公共源极线(array commen source line，acs)，其中形成acs等制备工艺可采用常规工艺，根据实际需要进行制备，在此不做赘述。
105.如图3f和3g所示，在牺牲间隙250(如图3e所示)中形成应力复合金属层后，需要进行回蚀刻，以重新形成栅线缝隙240。该回蚀刻使用氟化硫、氮及氯作为蚀刻剂，以移除栅极导体层222’形成于栅线缝隙240中的部分。
106.在该步骤中形成的栅极导体层222’与绝缘层221交替堆叠，从而形成堆叠结构220’。与图3a中的叠层结构220相比，图3g的堆叠结构220’中的栅极导体层222’置换了图3a
的叠层结构220中的栅极牺牲层222。
107.图5是本技术实施方式的栅极导体层的薄膜厚度与薄膜应力的关系曲线示意图。
108.如图5所示，发明人还研究了栅极导体层的薄膜厚度与其薄膜应力之间的关系。由于栅极牺牲层222(如图3a所示)的厚度通常在10nm至100nm之间，因此，栅极导体层222’(如图3g所示)的厚度也通常在10nm至100nm之间。
109.参照图5，横轴是栅极导体层的薄膜厚度(thickness)，纵轴是栅极导体层的薄膜应力(residual stress)。01曲线为采用诸如单一的第二金属作为栅极导体层，第二金属所形成的栅极导体层的厚度与薄膜应力的关系曲线。02曲线为采用包括第一金属和第二金属的组合的压应力复合金属层作为栅极导体层，压应力复合金属层所形成的栅极导体层的厚度与薄膜应力的关系曲线。当栅极导体层采用同一厚度时，例如以栅极导体层的薄膜厚度为t1为例，从01曲线中可知，第二金属作为栅极导体层的薄膜应力为σ1，从02曲线中可知，压应力复合金属层作为栅极导体层的薄膜应力为σ2。从图5中可明显确定，σ1为大于0的数，表明此时的栅极导体层的薄膜应力为拉应力；σ2为小于0的数，表明此时的栅极导体层的薄膜应力为压应力。此外，σ2的绝对值与σ1的绝对值相比要小得多，例如在栅极导体层的薄膜厚度为t1时，σ1的绝对值在400mpa至500mpa之间，σ2的绝对值在100mpa至200mpa之间。
110.由此，在采用压应力复合金属层形成栅极导体层时，在压应力复合金属层所产生的压应力的作用下，可改善单一由诸如钨等金属沉积形成的第二金属层所产生的拉应力太大导致的晶圆翘曲问题，使晶圆保持相对水平的状态。
111.此外，在本技术的一些实施方式中，发明人还发现，可选用具有低电阻率、良好的导电性以及高稳定性的金属材料作为第一金属层，从而使最终形成的压应力复合金属层具有优良导电性能，提高形成的三维存储器的处理效率。
112.另外，压应力复合金属层的电阻率可随压应力复合金属层中第二金属层的厚度减少而减少。第二金属层的电阻率范围可为200μω
·
cm至450μω
·
cm；压应力复合金属层的电阻率范围可为10μω
·
cm至20μω
·
cm。
113.图6是本技术实施方式的栅极导体层的薄膜厚度与电阻率的关系曲线示意图。
114.在本技术的一个实施方式在，可选择具有低电阻率、良好的导电性以及高稳定性的金属材料作为第一金属层，并使得第一金属层的电阻率小于第二金属层的电阻率。因而，由压应力复合金属层形成的栅极导体层，其电阻率比单一采用诸如钨等第二金属作为栅极导体层的电阻率小很多。
115.如图6所示，横轴是栅极导体层的薄膜厚度(thickness)，纵轴是栅极导体层的薄膜电阻率(resistivity)。03曲线为采用第二金属作为栅极导体层，第二金属所形成的栅极导体层的厚度与电阻率的关系曲线。04曲线为采用包括第一金属和第二金属的组合的压应力复合金属层作为栅极导体层，压应力复合金属层所形成的栅极导体层的厚度与电阻率的关系曲线。在压应力复合金属层中，第一金属层可具有低电阻率、良好的导电性以及高稳定性，此外第一金属层的电阻率还小于第二金属层的电阻率，例如压应力复合金属层可选用钼作为第一金属层，钨作为第二金属层。
116.当栅极导体层采用同一厚度时，以薄膜厚度为t2为例，从03曲线可知，第二金属作为栅极导体层的电阻率为r1，从04曲线可知，压应力复合金属层作为栅极导体层的电阻率为r2。从图6中可明显确定，r1的范围在250μω
·
cm至450μω
·
cm，r2的范围在10μω
·
cm至
16μω
·
cm，r1远大于r2。因而，压应力复合金属层形成的栅极导体层具有较低的电阻率和优良导电性能，具有超低电阻特性的栅极导体层能够提高三维存储器的处理效率。
117.因而，根据本技术的至少一个实施方式，由于压应力复合金属层中的第一金属层的电阻率小于第二金属层的电阻率，因而使得压应力复合金属层具有优良导电性能，可提高最终形成的三维存储器的处理效率。图7是本技术一个实施方式的三维存储器200的剖面示意图。
118.如图3g和图7所示，本技术的另一方面还提供了一种三维存储器200。该三维存储器200可采用上述任一制备方法制备。该三维存储器200可包括：半导体层210’和设置在半导体层210’上的堆叠结构220’。半导体层210’可与沟道层231连接，用于形成导通三维存储器200中存储单元工作的电路回路。
119.作为一种选择，结合图3g和图7，在本技术一个实施方式中，半导体层210’可至少与沟道层330的底面部分连接。然而，本领域技术人员应该理解，在未背离本技术教导的情况下，半导体层210’与沟道层231连接的连接位置以及半导体层210’的层结构可根据三维存储器架构的不同而不同，本技术对此不作限定。
120.堆叠结构220’包括交替叠置的栅极导体层222’和绝缘层221；其中栅极导体层222’包括压应力复合金属层，压应力复合金属层依次包括第一金属层280和第二金属层290。
121.根据本技术至少一个实施方式提供的三维存储器，采用压应力复合金属层形成的栅极导体层所产生的薄膜应力为数值很小的压应力，因而具有较小压应力的栅极导体层和绝缘层交替叠置形成的堆叠结构可具有较小的应力形变，并可改善晶圆翘曲。
122.作为一种选择，第一金属层280的厚度的范围为1nm至10nm。从而在栅极导体层222’的厚度一定的条件下，使得第一金属层280的表面能起主要作用，有利于促使第二金属层290向α型晶格结构生长。
123.此外，在本技术的一些实施方式中，第一金属层可包括α型晶格结构；以及第二金属层可包括α型晶格结构和β型晶格结构。
124.发明人发现由于α型晶格结构和β型晶格结构具有不同的晶面和晶向，因而两者的原子排列疏密程度不同，此外作为表征原子排列最紧密的平面的滑移面以及表征原子排列最密排方向的滑移方向也均不同，另外α型晶格结构和β型晶格结构中滑移面和滑移数目也不同，运动情况也不同。因而基于上述原因，由α型晶格结构和β型晶格结构形成的薄膜层的变形情况也不同。
125.因而，由上述这些不同的变形体所形成的栅极导体层具有不同的应力表现。α型晶格结构的薄膜应力表现为压应力、且应力数值相对较小；β型晶格结构的薄膜应力表现为与压应力相反的拉应力，且应力数值相对较大。两种变形体对堆叠结构的应力形变影响不同，其中α型晶格结构可改善晶圆翘曲问题。进一步地，发明人还发现用于形成栅极导体层的另外一些金属，可有效抑制上述一些金属向β型晶格结构生长，并促使上述一些金属向α型晶格结构生长。例如，钼可有效抑制钨向β型晶格结构生长，并促使钨向α型晶格结构生长。
126.进一步地，发明人还发现，通过先形成一层薄膜结构的第一金属层，该第一金属层例如可具有α型晶格结构，例如体心立方晶格结构，之后由于在栅极导体层的厚度一定的条件下，第一金属层的表面能起主要作用，因而用于形成第二金属层的金属的晶粒也可同样
选择与第一金属层同样的晶格结构生长，从而使得第二金属层也可包括α型晶格结构。根据上述分析，当压应力复合金属层的第一金属层和第二金属层都包括α型晶格结构时，由于α型晶格结构所产生的薄膜应力为压应力，且数值很小，因而可减小三维存储器中堆叠结构的应力形变，改善晶圆翘曲问题。
127.在本技术的一些实施方式中，第一金属层280和第二金属层290可均为α型晶格结构，例如第一金属层280和第二金属层290可均为体心立方晶格结构，因而可进一步保证所形成的栅极导体层222’在形成之后的薄膜应力为数值很小的压应力。
128.此外，在本技术的一些实施方式中，α型晶格结构可包括体心立方晶格结构。
129.作为一种选择，在本技术的一些实施方式中，第一金属层280可为钼，第二金属层290可包括钨。具体地，钨具有体心立方晶格结构(可理解为一种α型晶格结构)和面心立方晶格结构(可理解为一种β型晶格结构)两种结构。换言之，如果在钨沉积的过程中钨晶粒生长为面心立方晶格结构，那么最终形成薄膜结构的薄膜应力即为应力值较大的拉应力。相反，通过先形成一层薄膜结构的第一金属层280，钼为体心立方晶格结构。因而，在压应力复合金属层薄膜所形成的栅极导体层222’的厚度一定的条件下，表面能起主要作用，作为第二金属层290的钨晶粒也同样选择体心立方晶格结构生长。因而，最终形成的栅极导体层222’的薄膜应力为应力值较小的压应力，该压应力可减小堆叠结构220’的应力形变，改善晶圆翘曲问题。
130.此外，第一金属层280的电阻率可小于第二金属层290的电阻率，以提高栅极导体层222’的导电性能。栅极导体层222’因而可具有超低电阻特性，能够提高存储器的处理效率。
131.在本技术的一些实施方式中，压应力复合金属层的电阻率随压应力复合金属层中第二金属层290的厚度减少而减少；第二金属层290的电阻率范围为200μω
·
cm至450μω
·
cm；压应力复合金属层的电阻率范围为10μω
·
cm至20μω
·
cm。
132.此外，在本技术的一些实施方式中，三维存储器200还可包括沟道结构230。
133.沟道结构230穿过堆叠结构220’，并沿朝向半导体层210’的方向例如垂直于半导体层210’的方向延伸至半导体层210’中。示例性地，沟道结构230可例如具有圆柱体、圆台体或者棱柱体等的大致轮廓形状。
134.如图4所示，沟道结构230可例如包括由外向内依次设置的功能层232和沟道层231的外壁结构。可选地，功能层232可例如包括由外向内依次设置的电荷阻挡层2321、电荷捕获层2322和隧穿层2323。电荷阻挡层2321、电荷捕获层2322和隧穿层2323的材料可依次包括例如氧化硅、氮化硅和氧化硅，进而形成具有ono结构的功能层232。沟道层231的材料可包括例如硅(诸如非晶硅、多晶硅、单晶硅)等半导体材料。示例性地，多个沟道结构230可在平行于衬底210的平面上成行(例如，交错成行)排列。
135.再次参考图7，作为一种选择，三维存储器200还可包括栅线缝隙结构241。栅线缝隙结构241可沿垂直于半导体层210’的方向，至少穿过堆叠结构220’。作为一种选择，栅线缝隙结构241还可延伸至半导体层210’中。然而，本领域技术人员应该理解，在未背离本技术教导的情况下，栅线缝隙结构241也可根据三维存储器架构的不同设置而穿过堆叠结构220’并延伸至半导体层210’所包括的不同的层结构中，或者栅线缝隙结构241也可仅穿过堆叠结构220’。
136.此外，作为另一种选择，三维存储器200还可包括阵列公共源极结构(未示出)，阵列公共源极结构可设置在栅线缝隙240(如图3f所示)中。栅线缝隙240可至少穿过堆叠结构220’(如图3g所示)，栅线缝隙240中可形成有绝缘隔离结构(未示出)和阵列公共源极结构。
137.再次参考图3g，在本技术一个实施方式中，三维存储器200还包括位于绝缘层221与第一金属层280之间的粘连层270。
138.如图3d所示，粘连层270的形成是为了使沉积在待填充空隙中的栅极导体层(压应力复合金属层)更好的附着在牺牲间隙中。此外，在沉积栅极导体层的过程中，可能会对待填充空隙中的材料造成一定的腐蚀和破坏，该粘连层270还可以起到阻挡和缓冲的作用。本技术对粘连层270的材料不做限制，可采用能够达到上述功能的材料来形成该粘连层，例如粘连层270的材料可包括钛、钛氮化物、金属钽、钽氮化物，及其硅化物、衍生物、合金，或组合。
139.在本技术一个实施方式中，三维存储器200还包括位于绝缘层221与粘连层270之间的高介电常数阻隔层260。
140.由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。
141.图8是根据本技术一个实施方式的存储系统30000结构示意图。
142.如图8所示，本技术的又一方面的至少一个实施方式还提供了一种存储器系统30000。存储器系统30000可包括存储器20000和控制器32000。存储器20000可与上文中任意实施方式的所描述的存储器相同，本技术对此不再赘述。存储器系统30000可以是二维存储系统或者三维存储系统，下面以三维存储器系统为例进行说明。
143.作为一种选择，在本技术的一些实施方式中，三维存储器可包括三维nand存储器和三维nor存储器中的至少一种。
144.具体地，存储器系统30000可包括三维存储器20000和控制器32000。三维存储器20000可与上文中任意实施方式的所描述的三维存储器相同，本技术对此不再赘述。控制器32000可通过通道ch控制三维存储器20000，并且三维存储器20000可响应于来自主机31000的请求基于控制器32000的控制而执行操作。三维存储器20000可通过通道ch从控制器32000接收命令cmd和地址addr并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器20000可对由地址选择的区域执行与命令相对应的内部操作。
145.在一些实施方式中，三维存储器系统可被实施为诸如通用闪存存储(ufs)装置，固态硬盘(ssd)，mmc、emmc、rs-mmc和微型mmc形式的多媒体卡，sd、迷你sd和微型sd形式的安全数字卡，个人计算机存储卡国际协会(pcmcia)卡类型的存储装置，外围组件互连(pci)类型的存储装置，高速pci(pci-e)类型的存储装置，紧凑型闪存(cf)卡，智能媒体卡或者记忆棒等。本技术提供的存储系统，由于设置了本技术提供的三维存储器，因而具有与所述三维存储器相同的有益效果，在此不做赘述。
146.尽管在此描述了三维存储器的示例性制备方法和结构，但可以理解，一个或多个特征可以从该三维存储器的结构中被省略、替代或者增加。例如，衬底中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性。
147.以上描述仅为本技术的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方
案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。