用于识别半导体装置中的潜在可靠性缺陷的系统及方法与流程

用于识别半导体装置中的潜在可靠性缺陷的系统及方法
1.相关申请案的交叉参考
2.本技术案根据35u.s.c.
§
119(e)规定主张在2020年1月30日申请的序列号为62/967,964的美国临时申请案的权利，所述申请案的全部内容以引用的方式并入本文中。
技术领域
3.本公开大体上涉及半导体装置，且更特定来说，涉及用于识别半导体装置中的潜在可靠性缺陷的系统及方法。


背景技术：

4.半导体装置的制造通常可需要成百上千个处理步骤来形成运作装置。在这些处理步骤的进程中，可执行各种检验及/或计量测量以识别缺陷及/或监测关于装置的各种参数。还可执行电测试以验证或评估装置的功能性。然而，虽然一些经检测缺陷及计量误差可非常显著以便清楚地指示装置故障，但较小变化可在装置暴露到其工作环境之后引起装置的早期可靠性故障。半导体装置(例如汽车、军事、航空及医疗应用)的风险规避用户开始寻求超过当前百万分之一(ppm)水平的在十亿分之一(ppb)范围内的故障率。随着汽车、军事、航空及医疗应用中对半导体装置的需求不断增加，辨识及控制可靠性缺陷对于满足这些行业要求至关重要。因此，可期望提供用于可靠性缺陷检测的系统及方法。


技术实现要素：

5.公开一种根据本公开的一或多个实施例的系统。在一个说明性实施例中，所述系统包含通信地耦合到一或多个在线样本分析工具及一或多个应力测试工具的控制器。在另一说明性实施例中，所述控制器包含一或多个处理器，所述一或多个处理器经配置以执行程序指令，从而引起所述一或多个处理器用所述一或多个应力测试工具对多个晶片中的至少一些者执行一或多个应力测试以确定所述多个晶片的通过集合及所述多个晶片的未通过集合。在另一说明性实施例中，所述多个晶片从所述一或多个在线样本分析工具接收。在另一说明性实施例中，所述多个晶片中的每一晶片包含多个层。在另一说明性实施例中，所述多个层中的每一层包含多个裸片。在另一说明性实施例中，所述控制器包含一或多个处理器，所述一或多个处理器经配置以执行程序指令，从而引起所述一或多个处理器对所述多个晶片的所述未通过集合中的至少一些晶片执行可靠性回击分析。在另一说明性实施例中，所述控制器包含一或多个处理器，所述一或多个处理器经配置以执行程序指令，从而引起所述一或多个处理器分析所述可靠性回击分析以确定由一或多个潜在可靠性缺陷(lrd)引起的一或多个裸片故障链的一或多个地理位置。在另一说明性实施例中，所述控制器包含一或多个处理器，所述一或多个处理器经配置以执行程序指令，从而引起所述一或多个处理器对由所述lrd引起的所述一或多个裸片故障链的所述一或多个地理位置执行地理回击分析。
6.公开一种根据本公开的一或多个实施例的方法。在一个说明性实施例中，所述方
法可包含(但不限于)用一或多个应力测试工具对多个晶片中的至少一些者执行一或多个应力测试以确定所述多个晶片的通过集合及所述多个晶片的未通过集合。在另一说明性实施例中，所述多个晶片从一或多个在线样本分析工具接收。在另一说明性实施例中，所述多个晶片中的每一晶片包含多个层。在另一说明性实施例中，所述多个层中的每一层包含多个裸片。在另一说明性实施例中，所述方法可包含(但不限于)对所述多个晶片的所述未通过集合中的至少一些晶片执行可靠性回击分析。在另一说明性实施例中，所述方法可包含(但不限于)分析所述可靠性回击分析以确定由一或多个潜在可靠性缺陷(lrd)引起的一或多个裸片故障链的一或多个地理位置。在另一说明性实施例中，所述方法可包含(但不限于)对由所述lrd引起的所述一或多个裸片故障链的所述一或多个地理位置执行地理回击分析。
7.公开一种根据本公开的一或多个实施例的系统。在一个说明性实施例中，所述系统包含一或多个在线样本分析工具。在另一说明性实施例中，所述系统包含一或多个应力测试工具。在另一说明性实施例中，所述系统包含通信地耦合到所述一或多个在线样本分析工具及所述一或多个应力测试工具的控制器。在另一说明性实施例中，所述控制器包含一或多个处理器，所述一或多个处理器经配置以执行程序指令，从而引起所述一或多个处理器用所述一或多个应力测试工具对多个晶片中的至少一些者执行一或多个应力测试以确定所述多个晶片的通过集合及所述多个晶片的未通过集合。在另一说明性实施例中，所述多个晶片从所述一或多个在线样本分析工具接收。在另一说明性实施例中，所述多个晶片中的每一晶片包含多个层。在另一说明性实施例中，所述多个层中的每一层包含多个裸片。在另一说明性实施例中，所述控制器包含一或多个处理器，所述一或多个处理器经配置以执行程序指令，从而引起所述一或多个处理器对所述多个晶片的所述未通过集合中的至少一些晶片执行可靠性回击分析。在另一说明性实施例中，所述控制器包含一或多个处理器，所述一或多个处理器经配置以执行程序指令，从而引起所述一或多个处理器分析所述可靠性回击分析以确定由一或多个潜在可靠性缺陷(lrd)引起的一或多个裸片故障链的一或多个地理位置。在另一说明性实施例中，所述控制器包含一或多个处理器，所述一或多个处理器经配置以执行程序指令，从而引起所述一或多个处理器对由所述lrd引起的所述一或多个裸片故障链的所述一或多个地理位置执行地理回击分析。
8.应理解，前文概述及下文详细描述两者仅为示范性及说明性且并不一定限制如所主张的本发明。并入说明书且构成说明书的一部分的附图说明本发明的实施例且连同概述一起用于说明本发明的原理。
附图说明
9.所属领域的技术人员通过参考附图可更好理解本公开的众多优点，其中：
10.图1a是根据本公开的一或多个实施例的用于识别潜在可靠性缺陷(lrd)的系统的框图。
11.图1b是根据本公开的一或多个实施例的用于识别lrd的系统的框图。
12.图2a是根据本公开的一或多个实施例的用于晶片的多个层的在线缺陷检验结果的概念说明。
13.图2b是根据本公开的一或多个实施例的用于晶片的后段工艺(eol)分类良率图的
概念说明。
14.图2c是根据本公开的一或多个实施例的基于晶片的多个层中的在线缺陷检验结果及后段工艺(eol)分类良率图来汇总缺陷的回击分析的概念说明。
15.图3是说明根据本公开的一或多个实施例的缺陷命中的总数相对于叠加阈值的曲线图。
16.图4是说明根据本公开的一或多个实施例的在用于识别lrd的方法中执行的步骤的流程图。
17.图5a是根据本公开的一或多个实施例的用于识别lrd的系统500的概念说明。
18.图5b是根据本公开的一或多个实施例的在晶片上的经观察lrd的说明。
19.图5c是说明根据本公开的一或多个实施例的在晶片上观察的lrd类型的频率相对于lrd的类型的条形图表。
20.图6是说明根据本公开的一或多个实施例的在利用用于识别lrd的系统及方法的方法中执行的步骤的流程图。
具体实施方式
21.现将详细参考附图中说明的所公开标的物。本公开已关于某些实施例及其特定特征而特定展示及描述。本文中所阐述的实施例应被视为说明性而非限制性。所属领域的一般技术人员应易于明白，可在不脱离本公开的精神及范围的情况下作出形式及细节方面的各种改变及修改。
22.本公开的实施例涉及用于识别半导体装置中的潜在可靠性缺陷(lrd)的系统及方法。特定来说，本公开的实施例涉及在包含(但不限于)半导体装置的装置中的基线制造过程中识别lrd的来源。本公开的一些实施例涉及检测lrd，所述lrd在制造/测试期间可能不会导致故障或在操作期间可能不会导致立即装置故障，但在装置用于工作环境中时的操作期间可导致装置的早期故障。
23.在制造过程期间产生的缺陷可对现场装置的性能产生广泛影响。例如，“致命”缺陷可导致立即装置故障，而许多次要缺陷可贯穿装置使用期限(lifetime)对装置的性能具有极小影响或无影响。然而，可存在缺陷类型，在本文中被称为潜在可靠性缺陷(lrd)(或出于本公开的目的而称为可靠性缺陷或潜在缺陷)，所述缺陷在制造/测试期间可能不会导致故障或在操作期间可能不会导致立即装置故障，但在装置用于工作环境中时的操作期间可导致装置的早期故障。lrd可由在正常条件下操作而无偏移的制造线内的缺陷机制产生。lrd不受良率限制，且因此无法或不会通过传统电测试及基线帕雷托(pareto)方法来识别。
24.本文中应注意，出于本公开的目的，“lrd”可表示单个潜在可靠性缺陷或多个潜在可靠性缺陷。另外，本文中应注意，出于本公开的目的，术语“制造过程”及“制造工艺”以及所述术语的相应变体(例如，“制造线”及类似者)可被视为等效。
25.可利用各种策略以基于半导体装置的制造lrd基线帕雷托来监测或控制装置的可靠性。各种策略允许制造工艺取决于芯片复杂性及大小而实现百万分之一(ppm)水平的基线可靠性缺陷控制。选择半导体制造行业(例如，汽车、军事、航空及医疗行业)的新要求是十亿分之一(ppb)控制水平，从而需要改进系统及方法来识别可靠性故障的来源。
26.一种类型的策略可包含结合预烧或其它应力测试而完成之后段工艺(eol)可靠性
测试。半导体装置制造商目前将eol电可靠性测试与预烧及其它应力测试结合使用以产生电可靠性或(“rel”)帕雷托。此方法论主要受限于可从电测试收集的信息类型。因此，所识别的故障机制通常仅可引用故障的电特性(例如，“类型1故障”或“单位故障”)。虽然此可为来源提供线索，但其常常无法给予半导体制造工艺关于根本原因的足够可行动信息以有效地引导工程设计改进研究。实际上，结合预烧或其它应力测试完成的eol可靠性测试主要用于识别固有缺陷率的来源(例如，相对于例如缺陷率之外在机制)，及用于量化可靠性的比率(例如，相对于确定或启用故障的根本原因识别)。
27.例如，执行裸片的电测试以评估裸片的一或多个方面的运作作为用于可靠性分析的数据。另外，预烧或其它应力测试可在制造过程中的任何点执行且可包含(但不限于)预烧前电晶片分类及最终测试(例如，电测试)或预烧后电测试。未通过电测试步骤的半导体装置可与其它通过半导体装置隔离。例如，可从供应链移除(例如，摒弃)裸片或晶片或对其标记以用于进一步测试。
28.然而，单独电测试可不提供足够信息来满足严格可靠性标准同时维持成本及处理量目标。例如，由于裸片处于近最终状态，因此预烧后电测试可提供所述裸片的运作的准确分析，但归因于成本、时间要求或引入长期可靠性问题的可能性而无法大批量生产。作为另一实例，在生产的任何步骤期间的电测试提供适于识别已展现全部或部分故障的装置的通过/未通过信息，但可能不适于识别可能在后续时间发生故障的装置(例如，具有潜伏缺陷的装置)。作为另一实例，使用电测试来完全表征每一裸片通常是不切实际或有时不可能，从而导致电测试中的间隙。例如，在特定电路布局中可存在即使使用“完美”测试策略仍可能无法使用电测试检测的理论上可能缺陷。本文中应注意，完全表征每一裸片的全部方面可能不具成本效益或不实际，使得选定测试策略可从原本“完美”或原本经优化测试策略偏离。例如，不完美测试覆盖范围可源自(但不限于)特定电路的不可测试区域、可难以测试的模拟电路(例如，高电压模拟电路)或将需要多个部分的复杂同时或循序通电的电路。出于本公开的目的，术语“测试覆盖范围”用于广泛地描述用于评估测试策略的性能的指标。
29.另一类型的策略可包含标准在线缺陷基线帕雷托方法论以及引起可靠性问题的缺陷是相同或类似于良率限制缺陷或(“良率”)帕雷托的推论。半导体装置制造商产生良率限制缺陷的在线缺陷基线帕雷托。通过假定缺陷驱动的(外在)可靠性故障的来源与良率限制故障成比例，可将此信息用于可靠性研究。此方法的缺点在于，潜在可靠性缺陷帕雷托在相对群体及优先级两个方面几乎确定不同于良率限制帕雷托。通过使用可靠性帕雷托(或rel帕雷托)来偏置良率帕雷托，可部分减少此不确定性。然而，应注意，一些lrd未与良率限制缺陷相关。另外，应注意，许多lrd仅在良率限制缺陷的较小尺寸范围内形成，lrd的尺寸通常为装置或技术特定的。
30.另一类型的策略可包含现场可靠性反馈的物理故障分析(pfa)。现场可靠性反馈的pfa通常需要汽车半导体装置制造商。例如，现场可靠性回报可来自一级组件供应商、汽车oem处的组装或来自最终消费者的保证现场反馈。现场可靠性反馈可能无法提供足够信息以产生在线可靠性来源的可行动帕雷托。例如，可缺少统计显著性，因为故障的ppm数目可如此小，使得难以从少数现场反馈全面了解基线可靠性帕雷托。作为另一实例，现场反馈可提供反映出在制造故障装置时半导体制造工艺的可靠性问题的信息，从而可能导致制造与观察之间的相当大延迟(例如，可能包含数年)。一般来说，pfa可为昂贵、耗时及/或常常
不确定或不正确的。
31.本文中应注意，所提出的各种策略的限制可包含故障的根本原因被lrd的激活过程或来自pfa延迟过程的附带损害所破坏。
32.应理解，标记“潜在缺陷”、“可靠性缺陷”、“潜在可靠性缺陷”或lrd及类似者在本文中仅出于说明性目的而使用，且不应被解释为限制性。此外，本文中所描述的与特定类型的缺陷(例如，潜在缺陷、可靠性缺陷、lrd或类似者)有关的基于缺陷的可靠性确定及控制的实例也是仅出于说明性目的而提供，且不应被解释为限制性。实际上，用于基于缺陷的可靠性预测的各种方法论通常可用于识别任何类型的缺陷或多种类型的缺陷，而与用于描述缺陷的标记无关。
33.现参考图1a到6，描述根据本公开的一或多个实施例的用于识别半导体装置中的lrd的系统及方法。
34.图1a及1b大体上是根据本公开的一或多个实施例的用于识别lrd的系统100的框图。
35.在一个实施例中，系统100包含用于检测样本104的一或多个层中的缺陷的至少一个检验工具102(例如，在线样本分析工具)。系统100通常可包含任何数目或类型的检验工具102。例如，检验工具102可包含经配置以基于来自任何源(例如(但不限于)激光源、灯源、x射线源或宽带等离子体源)的光对样本104的询问而检测缺陷的光学检验工具。作为另一实例，检验工具102可包含经配置以基于一或多个粒子束(例如(但不限于)电子束、离子束或中性粒子束)对样本的询问而检测缺陷的粒子束检验工具。例如，检验工具102可包含透射电子显微镜(tem)或扫描电子显微镜(sem)。出于本公开的目的，本文中应注意，至少一个检验工具102可为单个检验工具102或可表示检验工具102的群组。
36.在另一实施例中，样本104是多个晶片中的晶片，所述多个晶片中的每一晶片包含多个层。在另一实施例中，所述多个层中的每一者包含多个裸片。在另一实施例中，所述多个裸片中的每一者包含多个区块。出于本公开的目的，缺陷可被视为制造层或层中的图案与设计特性(包含但不限于，物理、机械、化学或光学性质)的任何偏差。此外，缺陷相对于裸片或所述裸片上的特征可具有任何大小。以此方式，缺陷可小于裸片(例如，按一或多个经图案化特征的尺度)或可大于裸片(例如，作为晶片级刮痕或图案的部分)。例如，缺陷可包含样本层的厚度或组合物在图案化之前或之后的偏差。作为另一实例，缺陷可包含经图案化特征的大小、形状、定向或位置的偏差。作为另一实例，缺陷可包含与光刻及/或蚀刻步骤相关联的瑕疵，例如(但不限于)相邻结构之间的桥接件(或其缺乏)、凹坑或孔。作为另一实例，缺陷可包含样本104的经损坏部分，例如(但不限于)刮痕或芯片。例如，缺陷的严重性(例如，刮痕的长度、凹坑的深度、缺陷的经测量量值或极性或类似者)可很重要且应加入考虑。作为另一实例，缺陷可包含经引入到样本104的外界粒子。因此，应理解，本公开中的缺陷的实例仅出于说明性目的而提供且不应被解释为限制性。
37.在另一实施例中，系统100包含用于测量样本104或样本104的一或多个层的一或多个性质的至少一个计量工具106(例如，在线样本分析工具)。例如，计量工具106可表征性质，例如(但不限于)层厚度、层组合物、临界尺寸(cd)、叠加或光刻处理参数(例如，光刻步骤期间的照明的强度或剂量)。在此方面，计量工具106可提供关于样本104、样本104的一或多个层或样本104的一或多个裸片的制造的信息，其可与可导致所得经制造装置的可靠性
问题的制造缺陷的概率有关。出于本公开的目的，本文中应注意，至少一个计量工具106可为单个计量工具106或可表示群组的计量工具106。
38.在另一实施例中，系统100包含用于测试经制造装置的一或多个部分的功能性的至少一个应力测试工具108。系统100可包含用以测试、检验或以其它方式表征经制造装置的一或多个部分在制造循环中的任何点的性质的任何数目或类型的应力测试工具108。例如，应力测试工具108可包含(但不限于)经配置以加热样本104(例如，烤炉或其它热源)、经配置以冷却样本104(例如，冷冻机或其它冷源)、经配置以在不正确电压(例如，电力供应器)下操作样本104或类似者的预烧前机电测试工具或预烧后电测试工具。
39.在一个实施例中，系统100包含控制器110。控制器110可包含经配置以执行维持于存储器114(例如，存储器媒体、存储器装置或类似者)上的程序指令的一或多个处理器112。此外，控制器110可与系统100的组件中的任一者(包含但不限于，检验工具102、计量工具106或应力测试工具108)通信地耦合。
40.在此方面，控制器110的一或多个处理器112可执行贯穿本公开所描述的各种过程步骤中的任一者。例如，控制器110的一或多个处理器112可经配置以执行以下一或多者：通过对一或多个临界层进行高灵敏度缺陷检验来表征多个晶片中的一或多个晶片；基于通过对所述一或多个晶片的所述一或多个临界层进行高灵敏度缺陷检验的所述表征来对所述多个晶片执行电晶片分类(ews)；对未通过所述ews的晶片集合中的至少一些晶片执行回击分析；对通过所述ews的晶片集合中的至少一些晶片执行一或多个应力测试；测试通过所述ews且经受所述一或多个应力测试的所述晶片集合的所述至少一些者；对通过所述ews且未通过所述一或多个应力测试的晶片集合中的至少一些晶片执行可靠性回击分析；分析所述回击分析与所述可靠性回击分析的组合以确定由lrd引起的故障的地理位置；对由lrd引起的故障的所述地理位置执行地理回击分析；产生包含lrd的一或多个缺陷图像；及/或产生lrd的一或多个统计表示。
41.控制器110的一或多个处理器112可包含所属领域中已知的任何处理器或处理元件。出于本公开的目的，术语“处理器”或“处理元件”可经广泛定义以涵盖具有一或多个处理或逻辑元件的任何装置(例如，一或多个微处理器装置、一或多个专用集成电路(asic)装置、一或多个现场可编程门阵列(fpga)或一或多个数字信号处理器(dsp))。在此意义上，一或多个处理器112可包含经配置以执行算法及/或指令(例如，存储于存储器中的程序指令)的任何装置。在一个实施例中，一或多个处理器112可体现为桌上型计算机、大型计算机系统、工作站、图像计算机、平行处理器、网络化计算机或经配置以执行经配置以操作系统100或结合系统100一起操作的程序的任何其它计算机系统，如贯穿本公开所描述。
42.存储器114可包含所属领域中已知的适用于存储可由相关联的一或多个处理器112执行的程序指令的任何存储媒体。例如，存储器114可包含非暂时性存储器媒体。作为另一实例，存储器114可包含(但不限于)只读存储器(rom)、随机存取存储器(ram)、磁性或光学存储器装置(例如，磁盘)、磁带、固态硬盘及类似者。应进一步注意，存储器114可与一或多个处理器112起容置于共同控制器外壳中。在一个实施例中，存储器114可相对于一或多个处理器112及控制器110的物理位置远程定位。例如，控制器110的一或多个处理器112可存取可通过网络(例如，因特网、内部网络及类似者)存取的远程存储器(例如，服务器)。
43.在一个实施例中，用户接口116通信地耦合到控制器110。在一个实施例中，用户接
口116可包含(但不限于)一或多个桌上型计算机、膝上型计算机、平板计算机及类似者。在另一实施例中，用户接口116包含用于将系统100的数据显示给用户的显示器。用户接口116的显示器可包含所属领域中已知的任何显示器。例如，显示器可包含(但不限于)液晶显示器(lcd)、基于有机发光二极管(oled)的显示器或crt显示器。所属领域的技术人员应认识到，能够与用户接口116集成的任何显示装置适合于本公开中的实施方案。在另一实施例中，用户可响应于经由用户接口116的用户输入装置显示给用户的数据而输入选择及/或指令。
44.在一个实施例中，系统100包含至少一个半导体制造工具(semiconductor manufacturing tool/semiconductor fabrication tool)118。例如，半导体制造工具118可包含所属领域中已知的任何工具，包含(但不限于)蚀刻器、扫描器、步进器、清洁器或类似者。制造工艺可包含制造跨样本(例如，半导体晶片或类似者)的表面分布的多个裸片，其中每一裸片包含形成装置组件的多个经图案化材料层。每一经图案化层可通过半导体制造工具118经由用以产生所关注图案的包含材料沉积、光刻、蚀刻的一系列步骤及/或一或多个曝光步骤(例如，通过扫描器、步进器或类似者执行)来形成。出于本公开的目的，本文中应注意，至少一个半导体制造工具118可为单个半导体制造工具118或可表示群组的半导体制造工具118。
45.在另一实施例中，在针对裸片中的所关注层的一或多个处理步骤(例如，光刻、蚀刻或类似者)之后使用在线样本分析工具(例如，检验工具102或计量工具106)的任何组合来识别lrd。在此方面，在制造过程的不同阶段的缺陷检测可被称为在线缺陷检测。
46.本文中应注意，出于本公开的目的，图1a中所说明的实施例及图1b中所说明的实施例可被视为相同系统100或不同系统100的部分。另外，本文中应注意，图1a中所说明的系统100内的组件及图1b中所说明的系统100内的组件可直接通信或可通过控制器110通信。
47.图2a到2c是根据本公开的一或多个实施例的样本104的多个层中的缺陷的汇总的概念说明。
48.用于缺陷限制的良率帕雷托的选择基于良率的回击分析方法论及过程包含使eol良率故障与引起故障的在线来源相关。eol良率故障导引通常呈物理缺陷的横截面tem确认的形式的pfa。接着将此物理位置与在线缺陷位置叠加以与在线学习相关。此分析通常对良率故障提供明确因果关系，但是缓慢的(例如，大约每周数十次)且可无视于难以在tem中定位或成像的缺陷模式。
49.用于缺陷限制的良率帕雷托的选择基于良率的回击分析方法论及过程包含将eol电故障位置直接叠加到在线缺陷数据。例如，选择逻辑设计方法及分析工具可允许将电故障局部化到有可能发生故障的“链”位置中。另外，选择技术允许纯粹基于设计布局而将在线检验导引到潜在链位置故障。
50.如图2a中所说明，可通过系统100的任何组件(包含但不限于，检验工具102或计量工具106)在样本104的一或多个层202(例如，如图2a中所说明的三个(3)层202)中检测各种缺陷200。
51.如图2b中所说明，除了在样本104的一或多个层202中检测的各种缺陷200之外，eol分类良率图204还可提供样本104上的包含一或多个裸片故障链208的一或多个位置206的参考。
52.如图2c中所说明，包含一或多个缺陷200的一或多个层202及包含具有一或多个裸片故障链208的一或多个位置206的eol分类良率图204可经图形表示为其中将所有经检测缺陷合并到样本104的单个俯视图表示中的回击分析图210。在回击分析图210中，可能裸片故障链208与在线检验结果叠加，且确定一或多个未命中位置212及/或一或多个命中位置214。例如，未命中位置212是其中一或多个缺陷200不重叠及/或未经确定以通过统计概率引起一或多个裸片故障链208的位置。作为另一实例，命中位置214是其中一或多个缺陷200重叠及/或经确定以具有选择统计概率以引起一或多个裸片故障链208的位置。
53.本文中应注意，一或多个未命中位置212及/或一或多个命中位置214可由来自一或多个裸片故障链208的区域表示。例如，所述区域可表示其中在故障范围内的缺陷具有引起裸片故障链的选择百分比机会的阈值(例如，以微米(μm)为单位)。本文中应注意，一或多个未命中位置212及/或一或多个命中位置214可包含可指示热点或空间图案(其中有可能发生额外缺陷或对于其可尤其影响可靠性)的特性，例如(但不限于)膜或层厚度、膜组合物、晶片平坦度、晶片形貌、电阻率、局部化的应力测量值或临界尺寸测量值。
54.图3说明根据本公开的一或多个实施例的比较命中的数目(计数)与叠加阈值大小(以μm为单位)的曲线图300。在一个实施例中，表示小叠加阈值的区域302将靠近曲线图300的左侧且可未命中引起故障的缺陷，从而导致叠加故障。例如，区域302可取决于在线样本分析工具缺陷定位准确度(dla)。在另一实施例中，表示大叠加阈值的区域304将靠近曲线图300的右侧且可捕获未引起故障的缺陷，从而导致假阳性。在另一实施例中，表示最优叠加阈值的区域306将靠近曲线图300的中间。例如，区域306可足够大以考虑在线样本分析工具dla，但足够小使得lrd假阳性确定的统计概率为低或减小。例如，尽管不受限制，但可选择具有5μm的至少一个尺寸的区域。
55.本文中应注意，堆叠裸片可允许将来自样本104上的不同位置的裸片或跨不同样本104的裸片进行图形比较。当正确执行时，回击捕获率度量(百分比)可量化与在线缺陷相关的故障的数目。例如，对于在线监测过程，增加到70％以上的回击捕获率可能并不罕见。
56.图4及5a到5c大体上说明根据本公开的一或多个实施例描述的lrd方法论或过程。在一个实施例中，所述lrd方法论或过程包含结合高温操作寿命(htol)预烧使用基于叠加的回击分析的lrd基线帕雷托。
57.图4表示根据本公开的一或多个实施例的说明lrd方法论或过程的方法或过程400的流程图。本文中应注意，方法或过程400的步骤可全部或部分通过图5a到5c中所说明的系统500实施。然而，应进一步认识到，因为额外或替代系统级实施例可实行方法或过程400的全部或部分步骤，因此方法或过程400并不限于图5a到5c中所说明的系统500。
58.本文中应注意，方法或过程400的任何步骤可包含任何选定数目个样本104内的任何选定裸片。例如，群体可包含(但不限于)来自单个样本104、批次(例如，生产批次)内的多个样本104或跨多个批次的选定样本104的选定裸片。
59.在步骤402中，通过对一或多个临界层进行高灵敏度缺陷检验来表征多个晶片中的一或多个晶片。在一个实施例中，方框502表示如图1a及1b中所说明的至少一些系统100。在此方面，方法或过程400的步骤可全部或部分通过图1a及1b中所说明的系统100实施。在方框502中，在通过许多制造工艺执行的许多(例如，几十个、几百个、几千个)步骤之后，制造多个晶片。例如，可通过至少一个半导体制造工具118来执行制造。
60.在制造之后，多个晶片中的一或多个晶片接收通过完整或几乎完整的sem审核对所有临界层(例如，20个层到50个层之间)的高灵敏度检验(例如，宽带等离子体检验或类似者)。
61.例如，取决于一或多个晶片的设计规则，一或多个晶片可包含20个到50个之间的临界层。选择经图案化晶片检验系统并入利用设计数据以界定仅专注于临界图案的小(例如，微米数量级)检验区域的技术。使用这些基于设计的技术来检验与潜在链故障有关的图案产生由与后段工艺良率密切相关的缺陷组成的检验结果。此更直接技术允许更快分析周转、实现更高取样(数百个缺陷/晶片)且可对在eol难以物理地发现的缺陷模式提供成功因果关系。
62.作为另一实例，sem审核可为100％。可结合工具上确定性分选或机器学习分析系统使用检验工具102属性信息来确定临界缺陷类型以辨识潜在lrd。此可直接发生在检验工具102、计量工具106上或发生在离线分析系统中。
63.在另一实施例中，选择一或多个临界层之后的额外层以观察随着晶片继续处理(例如，继续通过一或多个制造工艺)的临界缺陷的形态变化。例如，后续清洁可能移除缺陷，经沉积膜可能嵌入缺陷，回蚀步骤可能装饰缺陷，或类似者。
64.在步骤404中，基于通过对一或多个晶片的一或多个临界层进行高灵敏度缺陷检验的表征来对多个晶片执行电晶片分类(ews)。在方框504中，多个晶片经受晶片级测试，其中裸片仍物理地在每一晶片上且经封装。将多个晶片分类成多个晶片的ews通过集合及ews未通过集合。
65.在步骤406中，对未通过ews的晶片集合中的至少一些晶片执行回击分析。在方框506中，对未通过ews的所述晶片集合中的一些或所有者执行回击分析。使用叠加使用于多个晶片的未通过集合的晶片级测试与一或多个临界层相关。本文中应注意，在图2a到2c及3中说明及描述回击分析过程。
66.在步骤408中，对通过ews的晶片集合中的至少一些晶片执行一或多个应力测试。在方框508中，对通过ews的所述晶片集合中的一些或所有者执行所述一或多个应力测试。例如，通过ews的所述晶片集合中的一些或所有者包含具有可靠性相关缺陷的所有裸片或标定裸片样本。例如，可用工具上确定性分选或机器学习分析系统来确定通过ews的所述晶片集合的哪一晶片。将多个晶片的ews通过集合分类成多个晶片的应力测试通过及应力测试未通过集合。
67.本文中应注意，在应用步骤408/方框508中的一或多个应力测试之前移除步骤404/方框504中的多个晶片的ews未通过集合导致在应用一或多个应力测试之前减去与lrd无关的信息。另外，本文中应注意，一或多个应力测试可能需要加以控制以防止良好晶片被错误地破坏，从而导致伪阴性，而且需要加以控制以防止不良晶片通过，从而导致假阳性。
68.一或多个应力测试包含高加速因子预烧，例如密集型htol预烧测试。例如，htol预烧测试可针对预定义时间周期内在高温、高电压及/或动态操作中的一或多者下加应力于装置。在另一实施例中，一或多个应力测试可包含烧毁测试。例如，加应力于晶片以激活lrd可包含以下一或多者：在烤炉中加热晶片且在高温下进行测试；冷却晶片且在低温(例如，-20摄氏度(℃))下进行测试；在不合适电压(例如，5伏(v)而非3v)下进行测试，或类似者。
69.在步骤410中，对通过ews且被给予一或多个应力测试的晶片集合中的至少一些晶
片给予最终测试。在方框510，所述最终测试可允许在一或多个应力测试之后移除多个晶片的应力测试通过集合。本文中应注意，在一或多个应力测试之后移除多个晶片的应力测试通过集合以及在应用步骤408/方框508中的一或多个应力测试之前移除步骤404/方框504中的多个晶片的ews未通过集合，允许确定具有lrd的晶片。
70.在步骤412中，对通过ews且未通过一或多个应力测试的一组晶片执行可靠性回击分析。在方框512中，对未通过ews的晶片集合中的一些或所有者执行回击分析。使用叠加来使用于多个晶片的未通过集合的晶片级测试与一或多个临界层相关。本文中应注意，在图2a到2c及3中说明及描述回击分析过程。可靠性回击分析在lrd激活之前提供引起可靠性故障的lrd的参考。
71.在步骤414中，组合及分析回击分析及可靠性回击分析以确定由lrd引起的故障的地理位置。在方框514中，分析包含位图分析及/或区块链故障分析。例如，所述位图分析及/或所述区块链故障分析可确定特定lrd的(x,y)位置或所述特定lrd的故障的局部化。本文中应注意，可单独分析可靠性回击分析以确定由lrd引起的故障的地理位置。
72.在步骤416中，对由lrd引起的故障的地理位置执行地理回击分析。在方框516中，从电裸片故障链到在线缺陷位置的地理回击分析利用基于几何结构的叠加算法来组合基于点的在线缺陷位置与基于区域的eol链报告。例如，电裸片故障链位置可利用层信息以及(x,y)映射。地理回击分析叠加来自方框514中的位图分析及/或区块链故障分析的信息与来自方框518中所说明的良率管理系统的信息。例如，方框518中的良率管理系统可在方框502中从系统100及/或系统100的组件(例如，至少一个半导体制造工具118或类似者)接收结果文件。本文中应注意，应在方法或过程400的所有关键过程步骤检验用于地理回击分析的晶片以避免eol故障的潜在因果关系中的漏洞。例如，被发现的所有缺陷应用于分析，而不仅仅通过后续审核步骤分类的缺陷。
73.本文中应注意，如图5a到5c中所说明，在用于识别潜在可靠性缺陷的系统内可包含记录及存储原始缺陷信息以供叠加期间使用的额外系统。
74.在步骤418中，产生包含lrd的一或多个缺陷图像。现参考图5b，在方框516的地理回击分析之后产生缺陷图像520a的图库或集合520。例如，每一缺陷图像520a包含引起可靠性故障的lrd 520b的表示，在所述lrd激活之前，所述表示提供所述故障的根本原因的可行动信息。本文中应注意，在lrd 520b激活之前在缺陷图像520a内说明lrd 520b是重要的，因为lrd的激活有可能导致无法确定引起故障的原因(例如，归因于激活期间部分或完全破坏lrd，或类似者)。例如，可确定工艺裕度内的铜包覆层引起lrd，从而允许工程设计团队在激活铜包覆层时损毁铜包覆层之前审核及寻址(例如，因此为制造过程、系统或团队提供价值)。
75.在步骤420中，产生lrd的一或多个统计表示。现参考图5c，在方框516的地理回击分析之后，产生比较每lrd类型的数目与lrd类型的数目的图表522。在一个实例中，图表522可用作在减少lrd类型的数目及每lrd类型的数目方面持续改进的说明或教示工具，此可驱动基线lrd帕雷托减少的持续改进且因此为采用用于识别半导体装置中的lrd的系统及方法的企业提供价值。
76.本文中应注意，缺陷图像520a的集合520及/或图表522可显示于如图1a及1b中所说明且贯穿本公开所描述的用户接口116上。另外，本文中应注意，缺陷图像520a的集合520
及/或图表522可显示于与用户接口116分离的显示装置上。
77.本文中应注意，用于识别潜在可靠性缺陷的系统及方法可解决外在(缺陷)可靠性故障，但可能并不希望解决固有故障(例如，时间相依性电介质击穿、热载子注入或类似者)。
78.基于贯穿本公开提供的描述，用于识别半导体装置中的潜在可靠性缺陷的系统及方法的实施例的非限制性组合包含结合利用设计数据以界定专注于临界图案的小(例如，微米数量级)检验区域的在线技术的在线缺陷检验工具(例如，宽带等离子体或类似者)、良率管理分析系统及过程、ews测试数据、最终测试数据及应力测试(例如，htol预烧或类似者)。用于识别半导体装置中的lrd的系统及方法的实施例的此组合为半导体制造工艺提供lrd基线的准确图片(例如，文字及/或形象图片)，所述准确图片足够详细以驱动可靠性缺陷的持续减少。例如，用于识别半导体装置中的潜在可靠性缺陷的系统及方法可在激活之前且在无由pfa延迟引起的附带损害的情况下提供lrd的在线sem图像。作为另一实例，用于识别半导体装置中的潜在可靠性缺陷的系统及方法可基于实际缺陷机制而非所得电性质来提供lrd帕雷托。作为另一实例，用于识别半导体装置中的潜在可靠性缺陷的系统及方法可将可靠性故障从ppm降低到ppb水平。
79.图6说明根据本公开的一或多个实施例的利用用于识别lrd的系统及方法的方法或过程600。本文中应注意，方法或过程600的步骤可实施图4中所说明的方法或过程400/图5a到5c中所说明的系统500的全部或部分。然而，应进一步认识到，因为额外或替代系统级实施例可实行方法或过程600的全部或部分步骤，因此方法或过程600并不限于图4中所说明的方法或过程400/图5a到5c中所说明的系统500。
80.在步骤602中，可以选定间隔利用用于识别lrd的系统及方法以确定半导体装置内的lrd的变化。在一个实施例中，方法或过程400的一些或所有步骤可结合系统500起使用。例如，半导体装置制造商可以规则空间或不规则空间间隔利用用于识别半导体装置中的lrd的系统及方法以提供随时间持续变化的lrd帕雷托的准确视图。本文中应注意，所述间隔可至少部分由一或多个半导体制造工艺的输出，由一或多个半导体制造工艺的运行之间的时间或类似者来界定。
81.在步骤604中，基于用于识别lrd的系统及方法的结果来审核选择lrd帕雷托项目。例如，半导体装置制造商可指派工程设计团队来探索前3个帕雷托项目(例如，基于出现频率选择，未加权或经加权)，工程设计团队可利用用于识别半导体装置中的潜在可靠性缺陷的系统及方法以更好理解工艺窗、工艺缺陷率、工具缺陷率以及对lrd形成的其它影响。
82.在步骤606中，基于选择lrd帕雷托项目的审核针对选择半导体制造工具确定一或多个调整。例如，工程设计团队可确定调整，包含(但不限于)工艺缺陷配方变化、工艺缺陷升级变化、新工艺缺陷变化、新原始材料变化或类似者。例如，所述变化可根据晶片或晶片上的裸片的设计规范(例如，膜厚度；经制造特征的大小、形状、定向或位置；或类似者)。工程设计团队可产生控制信号，所述控制信号可经由前馈回路或反馈回路提供(例如，通过有线或无线连接传输，经由存储器装置传输或类似者)到选择半导体制造工具，通过选择半导体制造工具接收且通过选择半导体制造工具实施。然而，本文中应注意，工程设计团队可手动地进行调整。
83.在步骤608中，基于用于识别lrd的系统及方法的结果来审核额外lrd帕雷托项目。
例如，随着与前3个帕雷托项目有关的lrd来源在半导体制造工具的调整后减少，工程设计团队可开始研究新的前3个帕雷托项目(例如，在一个实例中，用于识别lrd的系统及方法的结果的项目4到项目6)。以此方式，半导体装置制造商随时间经历lrd水平的总体改进。半导体装置制造商可了解新及重现的lrd机制，尤其与特定技术而非其它技术相关的lrd机制。
84.本文中应注意，半导体装置制造商可在方法或过程600中的一些或所有步骤之后通过在专用晶片上的设计实验，通过lrd帕雷托验证变化的有效性。
85.在此方面，半导体装置制造商可利用来自用于识别半导体装置中的潜在可靠性缺陷的系统及方法的结果作为制造检查过程及/或制造认证的部分，以通过用适当缺陷减少活动系统地标定潜在可靠性缺陷问题的来源来记录对持续改进的承诺，且监测半导体制造工艺的偏移以确定半导体制造工艺是否是及/或可为潜在可靠性缺陷的来源。
86.本文中应注意，方法或过程400及600并不限于所提供的步骤及/或子步骤。方法或过程400及600可包含更多或更少步骤及/或子步骤。方法或过程400及600可同时执行步骤及/或子步骤。方法或过程400及600可循序地(包含按所提供的顺序或除所提供以外的顺序)执行步骤及/或子步骤。因此，上文描述不应被解释为限制本公开的范围而仅为说明。
87.如何及/或何时利用用于识别半导体装置中的潜在可靠性缺陷的系统及方法的额外非限制性实例包含在2020年11月23日申请的第17/101,856号美国专利申请案及在2020年9月1日发布的第10,761,128号美国专利，所述两个申请案的全文以引用的方式并入本文中。例如，用于识别半导体装置中的潜在可靠性缺陷的系统及方法可提供关于如何及/或何时应用零件平均测试(pat)、在线零件平均测试(i-pat)及地理零件平均测试(g-pat)来筛选及监测晶片的理解，如并入上文的参考文献中所描述。
88.在此方面，本公开的优点包含在经设计以激活lrd以展示为故障的密集型htol预烧测试或其它应力测试之后执行对最终测试数据的回击。本公开的优点还包含执行测试与扫描链数据的叠加且从数据集移除良率限制故障的分析软件。本公开的优点还包含通过在多个层处捕获在线sem图像来查看缺陷进展的能力。
89.本文中描述的标的物有时说明其它组件内含有或与其它组件连接的不同组件。应理解，此类所描绘的架构仅仅是示范性，且事实上可实施实现相同功能性的许多其它架构。在概念意义上，用以实现相同功能性的组件的任何布置有效“相关联”使得实现所要功能性。因此，在本文中组合以实现特定功能性的任何两个组件可被视为彼此“相关联”使得实现所要功能性而不考虑架构或中间组件。同样地，如此相关联的任何两个组件还可被视为彼此“连接”或“耦合”以实现所要功能性，且能够如此相关联的任何两个组件还可被视为彼此“可耦合”以实现所要功能性。可耦合的特定实例包含(但不限于)可物理交互及/或物理交互组件及/或可无线交互及/或无线交互组件及/或可逻辑交互及/或逻辑交互组件。
90.据信，本公开及许多其伴随优点将通过前述描述理解，且将明白，可对组件的形式、构造及布置做出多种改变而不脱离所公开的标的物或不牺牲全部其材料优点。所描述的形式仅仅是解释性，且所附权利要求书的意图是涵盖且包含此类改变。此外，应理解，本发明由所附权利要求书界定。