半导体结构及其形成方法与流程

1.本技术涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.在高压情况下应用时，碳化硅二极管可以提供较好的电气性能，以减少由于其材料特性、高临界电场而导致的功率损耗。碳化硅二极管主要包括肖特基势垒二极管(sbd)和结势垒肖特基二极管(jbs)。肖特基势垒二极管主要由单个肖特基面与单元区域中的n-epi构成，结势垒肖特基二极管主要通过肖特基界面、结及单元区域中的n-epi构成。
3.现有的二极管虽然能够提供低比导通电阻和较快的关断特性，但是其正向电流和反向电压性能仍有待提高。


技术实现要素：

4.本技术要解决的技术问题是提高正向电流和反向电压性能。
5.为解决上述技术问题，本技术提供了一种半导体结构，包括：半导体基板，所述半导体基板上包括外延层，所述外延层中形成有第一掺杂区、自所述外延层的表面延伸至所述第一掺杂区中的第三掺杂区及位于所述第三掺杂区两侧的第一掺杂区上的第二掺杂区；电介质层，位于所述第二掺杂区两侧的外延层中，其中所述电介质层、所述第二掺杂区及所述第一掺杂区的侧壁共面，且所述电介质层的顶面低于所述第一掺杂区的底面；沟道层，覆盖所述第一掺杂区、所述第二掺杂区以及部分所述外延层的侧壁并延伸至所述电介质层上；控制栅极，位于所述电介质层上并覆盖所述沟道层的侧壁，且所述控制栅极的顶面和所述第二掺杂区的表面平齐。
6.在本技术的一些实施例中，所述第一掺杂区和所述第三掺杂区的掺杂类型相同，且与所述第二掺杂区、所述外延层的掺杂类型不同。
7.在本技术的一些实施例中，所述第二掺杂区、所述第三掺杂区及所述外延层的顶面平齐，且所述第三掺杂区的底面与所述第一掺杂区的底面平齐。
8.在本技术的一些实施例中，所述沟道层的宽度为4nm～50nm，所述沟道层的底面与所述第一掺杂区的底面之间的高度差为0.1μm～0.4μm。
9.在本技术的一些实施例中，所述沟道层还延伸至所述第二掺杂区的部分表面。
10.在本技术的一些实施例中，位于所述第二掺杂区表面的所述沟道层的宽度为0.3μm～0.6μm。
11.在本技术的一些实施例中，所述控制栅极和所述电介质层之间还包括所述沟道层。
12.在本技术的一些实施例中，所述电介质层的底面高于所述外延层的底面或者和所述外延层的底面平齐。
13.在本技术的一些实施例中，所述电介质层的底面高于所述外延层的底面，且位于所述电介质层下方的所述外延层的厚度不超过5μm。
14.在本技术的一些实施例中，所述电介质层的宽度为0.3μm～4μm。
15.在本技术的一些实施例中，所述外延层的厚度为5μm～33μm，所述第一掺杂区的厚度为0.3μm～1.3μm，所述第二掺杂区的深度为0.1μm～0.5μm。
16.在本技术的一些实施例中，所述第三掺杂区的宽度为0.5μm～3μm，位于所述第三掺杂区两侧的所述第一掺杂区和所述第二掺杂区的宽度为0.2μm～1μm。
17.在本技术的一些实施例中，所述外延层的材料包括碳化硅；所述沟道层的材料包括二氧化硅；所述控制栅极的材料包括多晶硅、非晶硅、锗硅和多晶碳化硅中的至少一种。
18.在本技术的一些实施例中，所述电介质层的介电系数高于碳化硅的介电系数。
19.在本技术的一些实施例中，所述电介质层的材料包括hf2o、sin、al2o3、ta2o、zro2及tio2中的至少一种。
20.在本技术的一些实施例中，所述半导体结构还包括：阳极，位于所述第二掺杂区、所述第三掺杂区、所述沟道层及所述控制栅极的表面；阴极，位于所述半导体基板的下表面。
21.本技术还提供一种半导体结构的形成方法，包括：提供半导体基板，所述半导体基板上包括外延层，所述外延层中形成有第一掺杂区、自所述外延层的表面延伸至所述第一掺杂区中的第三掺杂区及位于所述第三掺杂区两侧的第一掺杂区上的第二掺杂区；在所述第一掺杂区两侧的外延层中形成顶面低于所述第一掺杂区底面的电介质层，且所述电介质层、所述第二掺杂区及所述第一掺杂区的侧壁共面；在所述第一掺杂区、所述第二掺杂区以及部分所述外延层的侧壁形成延伸至所述电介质层上的沟道层；在所述电介质层上形成覆盖所述沟道层侧壁的控制栅极，且所述控制栅极的顶面和所述第二掺杂区的表面平齐。
22.在本技术的一些实施例中，所述外延层、所述第二掺杂区、所述第一掺杂区及所述第三掺杂区的形成方法包括：在所述半导体基板上形成所述外延层；在所述外延层中形成与所述外延层的掺杂类型不同的所述第一掺杂区；在部分所述第一掺杂区上形成表面和所述外延层的顶面平齐且与所述第一掺杂区的掺杂类型不同的所述第二掺杂区；形成表面和所述第二掺杂区的顶面平齐、底面与所述第一掺杂区的底面平齐且和所述第一掺杂区的掺杂类型相同的所述第三掺杂区。
23.在本技术的一些实施例中，所述电介质层的形成方法包括：刻蚀所述第一掺杂区两侧的外延层形成沟槽，且所述沟槽的底面高于所述外延层的底面或者和所述外延层的底面平齐；在所述沟槽中形成所述电介质层。
24.在本技术的一些实施例中，所述沟道层的形成方法包括：在所述电介质层、所述第二掺杂区和所述第三掺杂区的表面以及所述第一掺杂区、所述第二掺杂区和部分所述外延层的侧壁形成沟道材料层；去除所述电介质层、所述第二掺杂区和所述第三掺杂区表面的所述沟道材料层，形成所述沟道层。
25.在本技术的一些实施例中，所述沟道层还延伸至所述第二掺杂区的部分表面；所述沟道层的形成方法包括：在所述电介质层、所述第二掺杂区和所述第三掺杂区的表面以及所述第一掺杂区、所述第二掺杂区和部分所述外延层的侧壁形成沟道材料层；去除所述电介质层、所述第三掺杂区及部分所述第二掺杂区表面的所述沟道材料层，形成所述沟道层。
26.在本技术的一些实施例中，所述控制栅极和所述电介质层之间还包括所述沟道
层；所述沟道层的形成方法包括：在所述电介质层、所述第二掺杂区和所述第三掺杂区的表面以及所述第一掺杂区、所述第二掺杂区和部分所述外延层的侧壁形成沟道材料层；去除所述第三掺杂区及部分所述第二掺杂区表面的所述沟道材料层，形成所述沟道层。
27.在本技术的一些实施例中，所述外延层的厚度为5μm～33μm，所述外延层的掺杂浓度为1e15～3e16/cm3；所述第一掺杂区的厚度为0.3μm～1.3μm，所述第一掺杂区的掺杂浓度为5e16～5e17/cm3；所述第二掺杂区的深度为0.1μm～0.5μm，所述第二掺杂区的掺杂浓度为1e18～1e21/cm3；所述第三掺杂区的宽度为0.5μm～3μm，所述第三掺杂区的掺杂浓度为1e18～1e21/cm3；所述电介质层的宽度为0.3μm～4μm。
28.在本技术的一些实施例中，所述沟道层的宽度为4nm～50nm，所述沟道层的底面与所述第一掺杂区的底面之间的高度差为0.1μm～0.4μm。
29.在本技术的一些实施例中，所述外延层的材料包括碳化硅；所述沟道层的材料包括二氧化硅；所述电介质层的材料包括hf2o、sin、al2o3、ta2o、zro2及tio2中的至少一种；所述控制栅极的材料包括多晶硅、非晶硅、锗硅和多晶碳化硅中的至少一种。
30.在本技术的一些实施例中，所述形成方法还包括：在所述第二掺杂区、所述第三掺杂区、所述沟道层及所述控制栅极的表面形成阳极；在所述半导体基板的下表面形成阴极。
31.与现有技术相比，本技术技术方案的半导体结构及其形成方法包括如下有益效果：
32.在半导体基板上的外延层中形成第一掺杂区和第二掺杂区，在第一掺杂区两侧的外延层中形成电介质层，在第一掺杂区、所述第二掺杂区以及部分所述外延层的侧壁形成沟道层以及在电介质层上形成覆盖沟道层侧壁的控制栅极，以第一掺杂区和外延层之间形成的pn结取代传统结势垒肖特基二极管的肖特基接触，能够有效减少漏电流。
33.设置第三掺杂区，可以将第一掺杂区与阳极进行接地，使第一掺杂区的内电场统一，同时可以在高电流时更易导通电流，使更多的空穴进入外延层，进而降低外延层的电阻，提高器件的浪涌电流。
34.电介质层能够平衡和降低外延层中的电场，提高外延层的使用率，同时较低的电场可以减少外延层和第一掺杂区形成的pn结处的漏电流，提高pn结处的击穿电压，进而保护沟道层及控制栅极。
35.较传统的结势垒肖特基二极管，本技术技术方案的半导体结构可以大幅降低二极管的导通电压，减少漏电流，提高反向击穿电压。
附图说明
36.以下附图详细描述了本技术中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本技术的范围，其他方式的实施例也可能同样的完成本技术中的发明意图。应当理解，附图未按比例绘制。其中：
37.图1为本技术实施例的半导体结构的形成方法的流程示意图；
38.图2至图10为本技术实施例的半导体结构的形成方法各步骤的结构示意图；
39.图11为本技术实施例的半导体结构和传统结势垒肖特基二极管的正向电流仿真结果图；
40.图12为本技术实施例的半导体结构和传统结势垒肖特基二极管的反向击穿电压仿真结果图。
具体实施方式
41.以下描述提供了本技术的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本技术中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本技术的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本技术不限于所示的实施例，而是与权利要求一致的最宽范围。
42.图9示出了本技术实施例的半导体结构的其中一个单元结构。所述半导体结构包括半导体基板100，所述半导体基板100可以是掺杂有杂质离子的碳化硅基板，例如可以是n型掺杂的碳化硅基板。所述半导体基板100上包括外延层200，所述外延层200的材料可以包括碳化硅，且所述外延层200和所述半导体基板100的掺杂类型相同。所述外延层200的厚度可以为5μm～33μm。所述外延层200的厚度影响器件的耐压能力，例如所述外延层200的厚度为8μm～12μm时，所述半导体结构可以用于1200v二极管器件；所述外延层200的厚度为27μm～33μm时，所述半导体结构可以用于3300v二极管器件。
43.在所述外延层200中还形成有第一掺杂区300、第二掺杂区400及第三掺杂区500，其中所述第三掺杂区500自所述外延层200的表明延伸至所述第一掺杂区300中，所述第二掺杂区400位于所述第三掺杂区500两侧的第一掺杂区300上。所述第二掺杂区400和所述外延层200的掺杂类型相同，而所述第一掺杂区300和所述外延层200的掺杂类型不同，因此所述第一掺杂区300和所述外延层200之间可以形成pn结。所述第二掺杂区400的表面可以和所述外延层200的顶面平齐，所述第一掺杂区300位于所述第二掺杂区400的下方。所述第一掺杂区300的厚度可以为0.3μm～1.3μm，所述第二掺杂区400的深度可以为0.1μm～0.5μm。当本技术实施例描述某结构的“厚度”时，是指该结构的顶面至底面之间的距离；当本技术实施例描述某结构的“深度”时，是指自所述外延层的表面向所述外延层内部延伸的距离；当某结构的表面和外延层的表面平齐时，“厚度”等同于“深度”；当本技术实施例描述某结构的“宽度”时，是指在本技术所示附图中该结构的左侧至右侧之间的距离。
44.由于所述外延层200中具有堆叠的第一掺杂区300和第二掺杂区400，且所述第一掺杂区300与所述外延层200之间形成pn结，摒弃了传统结势垒肖特基二极管中因外延层和阳极金属直接接触形成的肖特基特性，降低漏电流的大小。
45.所述第三掺杂区500和所述第一掺杂区300的掺杂类型相同，且所述第三掺杂区500的掺杂浓度大于所述第一掺杂区300的掺杂浓度。在一些实施例中，所述外延层200和所述第二掺杂区400为n型掺杂，所述第一掺杂区300和所述第三掺杂区500为p型掺杂。设置所述第三掺杂区500，一方面可以将所述第一掺杂区300与阳极进行接地，使所述第一掺杂区300的内电场统一；另一方面，可以在高电流时更易导通电流，并使更多的空穴进入所述外延层200，进而降低所述外延层200的电阻，提高器件的浪涌电流。
46.所述第二掺杂区400、所述第三掺杂区500及所述外延层200的顶面平齐，且所述第三掺杂区500的底面与所述第一掺杂区300的底面平齐。所述第三掺杂区500的宽度可以为0.5μm～3μm，位于所述第三掺杂区500两侧的所述第一掺杂区300和所述第二掺杂区400的
宽度可以为0.2μm～1μm。
47.本技术实施例的半导体结构还包括电介质层600，所述电介质层600位于所述第一掺杂区300两侧的外延层200中，其中所述电介质层600、所述第二掺杂区400以及所述第一掺杂区300的侧壁共面，且所述电介质层600的顶面低于所述第一掺杂区300的底面，这样可以暴露出部分外延层200的侧壁。所述电介质层600的宽度可以为0.3μm～4μm。图9示出了电介质层600的底面和外延层200的底面平齐的情况，也即所述电介质层600位于所述半导体基板100的表面。参见图5，电介质层600的底面还可以高于外延层200的底面，也即所述电介质层600的底部还具有部分外延层200，其中位于所述电介质层600下方的所述外延层200的厚度不超过5μm。其中当电介质层600的底面和外延层200的底面平齐时，平衡所述外延层200电场的能力更强。
48.所述电介质层600的介电系数高于碳化硅材料的介电系数，例如所述电介质层的材料可以包括hf2o、sin、al2o3、ta2o、zro2及tio2中的至少一种，或者包括其他能够作为电介质层的材料。高介电系数的电介质层能够平衡所述外延层200中的电场，使所述外延层200中的电场降低，提高所述外延层200的使用率，同时较低的电场可以减少所述外延层200和所述第一掺杂区300形成的pn结处的漏电流，提高所述pn结处的击穿电压，保护沟道层及控制栅极。采用高介电系数的电介质层和掺杂浓度较高的外延层200时，可以在漏电流与击穿电压不变的情况下提高正向电流。
49.所述半导体结构还包括沟道层，所述沟道层需覆盖所述第一掺杂区300、所述第二掺杂区400以及部分所述外延层200的侧壁，用于将阳极上产生的电流传输至外延层中。所述沟道层的宽度影响着器件的可靠性和电性能，所述沟道层的宽度越小，电场越容易控制所述第一掺杂区300，因此可以大幅降低所述第一掺杂区300的阈值电压，使得所述半导体结构作为二极管时的导通电压大幅降低，从而提高正向电流；所述沟道层的宽度越大时，越利于降低沟道层内的电场，进而提高器件的可靠性。因此，需要控制所述沟道层的宽度以平衡器件的可靠性和电性能。在本技术实施例中，所述沟道层的宽度可以为4nm～50nm，所述沟道层的底面与所述第一掺杂区的底面之间的高度差可以为0.1μm～0.4μm。所述沟道层的材料例如可以包括二氧化硅，在其他实施例中也可以采用其他材料作为沟道层的组成材料，以起到电流传输的作用。
50.以下介绍几种沟道层的实施例。参考图6，所述沟道层700覆盖所述第一掺杂区300、所述第二掺杂区400以及部分所述外延层200的侧壁并延伸至所述电介质层600上。参考图7，所述沟道层700除了覆盖所述第一掺杂区300、所述第二掺杂区400以及部分所述外延层200的侧壁并延伸至所述电介质层600上之外，还延伸至所述第二掺杂区400的部分表面，可以防止刻蚀工艺时因对准出现问题而对所述第一掺杂区300、所述第二掺杂区400以及部分所述外延层200侧壁的沟道层产生影响。其中位于所述第二掺杂区400表面的所述沟道层700的宽度可以为0.3μm～0.6μm。参考图8，所述沟道层700还可以覆盖所述电介质层600的表面，但这种结构会导致所述沟道层700的角落处电场较高。
51.继续参考图9，所述半导体结构还包括控制栅极800，所述控制栅极800位于所述电介质层600上并覆盖所述沟道层700的侧壁，且所述控制栅极800的顶面和所述第二掺杂区400的表面平齐。所述控制栅极800与所述电介质层600可以直接接触，或者所述控制栅极800与所述电介质层600之间还包括沟道层。所述控制栅极800的材料可以包括多晶硅、非晶
硅、锗硅和多晶碳化硅中的至少一种。所述控制栅极800与所述沟道层700的宽度之和等于所述电介质层600的宽度。在所述控制栅极800上加载电压时产生的电场可以穿过所述沟道层打开所述第一掺杂区300的通道。
52.参考图10，所述半导体结构还包括阳极910和阴极920，所述阳极910位于所述第二掺杂区400、所述第三掺杂区500、所述沟道层700及所述控制栅极800的表面。所述阴极920位于所述半导体基板100的下表面。所述外延层200、所述第一掺杂区300、所述第二掺杂区400、所述沟道层700及所述控制栅极800形成的结构类似于mosfet结构，当在所述阳极910上加载电压时，电流可以通过所述沟道层700进入所述外延层200，进而到所述半导体基板100、所述阴极920。
53.以上是对本技术实施例的半导体结构的描述，下面将介绍所述半导体结构的形成方法。
54.参考图1，本技术实施例的所述半导体结构的形成方法，包括：
55.步骤s1：提供半导体基板，所述半导体基板上包括外延层，所述外延层中形成有第一掺杂区、自所述外延层的表面延伸至所述第一掺杂区中的第三掺杂区及位于所述第三掺杂区两侧的第二掺杂区；
56.步骤s2：在所述第一掺杂区两侧的外延层中形成顶面低于所述第一掺杂区底面的电介质层，且所述电介质层、所述第二掺杂区及所述第一掺杂区的侧壁共面；
57.步骤s3：在所述第一掺杂区、所述第二掺杂区以及部分所述外延层的侧壁形成延伸至所述电介质层上的沟道层；
58.步骤s4：在所述电介质层上形成覆盖所述沟道层侧壁的控制栅极，且所述控制栅极的顶面和所述第二掺杂区的表面平齐。
59.参考图2，提供半导体基板100。所述半导体基板100可以是掺杂有杂质离子的碳化硅基板，例如可以是n型掺杂的碳化硅基板。在所述半导体基板100上形成外延层200，形成工艺可以是外延生长。所述外延层200的材料可以包括碳化硅。所述外延层200和所述半导体基板100的掺杂类型相同。所述外延层200的厚度和掺杂浓度相匹配，所述外延层200的厚度可以为5μm～33μm，所述外延层200的掺杂浓度可以为1e15～3e16/cm3。在一些实施例中，所述半导体结构用于1200v二极管器件，所述外延层200的厚度为8μm～12μm，掺杂浓度可以为6e15～3e16/cm3；在另一些实施例中，所述半导体结构用于3300v二极管器件，所述外延层200的厚度为27μm～33μm，掺杂浓度可以为1e15～5e15/cm3。
60.在所述外延层200中形成与所述外延层200的掺杂类型不同的第一掺杂区300。在部分所述第一掺杂区300上形成第二掺杂区400，所述第二掺杂区400与所述第一掺杂区300的掺杂类型不同，且所述第二掺杂区400的表面和所述外延层200的顶面平齐。所述第一掺杂区300的厚度为0.3μm～1.3μm，掺杂浓度为5e16～5e17/cm3；所述第二掺杂区400的深度为0.1μm～0.5μm，掺杂浓度为1e18～1e21/cm3。
61.参考图3，形成第三掺杂区500，所述第三掺杂区500的表面和所述第二掺杂区400的顶面平齐，且所述第三掺杂区500的底面与所述第一掺杂区300的底面平齐。所述第三掺杂区500和所述第一掺杂区300的掺杂类型相同，且所述第三掺杂区500的掺杂浓度应大于所述第一掺杂区300的掺杂浓度。所述第三掺杂区500的掺杂浓度为1e18～1e21/cm3，所述第三掺杂区500的宽度可以为0.5μm～3μm。
62.所述第一掺杂区300、所述第二掺杂区400及所述第三掺杂区500的形成工艺可以是离子注入工艺，形成所述第一掺杂区300时的注入能量可以为10kev～670kev，形成所述第二掺杂区400时的注入能量可以为10kev～300kev，形成所述第三掺杂区500时的注入能量可以为10kev～670kev。采用离子注入工艺形成所述第一掺杂区300、所述第二掺杂区400及所述第三掺杂区500后，还进行退火工艺，以激活掺杂离子。
63.参考图4，刻蚀所述第一掺杂区300两侧的外延层200形成沟槽，且所述沟槽的底面和所述外延层200的底面平齐，然后在所述沟槽中形成所述电介质层600，这时的电介质层600的底面与所述外延层200的底面平齐，也即所述电介质层600可以直接位于所述半导体基板200的表面。图5示出了当形成的沟槽底面高于所述外延层200的底面时，电介质层600的底面也相应高于所述外延层200的底面，此时的电介质层600与所述半导体基板100之间还具有外延层200。形成所述电介质层600的工艺可以是化学气相沉积、物理气相沉积、原子层沉积、溅射沉积等。所述电介质层600的宽度可以为0.3μm～4μm。所述电介质层600的介电系数高于碳化硅的介电系数，例如所述电介质层的材料可以包括hf2o、sin、al2o3、ta2o、zro2及tio2中的至少一种。
64.参考图6，在所述第一掺杂区300、所述第二掺杂区400以及部分所述外延层200的侧壁形成延伸至所述电介质层600上的沟道层700。形成所述沟道层700的方法可以包括：在所述电介质层600、所述第二掺杂区400和所述第三掺杂区500的表面以及所述第一掺杂区300、所述第二掺杂区400和部分所述外延层200的侧壁形成沟道材料层，形成所述沟道材料层的工艺可以是化学气相沉积、物理气相沉积、原子层沉积等。然后去除所述电介质层600、所述第二掺杂区400和所述第三掺杂区500表面的所述沟道材料层，形成所述沟道层700，去除所述沟道材料层的工艺可以是干法刻蚀工艺。所述沟道层700的宽度可以为4nm～50nm，所述沟道层700的底面与所述第一掺杂区300的底面之间的高度差可以为0.1μm～0.4μm。所述沟道层700的材料可以包括二氧化硅。
65.参考图7，在一些实施例中，所述沟道层700还延伸至所述第二掺杂区400的部分表面；所述沟道层700的形成方法可以包括：在所述电介质层600、所述第二掺杂区400和所述第三掺杂区500的表面以及所述第一掺杂区300、所述第二掺杂区400和部分所述外延层200的侧壁形成沟道材料层；去除所述电介质层600、所述第三掺杂区500及部分所述第二掺杂区400表面的所述沟道材料层，形成所述沟道层700。
66.参考图8，在另一些实施例中，所述沟道层700还延伸至所述电介质层600的表面，且所述沟道层700的形成方法包括：在所述电介质层600、所述第二掺杂区400和所述第三掺杂区500的表面以及所述第一掺杂区300、所述第二掺杂区400和部分所述外延层200的侧壁形成沟道材料层；去除所述第三掺杂区500及部分所述第二掺杂区400表面的所述沟道材料层，形成所述沟道层700。在后续形成控制栅极后，控制栅极和电介质层之间还包括沟道层。
67.参考图9，本技术实施例以沟道层700为例进行说明。在所述电介质层600的表面形成控制栅极800，形成工艺可以是高温氧化。所述控制栅极800的材料可以包括多晶硅、非晶硅、锗硅和多晶碳化硅中的至少一种。
68.参考图10，在所述第二掺杂区400、所述第三掺杂区500、所述沟道层700及所述控制栅极800的表面形成阳极910。之后翻转器件，在所述半导体基板100的下表面形成阴极920。
69.将图10所示的半导体结构和传统的1200v结势垒肖特基二极管进行仿真模拟。在所述半导体结构中，外延层的掺杂浓度为1.4e16/cm3，厚度为10μm；第一掺杂区为p型掺杂，掺杂浓度为2e17/cm3，厚度为0.5μm，第三掺杂区两侧的第一掺杂区的宽度为0.5μm；第二掺杂区为n型掺杂，掺杂浓度为1e19/cm3，深度为0.3μm，第三掺杂区两侧的第二掺杂区宽度为0.5μm；第三掺杂区为p型掺杂，掺杂浓度为1e19/cm3，宽度为1μm；电介质层为hf2o层，宽度为0.5μm，高度为10μm；沟道层为二氧化硅层且仅覆盖第一掺杂区、第二掺杂区以及部分外延层的侧壁，宽度为5nm；控制栅极为多晶硅层，厚度为0.995μm，宽度为0.495μm。
70.图11中，a1为本技术实施例的半导体结构的正向电流仿真结果曲线，b1为传统结势垒肖特基二极管的正向电流仿真结果曲线。要达到800a/cm2的电流密度时，传统结势垒肖特基二极管需要1.495v，而本技术实施例的半导体结构只需1.37v。因此要达到同样的电流密度，本技术实施例的半导体结构比传统结势垒肖特基二极管所需的电压小，本技术实施例的半导体结构可以大幅降低二极管的导通电压。
71.图12中，a2为本技术实施例的半导体结构的反向击穿电压仿真结果曲线，b2为传统结势垒肖特基二极管的反向击穿电压仿真结果曲线。传统结势垒肖特基二极管的反向击穿电压为1580v，而本技术实施例的半导体结构将反向击穿电压提高至1810v。当阴极电压达到1200v时，传统结势垒肖特基二极管的阴极电流已达到2.25e-4a/cm2，而本技术实施例的半导体结构的阴极电流只有5e-5a/cm2。因此，本技术实施例的半导体结构可以大幅提高反向击穿电压并减少漏电流。
72.综上所述，在阅读本技术内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本技术意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本技术的示例性实施例的精神和范围内。
73.类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件“上”时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语“直接地”表示没有中间元件。还应当理解，术语“包含”、“包含着”、“包括”或者“包括着”，在本技术文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
74.还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本技术的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
75.此外，本技术说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。