一种集成电路及其有源区与栅极区的电极连接方法与流程

1.本公开涉及半导体技术领域，具体涉及一种集成电路及其有源区与栅极区的电极连接方法。


背景技术：

2.现如今，对更佳的性能(例如，增大的处理速度，存储空间等)、收缩的形状因数、延伸的电池寿命以及更低的成本的持续需求已经驱动了半导体制造产业。为响应需求，响应于该需求，该产业已持续降低半导体器件部件的尺寸，从而使得现代集成芯片可以包括布置在单个半导体管芯上的数百万或者数十亿的半导体器件。
3.在集成电路芯片上制作高密度的半导体元件时，必须考虑如何缩小每一个存储单元(memory cell)的大小与电力的消耗，减少存储单元的横向面积。如图1～图2b所示(图中忽略了有源区的掺杂区域和/或阱区等结构层，仅示出代表不同电极的结构层)，在现有技术图1所示的半导体元件中，在同一元件内(例如：栅极接地的晶体管器件(grounded gate metal oxide semiconductor，ggmos))，栅极与漏极之间通过金属引线连通的金属电极短接。图2a为静态随机存取储存器的比特单元(bit cell of static random access memory，sram bitcell)的电路结构图，图2b为图2a单元中部分晶体管器件的局部连接示意图。由图2a可以看出，晶体管m1与晶体管m3的漏极短接在一起，且该漏极连接处和晶体管m4与晶体管m2的栅极共同短接在一起，晶体管m2与晶体管m4的漏极短接在一起，且该漏极连接处和晶体管m3与晶体管m1的栅极共同短接在一起，它们之间的连接通常采用图2b中的方式，参考图2b，在不同元件之间的栅极与漏极之间同样是通过金属引线连通的金属电极短接。这种方法，需要考虑多晶硅栅层包孔的尺寸，有源区包孔的尺寸，从而导致多晶硅栅层通孔与有源区通孔之间的间距过大，造成元件尺寸及芯片面积的增大。
4.故，在常规的代码型闪存元件版图中，一般其漏极、源极以及栅极均有接触孔引出，能够很好的实现快速随机读取的功能。但是随之带来的是芯片尺寸太大，成本太高。主要原因是源极/漏极区与多晶硅栅层接触孔的引入导致有源区尺寸变大，进而影响整个芯片的面积。
5.因此，需要提出一种方法，以解决上述问题。


技术实现要素：

6.针对现有技术的不足，本公开提供了一种集成电路及其有源区与栅极区的电极连接方法，有利于半导体芯片的小型化。
7.一方面本公开提供了一种集成电路，该集成电路包括多个存储单元，其中，存储单元包括：
8.设置在衬底上的有源区和栅极层，该有源区包括位于栅极层一侧的源端和位于栅极层另一侧的漏端：
9.源电极、漏电极和栅电极，源电极和栅电极分别复用第一引线通孔连通至前述的
源端和栅极层，漏电极通过第二引线通孔连通至前述漏端。
10.进一步的，前述的栅极层包括：
11.栅氧化层和多晶硅层，该栅氧化层和多晶硅层依次层叠设置在衬底上，
12.其中，前述的第一引线通孔暴露出前述源端的一部分，以及多晶硅层表面的一部分。
13.进一步的，前述的集成电路还包括：
14.介质层，位于衬底与源电极之间，前述的第一引线通孔贯穿该介质层连通前述的源电极与源端；以及
15.栅极侧墙，位于衬底表面上栅极层的两侧，靠近第二引线通孔的栅极侧墙用于横向隔离栅极层与该第二引线通孔的侧壁。
16.进一步的，前述的集成电路中至少一组相邻的存储单元之间相邻电极复用同一引线通孔形成共用电极的欧姆接触，
17.其中，该至少一组相邻的存储单元的栅极层之间具有隔离区。
18.进一步的，前述的隔离区设置在存储单元的栅极层与衬底之间，包覆该栅极层和前述栅极侧墙的底部，将该栅极层与衬底间隔离。
19.进一步的，前述的隔离区设置在存储单元的栅极层与衬底之间，包覆该栅极层底部的一部分和一侧的栅极侧墙底部，该栅氧化层的一部分连通前述的隔离区形成栅极层与衬底之间的隔离。
20.另一方面本公开提供了一种集成电路中有源区与栅极区的电极连接方法，该集成电路包括多个存储单元，其中，该电极连接方法包括：
21.在衬底上沉积形成有源区和栅极层，该有源区在栅极层一侧形成源端，以及在栅极层另一侧形成漏端；
22.沉积形成覆盖栅极层与有源区的介质层；
23.刻蚀介质层形成第一引线通孔和第二引线通孔，形成的该第一引线通孔暴露出前述源端的一部分，以及栅极层表面的一部分，形成的该第二引线通孔暴露出前述漏端的一部分；
24.沉积金属层填充第一引线通孔并在介质层表面横向延伸形成源电极，该源电极复用为栅电极，以及沉积金属层填充第二引线通孔并在介质层表面横向延伸形成漏电极，且该源电极与漏电极之间形成有隔离。
25.进一步的，前述在衬底上沉积形成有源区和栅极层的步骤包括：
26.在衬底表面有源区分别进行离子注入形成源端掺杂区和漏端掺杂区；以及
27.在衬底表面源端掺杂区和漏端掺杂区之间依次沉积形成栅氧化层和多晶硅层。
28.进一步的，前述在衬底上沉积形成有源区和栅极层的步骤后，该电极连接方法还包括：
29.沉积侧墙材料层以覆盖前述栅极层的侧壁；以及
30.蚀刻侧墙材料层以形成前述的栅极侧墙。
31.进一步的，前述在衬底上沉积形成有源区和栅极层的步骤后，该电极连接方法还包括：
32.前述集成电路中至少一组相邻的存储单元之间的相邻电极复用同一引线通孔形
成共用电极的欧姆接触，
33.其中，该至少一组相邻的存储单元中复用电极的栅极层之间形成有隔离区。
34.进一步的，前述至少一组相邻的存储单元中复用电极的栅极层之间形成有隔离区的步骤包括：
35.在存储单元形成栅极层之前在该区域的衬底上形成隔离区，
36.其中，形成的该隔离区包覆栅极层和栅极侧墙底部，隔离该栅极层与衬底。
37.进一步的，前述至少一组相邻的存储单元中复用电极的栅极层之间形成有隔离区的步骤包括：
38.在存储单元形成栅极层之前在该区域的衬底上形成隔离区，
39.其中，形成的该隔离区包覆栅极层底部的一部分和远离前述共用电极一侧的栅极侧墙底部，该栅氧化层的一部分连通隔离区形成该栅极层与衬底之间的隔离。
40.进一步的，前述形成隔离区的工艺为选自：浅沟槽隔离工艺、局部硅氧化隔离工艺和场氧工艺中的任意一种。
41.本发明的有益效果是：本公开提供了一种集成电路及其有源区与栅极区的电极连接方法，其中，该集成电路包括多个存储单元，存储单元包括：设置在衬底上的有源区和栅极层，该有源区包括位于栅极层一侧的源端和位于栅极层另一侧的漏端：源电极、漏电极和栅电极，源电极和栅电极分别复用第一引线通孔连通至前述的源端和栅极层，漏电极通过第二引线通孔连通至前述漏端。通过同一存储单元中相邻电极复用同一引线通孔形成共用电极的欧姆接触，从而缩小了相邻两个电极之间的距离，以进一步缩小单个存储单元的面积，和/或通过相邻存储单元间相邻电极复用同一引线通孔形成共用电极的欧姆接触，以进一步相邻两个存储单元的面积，进而减小了半导体芯片的面积，提高了存储密度。
附图说明
42.通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚。
43.图1示出现有技术的半导体元件中同一晶体管元件内有源区电极与栅极区电极的连接示意图；
44.图2a为静态随机存取储存器的比特单元中的集成电路结构图；
45.图2b为图2a所示比特单元中相邻晶体管元件内有源区电极与栅极区电极的连接示意图；
46.图3示出本公开实施例提供的半导体元件中同一晶体管元件内有源区电极与栅极区电极的连接示意图；
47.图4示出本公开实施例提供的一种实施方式中半导体元件中相邻晶体管元件内有源区电极与栅极区电极的连接示意图；
48.图5示出本公开实施例提供的另一种实施方式中半导体元件中相邻晶体管元件内有源区电极与栅极区电极的连接示意图。
49.附图标记：
50.1：衬底
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2：栅氧化层
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3：栅极侧墙
51.4：多晶硅层
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5：介质层
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6：引线通孔
52.61：第一引线通孔
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62：第二引线通孔
53.7：金属电极(源电极s、栅电极g、漏电极d)
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8：隔离层
具体实施方式
54.为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的较佳实施例。但是，本公开可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本公开内容的理解更加透彻全面。在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述。
55.除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。
56.闪存以其便捷，存储密度高，可靠性好等优点成为非挥发性存储器中研究的热点。从二十世纪八十年代第一个闪存产品问世以来，随着技术的发展和各类电子产品对存储的需求，闪存被广泛用于手机，笔记本，掌上电脑和u盘等移动和通讯设备中，闪存为一种非易变性存储器，其运作原理是通过改变晶体管或存储单元的临界电压来控制门极通道的开关以达到存储数据的目的，使存储在存储器中的数据不会因电源中断而消失，而闪存为电可擦除且可编程的只读存储器的一种特殊结构。如今闪存已经占据了非挥发性半导体存储器的大部分市场份额，成为发展最快的非挥发性半导体存储器。
57.静态随机存取存储器(sram)是广泛使用的存储器件，为了增加芯片上排布的器件密度并缩减制造成本，需要降低存储器件的特征尺寸。然而，受到接触区、多晶硅栅极以及源区特征尺寸进一步减小的限制，进一步降低存储器件的存储单元的特征尺寸变得非常困难。
58.为此，现有技术通过去除位于栅极结构侧壁上的侧墙并沉积内连多晶硅层来实现存储单元中的栅极结构之间或者栅极结构与源/漏区之间的局域互连，由此可以减少需要形成的接触孔的数量，降低存储单元的面积。但是，随着器件尺寸的缩小，内连多晶硅层之间的间距变得更小，传统的光刻工艺难以完成上述内连多晶硅层的制作，上述这种方法，需要考虑多晶硅栅包孔的尺寸，有源区包孔的尺寸，从而导致多晶硅栅上通孔与有源区上通孔的间距过大，造成元件尺寸及芯片面积的增大。
59.基于此，本发明在不改变工艺制程的前提下，将多晶硅栅上通孔与有源区上通孔的间距缩小至零或交迭一部分，从而缩小元件面积及缩小芯片面积。
60.下面，参照附图对本公开进行详细说明。
61.实施例一：
62.图3示出本公开实施例提供的半导体元件中同一晶体管元件内有源区电极与栅极区电极的连接示意图。
63.一方面本公开实施例一提供了一种集成电路，该集成电路可以是以硅平面工艺为基础的单片集成电路、以薄膜技术为基础的薄膜集成电路和以丝网印刷技术为基础的厚膜集成电路中的任意一种，如：cmos芯片、sram_bitcell等。在具体的选用上，也可以是将各类
单片集成电路和厚膜、薄膜集成工艺结合在一起，装成一个复杂的完整的电路。
64.参考图3(图中忽略了有源区的掺杂区域和/或阱区等结构层，仅示出代表不同电极的结构层，下同)，该集成电路100包括多个存储单元，其中，该存储单元包括：
65.设置在衬底1上的有源区(未示出)和栅极层(2和4的统称，未示出)，该有源区包括位于栅极层一侧的源端和位于栅极层另一侧的漏端；
66.源电极s、漏电极d和栅电极g，源电极s和栅电极g分别复用第一引线通孔61连通至前述的源端和栅极层，漏电极d通过第二引线通孔62连通至前述漏端。复用的第一引线通孔61通过增加在平行于衬底1的表面的方向上的横截面积来减小填充通孔形成短接的金属互连引线内的电流密度。在各个实施例中，金属互连引线的导电材料可以包括诸如：铜、铝、钛、钨等。
67.在一些可选的实施例中，衬底1可以是诸如半导体晶圆和/或位于晶圆上的一个或多个管芯的任何类型的半导体本体，以及与其相关的任何其他类型的金属层、器件、半导体和/或外延层等。衬底1可以包括具有第一掺杂类型(如，n型掺杂或p型掺杂)的本征掺杂的衬底。衬底1的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s-sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等。作为示例，在本实施例中，衬底1的构成材料选用单晶硅。
68.在一些可选的实施例中，可以通过选择性的注入掺杂剂物质至衬底1内来形成源端/漏端区域。在各个实施例中，掺杂剂物质可以包括p型掺杂剂(例如：硼、镓等)或n型掺杂剂(例如：磷、砷等)。在一些实施例中，可以通过实施随后的高温退火，将掺杂剂物质驱动至衬底1内。在一些可选实施例中，可以通过蚀刻和外延生长工艺在衬底1内或上面的位置处形成前述的源端/漏端区域。
69.在一些可选的实施例中，可以通过首先在第一引线通孔61/第二引线通孔62内沉积晶种层，接下来通过随后的镀工艺(例如，电镀工艺、化学镀工艺等)以填充引线通孔(具有导电填充物)，从而形成导电材料。在一些实施例中，可以随后实施化学机械抛光(cmp)工艺。
70.在一些可选的实施例中，前述的栅极层包括：栅氧化层2和多晶硅层4，该栅氧化层2和多晶硅层4依次层叠设置在衬底1上，
71.其中，前述的第一引线通孔61暴露出前述源端的一部分，以及多晶硅层2表面的一部分。
72.在一些可选的实施例中，前述的集成电路100还包括：
73.介质层5，位于衬底1与金属电极7之间，前述的第一引线通孔61贯穿该介质层5连通前述的源电极s与源端；以及
74.栅极侧墙3，位于衬底1表面上栅极层的两侧，靠近第二引线通孔62的栅极侧墙3用于横向隔离栅极层与该第二引线通孔62的侧壁。
75.在一些可选的实施例中，介质层5可以是单层结构也可以是多层结构，其材质可选地例如为：低k介电材料、氧化物材料、未掺杂的二氧化硅(sio2)、氟硅酸盐玻璃等。
76.由此，本公开实施例一提供的集成电路100可通过在同一存储单元中相邻电极复用同一引线通孔形成共用电极的欧姆接触，从而缩小了相邻两个电极之间的距离，以进一
步缩小单个存储单元的面积，进而减小了半导体芯片的面积，提高了存储密度。
77.为实现上述集成电路100，本实施例可选地采用如下集成电路中有源区与栅极区的电极连接方法：
78.在衬底1上沉积形成有源区和栅极层，该有源区在栅极层一侧形成源端，以及在栅极层另一侧形成漏端；
79.沉积形成覆盖栅极层与有源区的介质层5；
80.刻蚀介质层5形成第一引线通孔61和第二引线通孔62，形成的该第一引线通孔61暴露出前述源端的一部分，以及栅极层表面的一部分，形成的该第二引线通孔62暴露出前述漏端的一部分；
81.沉积金属层填充第一引线通孔61并在介质层5表面横向延伸形成源电极s，该源电极s复用为栅电极g，以及沉积金属层填充第二引线通孔62并在介质层5表面横向延伸形成漏电极d，且该源电极s与漏电极d之间形成有隔离，如图3所示。
82.在一些可选的实施例中，前述在衬底1上沉积形成有源区和栅极层的步骤包括：
83.在衬底1表面有源区分别进行离子注入形成源端掺杂区和漏端掺杂区；以及
84.在衬底1表面源端掺杂区和漏端掺杂区之间依次沉积形成栅氧化层2和多晶硅层4。
85.在一些可选的实施例中，前述在衬底1上沉积形成有源区和栅极层的步骤后，该电极连接方法还包括：
86.沉积侧墙材料层以覆盖前述栅极层的侧壁；以及
87.蚀刻侧墙材料层以形成前述的栅极侧墙3。
88.在此需要说明的是，该存储单元中其余结构及其工艺细节与全部的工艺流程为本领域公知常识，于此不与赘述。
89.实施例二：
90.图4示出本公开实施例提供的一种实施方式中半导体元件中相邻晶体管元件内有源区电极与栅极区电极的连接示意图，图5示出本公开实施例提供的另一种实施方式中半导体元件中相邻晶体管元件内有源区电极与栅极区电极的连接示意图。
91.参考图4，本公开实施例二提供的集成电路200中单个存储单元的结构组成与前述实施例一的存储单元相同，区别之处在于：
92.在前述实施例一的基础上，将集成电路200中至少一组相邻的存储单元之间相邻电极(第一存储单元的漏电极d和第二存储单元的栅电极g，下同)复用同一引线通孔61形成共用电极的欧姆接触，其中，该至少一组相邻的存储单元的栅极层之间具有隔离区8。
93.在一些可选的实施例中，前述的隔离区8设置在存储单元的栅极层与衬底1之间，包覆该栅极层和前述栅极侧墙3的底部，将该栅极层与衬底1间隔离，如图4所示。
94.在另一些可选的实施例中，前述的隔离区8设置在存储单元的栅极层与衬底1之间，包覆该栅极层底部的一部分和远离引线通孔61一侧的栅极侧墙3底部，该栅氧化层2的一部分连通前述的隔离区8形成栅极层与衬底1之间的隔离，如图5所示。
95.由此，本公开实施例二提供的集成电路200不仅可以通过同一存储单元中相邻电极复用同一引线通孔形成共用电极的欧姆接触，从而缩小了相邻两个电极之间的距离，以缩小单个存储单元的面积，还可以通过相邻存储单元间相邻电极复用同一引线通孔形成共
用电极的欧姆接触，以进一步相邻两个存储单元的面积，进而减小了半导体芯片的面积，提高了存储密度。
96.为实现上述集成电路200，本实施例可选地采用如下集成电路中有源区与栅极区的电极连接方法：
97.在衬底1上沉积形成有源区和栅极层，该有源区在栅极层一侧形成源端，以及在栅极层另一侧形成漏端；
98.沉积形成覆盖栅极层与有源区的介质层5；
99.刻蚀介质层5形成第一引线通孔61和第二引线通孔62，形成的该第一引线通孔61暴露出前述源端的一部分，以及栅极层表面的一部分，形成的该第二引线通孔62暴露出前述漏端的一部分；
100.沉积金属层填充第一引线通孔61并在介质层5表面横向延伸形成源电极s，该源电极s复用为栅电极g，以及沉积金属层填充第二引线通孔62并在介质层5表面横向延伸形成漏电极d，且该源电极s与漏电极d之间形成有隔离，参考图3进行理解。
101.在一些可选的实施例中，前述在衬底1上沉积形成有源区和栅极层的步骤包括：
102.在衬底1表面有源区分别进行离子注入形成源端掺杂区和漏端掺杂区；以及
103.在衬底1表面源端掺杂区和漏端掺杂区之间依次沉积形成栅氧化层2和多晶硅层4。
104.在一些可选的实施例中，前述在衬底1上沉积形成有源区和栅极层的步骤后，该电极连接方法还包括：
105.沉积侧墙材料层以覆盖前述栅极层的侧壁；以及
106.蚀刻侧墙材料层以形成前述的栅极侧墙3。
107.在一些可选的实施例中，前述集成电路200中至少一组相邻的存储单元之间的相邻电极复用同一引线通孔形成共用电极的欧姆接触，其中，该至少一组相邻的存储单元中复用电极的栅极层之间形成有隔离区8。
108.在一些可选的实施例中，前述至少一组相邻的存储单元中复用电极的栅极层之间形成有隔离区的步骤包括：
109.在存储单元形成栅极层之前在该区域的衬底1上形成隔离区8，
110.其中，形成的该隔离区8包覆栅极层和栅极侧墙3底部，隔离该栅极层与衬底1，如图4所示。
111.在另一些可选的实施例中，前述至少一组相邻的存储单元中复用电极的栅极层之间形成有隔离区的步骤包括：
112.在存储单元形成栅极层之前在该区域的衬底1上形成隔离区8，
113.其中，形成的该隔离区8包覆栅极层底部的一部分和远离前述共用电极一侧的栅极侧墙3底部，该栅氧化层2的一部分连通隔离区8形成该栅极层与衬底1之间的隔离，如图5所示。
114.在一些可选的实施例中，前述形成隔离区8的工艺为选自：浅沟槽隔离工艺、局部硅氧化隔离工艺和场氧工艺中的任意一种。在各个实施例中，在衬底1中形成的隔离区8为浅沟槽隔离(sti)结构或者局部氧化硅(locos)隔离结构。作为示例，在本实施例中，隔离区8为浅沟槽隔离结构。衬底1中还形成有各种阱(well)结构或掺杂区，为了简化，图示中予以
省略。
115.在此需要说明的是，该集成电路中其余结构及其工艺细节与全部的工艺流程为本领域公知常识，于此不与赘述。
116.另外，在前述各个实施例中，沉积多晶硅层4之前，还可以包括去除位于部分栅极层侧壁上的栅极侧墙3的步骤，所述部分栅极层结构通过去除栅极侧墙3露出的部分与多晶硅层实现互连。
117.可以理解的是，本实施例中所述的用于集成电路的有源区和栅极区中电极连接方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的制造步骤，其都包括在本实施制作方法的范围内。
118.可以理解的是，本发明提出的有源区和栅极区中电极连接方法，不仅可以用于静态随机存储器器件，而且可以用于制作其他具有互连多晶硅层的器件。
119.实施例三：
120.本公开还提供一种电子装置，其包括前述本公开示例性实施例提供的集成电路。所述电子装置可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、vcd、dvd、导航仪、照相机、摄像机、录音笔、mp3、mp4、psp等任何电子产品或设备，也可以是任何包括所述半导体器件的中间产品。所述电子装置，由于使用了所述集成电路，因而更有利于芯片的小型化，可在同样大小的芯片上具有更好的性能。
121.综上所述，本公开各个实施例提供的一种集成电路及其有源区与栅极区的电极连接方法，其中，该集成电路包括多个存储单元，存储单元包括：设置在衬底1上的有源区和栅极层，该有源区包括位于栅极层一侧的源端和位于栅极层另一侧的漏端：源电极s、漏电极d和栅电极g，源电极s和栅电极g分别复用第一引线通孔61连通至前述的源端和栅极层，漏电极d通过第二引线通孔62连通至前述漏端。由此可通过同一存储单元中相邻电极复用同一引线通孔61形成共用电极的欧姆接触，从而缩小了相邻两个电极之间的距离，以进一步缩小单个存储单元的面积，和/或通过相邻存储单元间相邻电极复用同一引线通孔形成共用电极的欧姆接触，以进一步相邻两个存储单元的面积，进而减小了半导体芯片的面积，提高了存储密度。
122.应当理解的是，本公开能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本公开的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
123.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
124.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之
上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
125.在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
126.最后应说明的是：显然，上述实施例仅仅是为清楚地说明本公开所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本公开的保护范围之中。