芯片测试方法及其装置、计算机设备及其可读存储介质与流程

1.本技术涉及半导体技术领域，特别是涉及一种芯片测试方法及其装置、计算机设备及其可读存储介质。


背景技术：

2.半导体器件测试是为了检验规格的一致性而在晶圆级集成电路上进行的电学参数测量，目的是检验可接受的电学性能。晶圆老化(wlbi，wafer level burn-in)作为一个衡量半导体器件老化程度，在半导体器件制作过程中对减少老化测试的费用及得到良裸晶粒(kgd，known good die)起到决定性作用。
3.但在晶圆级老化测试中无法调节每颗芯片的条件，导致测试效果下降。


技术实现要素：

4.基于此，有必要提供一种芯片测试方法及其装置、计算机设备及其可读存储介质。
5.为了实现上述目的，本技术提供了一种芯片测试方法，包括：
6.向待测芯片施加测试信号；
7.向所述待测芯片发送数据信号，所述待测芯片基于所述测试信号和所述数据信号进入测试模式，并对所述待测芯片进行测试电压调节。
8.在其中一个实施例中，所述待测芯片设置有测试引脚和数据引脚；
9.所述待测芯片通过所述测试引脚接收所述测试信号，并通过所述数据引脚接收所述数据信号。
10.在其中一个实施例中，所述向待测芯片施加测试信号，包括：
11.向多个所述待测芯片同时发送所述测试信号；多个所述待测芯片位于同一待测晶圆上。
12.在其中一个实施例中，所述待测芯片设置有接收模块；所述向所述待测芯片发送数据信号，所述待测芯片基于所述测试信号和所述数据信号进入测试模式，包括：
13.所述接收模块根据所述测试信号和所述数据信号生成内部测试信号；所述待测芯片根据所述内部测试信号进入测试模式。
14.在其中一个实施例中，所述接收模块包括与门。
15.在其中一个实施例中，所述待测芯片设置有测试模式寄存器；
16.当所述待测芯片配置为寻址模式时，所述向所述待测芯片发送数据信号，所述待测芯片基于所述测试信号和所述数据信号进入测试模式，并对所述待测芯片进行测试电压调节，包括：
17.所述测试模式寄存器根据所述测试信号将待测芯片设置为测试模式；
18.所述待测芯片在接收所述测试信号预设时间段后，接收所述数据信号；
19.在所述数据信号维持预设锁存时间后，根据所述测试信号中携带的测试指令对所述待测芯片进行测试电压调节。
20.在其中一个实施例中，所述测试指令包括测试电压值；
21.所述根据所述测试信号中携带的测试指令对所述待测芯片进行测试电压调节，包括：
22.根据所述测试信号中携带的测试指令将所述待测芯片的原始电压值调节至测试电压值。
23.在其中一个实施例中，所述待测芯片具有电压调节电路，所述电压调节电路包括多个负载元件；
24.所述根据所述测试信号中携带的测试指令将所述待测芯片的原始电压值调节至测试电压值，包括：
25.所述待测芯片根据所述测试电压值，调节接入所述电压调节电路的所述负载元件的数量或调节所述电压调节电路的调节频率。
26.在其中一个实施例中，所述预设时间段包括附加延迟时间、列写延迟时间和奇偶校验时间之和。
27.在其中一个实施例中，所述根据所述测试信号中携带的测试指令对所述待测芯片进行测试电压调节，包括：
28.向所述待测芯片发送数据选通信号；
29.在接收所述数据信号预设锁存时间之后，所述数据选通信号触发所述数据信号为有效；
30.根据所述测试信号中携带的测试指令对所述待测芯片进行测试电压调节。
31.在其中一个实施例中，所述预设锁存时间为所述数据选通信号传输1/2突发长度的时间。
32.本技术还提供了一种芯片测试装置，包括：
33.测试信号发送模块，所述测试信号生成模块用于向待测芯片施加测试信号；
34.数据信号发送模块，所述数据信号发送模块用于向所述待测芯片发送数据信号，所述待测芯片基于所述测试信号和所述数据信号进入测试模式；
35.电压调节模块，与所述待测芯片相连接，用于对所述待测芯片进行测试电压调节。
36.在其中一个实施例中，所述测试信号发送模块通过所述待测芯片的测试引脚向所述待测芯片施加所述测试信号；
37.所述数据信号发送模块通过所述待测芯片的数据引脚向所述待测芯片发送所述数据信号。
38.在其中一个实施例中，所述测试信号发送模块向位于同一待测晶圆上的多个所述待测芯片同时发送所述测试信号。
39.在其中一个实施例中，所述测试信号中携带有测试指令；
40.所述电压调节模块根据所述测试指令对所述待测芯片进行测试电压调节。
41.在其中一个实施例中，所述测试指令包括测试电压值；
42.所述电压调节模块根据所述测试信号中携带的测试指令将所述待测芯片的原始电压值调节至所述测试电压值。
43.在其中一个实施例中，所述待测芯片具有电压调节电路；
44.所述电压调节模块根据所述测试信号中携带的测试指令，控制所述待测芯片根据
所述测试电压值调节接入所述电压调节电路的负载元件数量或调节所述电压调节电路的调节频率。
45.在其中一个实施例中，所述芯片测试装置还包括数据选通信号发送模块，所述数据选通信号发送模块用于向所述待测芯片发送数据选通信号，用于触发所述数据信号为有效。
46.本技术还提供了一种计算机设备，包括存储器和处理器，所述存储器上存储有可在所述处理器上运行的计算机程序，所述处理器执行所述程序时实现上述任一实施例提供的芯片测试方法的步骤。
47.本技术还提供了一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现上述任一实施例提供的芯片测试方法的步骤。
48.本技术的芯片测试方法及其装置、计算机设备及其可读存储介质至少具有如下有益效果：
49.本技术提供的芯片测试方法，对于每个待测芯片，均由测试信号和数据信号共同控制才可进入测试模式，这样能够利用待测芯片的数据信号信息，实现对待测芯片进行独立测试，进而实现对待测芯片测试电压的独立控制。如此，能够对测试电压进行更精确的调节，提升芯片测试的可靠性水平。
50.本技术提供的芯片测试装置，通过数据信号发送模块向待测芯片发送数据信号，数据信号与测试信号生成模块向待测芯片施加的测试信号共同控制待测芯片进入测试模式，这样能够利用待测芯片的数据信号信息，实现对待测芯片进入测试模式的独立控制，进而实现对待测芯片测试电压的独立控制。如此，能够对测试电压进行更精确的调节，提升芯片测试的可靠性水平。
51.本技术提供的计算机设备，能够实现上述任一实施例提供的芯片测试方法的步骤，因此，前述芯片测试方法所能实现的技术效果，该计算机设备也均能实现，此处不再详述。
52.本技术提供的计算机可读存储介质，能够实现上述任一实施例提供的芯片测试方法的步骤，因此，前述芯片测试方法所能实现的技术效果，该计算机可读存储介质也均能实现，此处不再详述。
附图说明
53.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
54.图1为一种芯片测试装置的结构示意图；
55.图2为本技术其中一个实施例提供的芯片测试方法的流程图；
56.图3为本技术其中一个实施例提供的芯片测试方法中，待测芯片经由测试信号和数据信号共同控制进入测试模式的时序图；
57.图4为本技术其中一个实施例提供的芯片测试方法中，步骤s2的流程图；
58.图5为本技术其中一个实施例提供的芯片测试方法中，电压调节电路的示意图；
59.图6为本技术其中一个实施例提供的芯片测试方法中，步骤s23的流程图；
60.图7为本技术其中一个实施例提供的芯片测试方法中，步骤s23的时序示意图；
61.图8为本技术其中一个实施例提供的芯片测试装置的结构示意图。
62.附图标记说明：
63.100、待测芯片；101、测试信号发送模块；102、数据信号发送模块；103、电压调节模块；104、数据选通信号发送模块。
具体实施方式
64.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术的公开内容更加透彻全面。
65.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
66.应当明白，当元件被称为“与
…
相连接”时，其可以直接地与其它元件相连接，或者可以存在居间的元件。还应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
67.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
68.在动态随机存取存储器(dynamic random access memory，dram)的wlbi测试中，需要每个待测芯片的电源电压都调整到一个固定值。在传统技术中，一般采用相同的测试信号来整体调节同一待测晶圆上所有待测芯片的测试电压。
69.由于制造工艺的偏差，实际上每个待测芯片的电源电压和目标值的偏差并不相同，导致每个待测芯片适用的测试电压值也不尽相同。请参阅图1，在wlbi测试中，由于连接方式的特殊性，实际上每个待测芯片的除了数据信号相关的引脚是独立连接到测试仪器上，可以独立控制，其他引脚都是所有待测试芯片共享连接。这样就导致一个问题：当测试仪器发出包含测试指令的测试信号，以及测试电压值的时候，实际上对所有待测芯片一起控制，所有待测芯片的测试电压会一起改变，这样就导致每个待测芯片的测试电压无法独立控制，测试电压调整的精确度会下降，进而影响测试效果。
70.请参阅图2，本技术基于上述问题，提供一种芯片测试方法，该芯片测试方法具体可以包括如下步骤：
71.s1：向待测芯片施加测试信号。
72.s2：向待测芯片发送数据信号，待测芯片基于测试信号和数据信号进入测试模式，
并对待测芯片进行测试电压调节。
73.上述芯片测试方法，对于每个待测芯片，均由测试信号和数据信号共同控制才可进入测试模式，这样能够利用待测芯片的数据信号信息，实现对待测芯片测试模式的独立控制，进而实现对待测芯片测试电压的独立控制。如此，能够对测试电压进行更精确的调节，提升芯片测试的可靠性水平。
74.作为示例，待测芯片可以包括但不限于静态随机存取存储器(static random access memory，sram)、动态随机存取存储器(dynamic random access memory，dram)以及同步动态随机存取存储器(synchronous dram，sdram)。
75.本技术对于待测芯片的结构并不做具体限定。在其中一个实施例中，待测芯片设置有测试引脚和数据引脚；待测芯片可以通过测试引脚接收测试信号，并通过数据引脚接收数据信号。
76.如本技术所使用，术语“数据引脚”或“测试引脚”是指待测芯片的由待测芯片的规范定义以用于交换数据信号及测试信号的引脚。
77.应当理解，设置于待测芯片的测试引脚和数据引脚均可以有多个。可以根据实际工作需求适应性地选择任意一个测试引脚接收测试信号；同样的，可以根据实际工作需求适应性地选择任意一个数据引脚接收数据信号。
78.还应当理解，测试引脚可以包括专用于执行调试操作的引脚(例如，tmsc引脚或tckc引脚)，也可以将待测芯片上时钟等关键引脚引出，作为部分测试引脚使用。
79.在其中一个实施例中，多个待测芯片位于同一待测晶圆上。
80.在上述实施例的基础上，步骤s1可以包括：向位于同一待测晶圆上的多个待测芯片同时发送测试信号。
81.以位于同一待测晶圆上的待测芯片a和待测芯片b为例，由于各待测芯片的测试引脚同时与测试仪器的信号发送端连接，测试仪器会向位于同一待测晶圆上的多个待测芯片(包括待测芯片a和待测芯片b)同时发送测试信号。由于本技术中待测芯片需测试信号和数据信号共同控制才可进入测试模式，如图3所示，只有当待测芯片a或待测芯片b的数据信号也为高电平时，测试信号才会真正被待测芯片a或待测芯片b识别和启用。在此示例中，若需要对某一待测芯片进行测试电压调节，只需要将其他待测芯片的数据信号拉至低电平即可。
82.向待测芯片发送数据信号，待测芯片基于测试信号和数据信号进入测试模式，并对待测芯片进行测试电压调节。
83.本技术对于步骤s2中待测芯片基于测试信号和数据信号进入测试模式的方式并不做具体限定，下面对本技术一些可能的实施例中待测芯片进入测试模式的方法进行说明。
84.在其中一个实施例中，待测芯片可以设置有接收模块。
85.在上述实施例的基础上，步骤s2可以包括：接收模块根据测试信号和数据信号生成内部测试信号；内部测试信号被配置为：待测芯片可以根据内部测试信号进入测试模式。
86.需要说明的是，本技术对于接收模块的形式并不做具体限定。作为示例，接收模块可以包括但不仅限于与门。
87.在其中一个实施例中，接收模块的第一接收端与测试引脚连接，接收测试引脚发
送的测试信号；接收模块的第二接收端与数据引脚连接，接收测试引脚发送的测试信号；接收模块的输出端与待测芯片内部的测试模式寄存器连接，测试模式寄存器依据接收模块输出的内部测试信号配置待测芯片进入测试模式。
88.以下结合图3，对接收模块包括与门的实施例进行更详细的说明。在本实施例中，以数据信号处于高电平时为测试模式的触发条件。
89.与门至少可以包括第一输入端、第二输入端及输出端。以待测芯片a为例，与门的第一输入端可以用于接入待测芯片的测试信号，与门的第二输入端可以用于接入待测芯片a的数据信号，与门的输出端可以用于输出内部测试信号。
90.当向待测芯片施加测试信号时，与门的第一输入端接入测试信号。在待测芯片a的数据信号处于低电平时，与门的第二输入端接入低电平，则此时与门的输出端输出低电平，待测芯片a不会进入测试模式。
91.当待测芯片a的数据信号变为高电平时，与门的第二输入端由接入低电平变为接入高电平，此时待测芯片a可以进入测试模式。
92.可以理解，在本实施例中，当数据信号为高电平时，是为有效触发测试模式的条件；当数据信号为低电平时无效。在此基础上，数据信号维持高电平的时间应该与测试模式所需的时间相同。
93.在其中一个实施例中，待测芯片可以设置有测试模式寄存器。
94.在上述实施例的基础上，请参阅图4，当待测芯片被配置为寻址模式时，步骤s2具体可以包括如下步骤：
95.s21：测试模式寄存器根据测试信号将待测芯片配置为测试模式。
96.s22：待测芯片在接收测试信号的预设时间段后，接收数据信号。
97.s23：在数据信号维持预设锁存时间后，根据测试信号中携带的测试指令对待测芯片进行测试电压调节。
98.上述芯片测试方法，利用待测芯片的寻址模式达到逐个测试的目的。作为示例，本技术中涉及的寻址模式可以包括单片设备可寻址(per dram addressability，pda)模式。
99.对于步骤s21，本技术对于测试模式寄存器的形式并不做具体限定。作为示例，测试模式寄存器可以根据不同的测试信号生成待测芯片内部调节电路的控制信号，根据控制信号调节待测芯片内部中调节电路，输出测试结果。待测芯片的寻址模式通过配置待测芯片内部的寻址模式寄存器实现，通过向寻址模式寄存器输入寻址信号，寻址模式寄存器识别寻址信号配置待测芯片进入单片设备可寻址模式。
100.待测芯片包括但不仅限于第四代内存条(ddr4 sdram，简称ddr4)中的dram芯片。ddr4由多个dram芯片组成，可以通过pda模式对内存条上的任意一个dram芯片进行单独操作。其中，pda使能可以通过对dram芯片内部的模式寄存器mr3的a4位写入高电平而实现。
101.对于步骤s22，本技术对于预设时间段的形式和时长并不做具体限定。作为示例，预设时间段可以包括但不限于附加延迟时间(additive latency，al)、列写延迟时间(cas write latency，cl)与奇偶校验时间(parity latency，pl)之和。
102.对于步骤s23，本技术对于测试指令的形式并不做具体限定。
103.作为示例，测试指令可以包括但不仅限于测试电压值。
104.在上述示例的基础上，步骤s23可以包括：根据测试信号中携带的测试指令将待测
芯片的原始电压值调节至测试电压值。
105.本技术对于原始电压值的大小并不做具体限定。作为示例，原始电压值可以为1v～5v；譬如，原始电压值的大小可以为1v、2v、3v、4v或5v等等。
106.示例性的，测试指令可以为0000，0001，0010等能够通过逻辑电平转化的数值串，其中每个测试指令代表不同的目标电压值，例如：0000为0.1v，0001为0.2v，0010为0.3v。测试过程中首先获取待测芯片的原始电压值，可依据其他测试指令获得，若检测到原始电压值为1v，目标电压值高于原始电压值，则输入0010等信号，不断增加原始电压值，直至增加至目标电压，在其他功能测试过程中，维持该待测芯片运行在目标电压下，提高芯片的测试效率。
107.在其中一个实施例中，待测芯片还可以具有电压调节电路；该电压调节电路可以包括多个负载元件。在上述实施例的基础上，根据测试信号中携带的测试指令将待测芯片的原始电压值调节至测试电压值的步骤，可以具体包括：
108.待测芯片可以根据测试电压值，调节接入电压调节电路的负载元件的数量，或调节电压调节电路的调节频率。
109.本技术对于电压调节电路的形式并不做具体限定。作为示例，电压调节电路可以包括但不限于电源升压电路或片上终端调节(on-die termination，odt)电路。
110.请参阅图5，图5显示为本技术其中一个实施例中电压调节电路的示意图。在本实施例中，负载元件可以包括接入电压调节电路的多个调节电阻。
111.该电压调节电路可以包括多个调节支路，对于每个调节支路，至少包括一个调节电阻及一个开关管。其中，开关管的第一端连接至原始电压值v
dd
，开关管的第二端与调节电阻的一端相连接，开关管的控制端与测试信号相连接；调节电阻的另一端接地。
112.如前所述，设置于待测芯片的测试引脚可以有多个。在本实施例中，可以根据电压调节电路中包含的调节支路的数量，选择对应数量的任意测试引脚接收测试信号；同样的，可以根据电压调节电路中包含的调节支路的数量，接入对应数量的测试信号。譬如，如图5所示，电压调节电路包括四个调节支路，则可以选择任意四个测试引脚，分别用于接收测试信号1、测试信号2、测试信号3或测试信号4。这些测试信号可以用于控制对应的开关管的通断，从而控制对应的调节电阻接入电压调节电路，或从电压调节电路中断开。
113.请参阅图6，作为示例，步骤s23还可以包括如下步骤：
114.s231：向待测芯片发送数据选通信号。
115.s232：在接收数据信号预设锁存时间之后，数据选通信号触发数据信号为有效。
116.s233：根据测试信号中携带的测试指令对待测芯片进行测试电压调节。
117.应当理解，所有模式寄存器设置(mode register set，mrs)指令在pda模式中都是通过数据信号dq0来确定有效性，数据信号dq0则可以通过数据选通信号dqs进行采集。待测芯片可以通过数据选通信号dqs来确定是否接收读到的数据信号dq0，以确定mrs指令是否执行。譬如，如果数据选通信号dqs采集到数据信号dq为低电平即dq0，则执行mrs指令；如果数据选通信号dqs采集到数据信号dq为高电平即dq1，则不执行mrs指令。
118.本技术对于步骤s232中预设锁存时间的时长并不做具体限定。作为示例，预设锁存时间可以根据数据选通信号和待测芯片的突发长度(burst lengths，bl)确定。譬如，通过数据选通信号上升沿和/或下降沿采集数据信号预设锁存时间可以是数据选通信号传输
1/2突发长度的时间。请参阅图7，其显示为一个可能的实施例中，步骤s23的时序示意图。若突发长度为8，数据选通信号的上升沿采集数据信号，通过采集4个dq0，即4个数据选通信号的周期后，则确定执行测试指令，确保指令接收准确，执行准确。可以理解，需要在图7中a与b之间所示的时段内送入低电平，否则无法执行mrs指令，配置失败。
119.本技术还根据一些实施例，提供一种芯片测试装置。请参阅图8，该芯片测试装置可以包括测试信号发送模块101、数据信号发送模块102和电压调节模块103。
120.其中，测试信号发送模块101可以用于向待测芯片100施加测试信号，数据信号发送模块102可以用于向待测芯片100发送数据信号，待测芯片100可以基于前述测试信号及数据信号进入测试模式。电压调节模块103与待测芯片100相连接，可以用于对待测芯片100进行测试电压调节。
121.上述芯片测试装置，可以通过数据信号发送模块102向待测芯片100发送数据信号，数据信号与测试信号生成模块向待测芯片100施加的测试信号共同控制待测芯片100进入测试模式，这样能够利用待测芯片100的数据信号信息，实现对待测芯片100测试模式的独立控制，进而实现对待测芯片100测试电压的独立控制。如此，能够对测试电压进行更精确的调节，提升芯片测试的可靠性水平。
122.在其中一个实施例中，测试信号发送模块101可以通过待测芯片100的测试引脚向待测芯片100施加测试信号。同时，数据信号发送模块102也可以通过待测芯片100的数据引脚向待测芯片100发送数据信号。
123.需要说明的是，设置于待测芯片的测试引脚和数据引脚均可以有多个。在此基础上，测试信号发送模块101可以根据待测芯片的实际情况向待测芯片有效的测试引脚发送测试信号；同样的，数据信号发送模块102也可以根据待测芯片的实际情况向待测芯片有效的数据引脚发送数据信号。
124.在其中一个实施例中，测试信号发送模块101可以向位于同一待测晶圆上的多个待测芯片100同时发送测试信号。
125.以位于同一待测晶圆上的待测芯片a和待测芯片b为例，各待测芯片的测试引脚同时与测试信号发送模块101的发送端连接，测试信号发送模块101可以向位于同一待测晶圆上的多个待测芯片(包括待测芯片a和待测芯片b)同时发送测试信号。由于本技术中待测芯片需测试信号和数据信号共同控制才可进入测试模式，如图3所示，只有当待测芯片a或待测芯片b的数据信号也为高电平时，测试信号才会真正被待测芯片a或待测芯片b识别和启用。在此示例中，若需要对某一待测芯片进行测试电压调节，只需要将其他待测芯片的数据信号拉至低电平即可。
126.如前所述，测试信号中可以携带有测试指令。在此基础上，电压调节模块103可以根据测试指令对待测芯片100进行测试电压调节。
127.如前所述，测试指令可以包括测试电压值。在此基础上，电压调节模块103可以根据测试信号中携带的测试指令，将待测芯片100的原始电压值调节至测试电压值。
128.如前所述，待测芯片100可以具有电压调节电路。
129.该电压调节电路可以接入多个负载元件。在此基础上，电压调节模块103可以根据测试信号中携带的测试指令，控制待测芯片100根据测试电压值调节接入电压调节电路的负载元件数量，或调节电压调节电路的调节频率。
130.具体来说，当待测芯片100的原始电压值低于测试电压值时，可以通过减少接入电压调节电路的负载元件，或降低电压调节电路的调节频率将待测芯片100的原始电压值调节至测试电压值；当待测芯片100的原始电压值高于测试电压值时，可以通过增加电压调节电路的负载元件，或增加电压调节电路的调节频率将待测芯片100的原始电压值调节至测试电压值。
131.请继续参阅图5，负载元件可以包括接入电压调节电路的多个调节电阻。该电压调节电路包括多个调节支路，对于每个调节支路，至少包括一个调节电阻及一个开关管。其中，开关管的第一端连接至原始电压值v
dd
，开关管的第二端与调节电阻的一端相连接，开关管的控制端与测试信号相连接；调节电阻的另一端接地。
132.如前所述，设置于待测芯片的测试引脚可以有多个，可以根据电压调节电路中包含的调节支路的数量，选择对应数量的任意测试引脚接收测试信号；在此基础上，电压调节模块103可以根据电压调节电路中包含的调节支路的数量，发送对应数量的测试信号。譬如，如图5所示，电压调节电路包括四个调节支路，则可以选择任意四个测试引脚，分别用于接收测试信号1、测试信号2、测试信号3或测试信号4。这些测试信号可以用于控制对应的开关管的通断，从而控制对应的调节电阻接入电压调节电路，或从电压调节电路中断开。在此基础上，电压调节模块103可以根据测试信号1、测试信号2、测试信号3或测试信号4中携带的测试指令，控制对应的开关管的通断，从而控制对应的调节电阻接入电压调节电路。
133.请继续参阅图8，在其中一个实施例中，芯片测试装置还可以包括数据选通信号发送模块104。数据选通信号发送模块104可以用于向待测芯片100发送数据选通信号，该数据选通信号可以用于将数据信号触发为有效。
134.上述实施例提供的芯片测试装置，可以通过数据选通信号dqs来确定是否接收读到的数据信号dq0，以确定mrs指令是否执行。譬如，如果数据选通信号dqs采集到数据信号dq为低电平即dq0，则执行mrs指令；如果数据选通信号dqs采集到数据信号dq为高电平即dq1，则不执行mrs指令。
135.本技术还根据一些实施例，提供一种计算机设备，该计算机设备能够实现上述任一实施例提供的芯片测试方法的步骤。因此，前述芯片测试方法所能实现的技术效果，该计算机设备也均能实现，此处不再详述。
136.本技术还根据一些实施例，提供一种计算机可读存储介质，该计算机可读存储介质能够实现上述任一实施例提供的芯片测试方法的步骤。因此，前述芯片测试方法所能实现的技术效果，该计算机可读存储介质也均能实现，此处不再详述。
137.需要说明的是，本技术实施例中的芯片测试方法及芯片测试装置均可以应用于但不仅限于dram测试领域。
138.还需要注意的是，本技术实施例中的芯片测试装置均可用于实施对应的芯片测试方法，故而方法实施例与装置实施例之间的技术特征，在不产生冲突的前提下可以相互替换及补充，以使得本领域技术人员能够获悉本发明的技术内容。
139.应该理解的是，虽然图2、图4和图6的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图2、图4和图6中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是
在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
140.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
141.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。