半导体结构及其形成方法与流程

1.本技术的实施例涉及半导体结构及其形成方法。


背景技术：

2.金属氧化物半导体(mos)器件是集成电路中的基建元件。mos器件的最新发展包括形成替换栅极，其包括高k栅极电介质和高k栅极电介质上方的金属栅电极。替换栅极的形成通常包括在高k栅极介电层上方沉积高k栅极介电层和金属层，然后执行化学机械抛光(cmp)工艺以去除高k栅极介电层和金属层的过量部分。金属层的剩余部分形成金属栅极。
3.然后形成互连部件。例如，源极/漏极接触插塞和栅极插塞分别形成为连接至源极/漏极区和金属栅极。金属线和通孔也形成在下面的器件上方并连接至下面的器件。随着器件按比例缩小，互连部件的线宽和互连部件之间的间距变得越来越小。因此光学邻近效应变得更加严重，并且互连部件的线端变得圆化。因此减少了可用于接合上面导电部件的互连部件的有效接触面积，并且增加了接触电阻。


技术实现要素：

4.本技术的一些实施例提供了一种形成半导体结构的方法，包括：沉积介电层；在所述介电层上方沉积多个芯轴带；在所述多个芯轴带的侧壁上形成多个间隔件以形成多个掩模组，其中，所述多个芯轴带中的每一个与所述多个间隔件中的两个形成所述多个掩模组中的掩模组；形成连接所述多个掩模组中的两个相邻掩模组的掩模带；使用所述多个掩模组和所述掩模带共同作为蚀刻掩模来蚀刻所述介电层，并在所述介电层中形成沟槽；以及将导电材料填充到所述沟槽中以形成多个导电部件。
5.本技术的另一些实施例提供了一种半导体结构，包括：半导体衬底；介电层，位于所述半导体衬底上方；第一导电部件，包括：第一端，其中，所述第一端是弯曲的，并具有第一半径；以及第二端，与所述第一端相对，其中，所述第二端是弯曲的，并且具有小于所述第一半径的第二半径；第二导电部件，通过所述介电层的第一部分与所述第一导电部件的第一端间隔开，其中，所述第二导电部件与所述第一端具有第一距离；以及第三导电部件，通过所述介电层的第二部分与所述第一导电部件的第二端间隔开，其中，所述第三导电部件与所述第二端具有第二距离，并且所述第二距离小于所述第一距离，并且其中，所述第一导电部件、所述第二导电部件和所述第三导电部件具有与同一直线对准的纵向方向。
6.本技术的又一些实施例提供了一种半导体结构，包括：多个导电部件，具有与同一直线对准的纵向方向，其中，所述多个导电部件包括第一端部件、第二端部件和在所述第一端部件和所述第二端部件之间的至少一个中间导电部件，并且所述第一端部件包括：第一端，背离所述第二端部件，其中，所述第一端具有第一角；以及第二端，面向所述第二端部件，其中，所述第二端具有比第一角更尖锐的第二角；以及介电层，其中多个导电部件的上部位于所述介电层中。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
8.图1-图8、图12a、图12b、图13a、图13b、图18、图23和图34示出了根据一些实施例在鳍式场效应晶体管(finfet)和互连部件的形成中的立体图和截面图。
9.图9a、图9b、图9c、图10a、图10b、图10c、图11a、图11b和图11c示出了根据一些实施例的金属栅极的切割中的俯视图和立体图。
10.图14a、图14b、图14c、图15a、图15b、图15c、图16a、图16b、图16c、图17a、图17b和图17c示出了根据一些实施例的源极/漏极接触插塞的形成和切割中的俯视图和立体图。
11.图19a、图19b、图19c、图20a、图20b、图20c、图21a、图21b、图21c、图22a、图22b和图22c示出了根据一些实施例的单个镶嵌结构的切割中的俯视图和立体图。
12.图24、图25a、图25b、图26a、图26b、图27-图29、图30a、图30b和图31-图33示出了根据一些实施例的镶嵌结构的形成中的俯视图和立体图。
13.图35和图36示出了根据一些实施例的导电部件的形状。
14.图37示出了根据一些实施例的晶圆中的导电部件层。
15.图38示出了根据一些实施例的用于形成finfet和互连部件的工艺流程。
16.具体实施方法
17.以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
18.此外，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
上方”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
19.提供了鳍式场效应晶体管(finfet)、对应上面的互连部件以及形成finfet和切割对应互连部件的方法。根据本发明的一些实施例，互连部件包括首先形成的金属栅极、源极/漏极接触插塞、金属线等，然后切割成较短的部分。通过本发明实施例提供的形成工艺，导电部件的角部更尖锐。应当理解，虽然finfet被用作示例，但是其他类型的晶体管和对应的互连部件也在本发明的范围内。在此讨论的实施例将提供示例以使得能够制造或使用本发明的主题，并且本领域普通技术人员将容易理解在保持在不同实施例的预期范围内的同时可以进行的修改。在各个视图和说明性实施例中，相同的参考标号用于表示相同的元件。尽管可以将方法实施例讨论为以特定顺序执行，但是其他方法实施例可以以任何逻辑顺序执行。
20.图1-图8、图12a、图12b、图13a、图13b、图18、图23和图34示出了根据本发明的一些实施例的finfet和上面的互连部件的形成中的中间阶段的立体图和截面图。对应的工艺也示意性地反映在图38所示的工艺流程中。
21.图1示出了形成在晶圆10上的初始结构的立体图。晶圆10包括衬底20。衬底20可以是半导体衬底，该半导体衬底可以是硅衬底、硅锗衬底或由其他半导体材料形成的衬底。衬底20可以掺杂有p型或n型杂质。诸如浅沟槽隔离(sti)区的隔离区22可以形成为从衬底20的顶面延伸到衬底20中。相应的工艺在如图38所示的工艺流程200中被示出为工艺202。衬底20的位于相邻sti区22之间的部分被称为半导体带24。半导体带24的顶面和sti区22的顶面可以基本上彼此齐平。根据本发明的一些实施例，半导体带24是原始衬底20的一部分，并且因此半导体带24的材料与衬底20的材料相同。根据本发明的可选实施例，半导体带24是通过蚀刻衬底20的位于sti区22之间的部分以形成凹槽，并执行外延工艺以在凹槽中生长另一半导体材料而形成的替换带。因此，半导体带24由与衬底20的材料不同的半导体材料形成。根据一些实施例，半导体带24由硅锗、硅碳或iii-v族化合物半导体材料形成。
22.sti区22可以包括衬垫氧化物(未示出)，其可以是通过衬底20的表面层的热氧化形成的热氧化物层。衬垫氧化物还可以是使用例如，原子层沉积(ald)、高密度等离子体化学气相沉积(hdpcvd)、化学气相沉积(cvd)等形成的沉积氧化硅层。sti区22还可以包括位于衬垫氧化物上方的介电材料，其中介电材料可以使用可流动化学气相沉积(fcvd)、旋涂等来形成。
23.参考图2，使sti区22凹进，使得半导体带24的顶部突出高于sti区22的剩余部分的顶面22t以形成突出鳍24’。相应的工艺在如图38所示的工艺流程200中被示出为工艺204。可以使用干蚀刻工艺执行蚀刻，例如，使用nf3和nh3作为蚀刻气体。根据本发明的可选实施例，sti区22的凹进使用湿蚀刻工艺执行。例如，蚀刻化学物质可以包括稀释的hf溶液。
24.在上述实施例中，可以通过任何合适的方法图案化鳍。例如，鳍可以使用一种或多种光刻工艺来图案化，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，从而允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，牺牲层形成在衬底上方并使用光刻工艺图案化。使用自对准工艺在图案化牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件或芯轴来图案化鳍。
25.参照图3，伪栅极堆叠件30形成为在(突出)鳍24’的顶面和侧壁上延伸。相应的工艺在如图38所示的工艺流程200中被示出为工艺206。伪栅极堆叠件30可以包括位于突出鳍24’的侧壁上的伪栅极电介质(未示出)，以及位于相应伪栅极电介质上方的伪栅电极34。伪栅极电介质可以包括氧化硅。伪栅电极34可以使用多晶硅形成，也可以使用其他材料形成。每个伪栅极堆叠件30还可以包括位于对应伪栅电极34上方的一个(或多个)硬掩模层36。硬掩模层36可以由氮化硅、氧化硅、氮氧化硅或它们的多层形成。伪栅极堆叠件30可以横跨在单个或多个突出鳍24’和/或sti区22上方。伪栅极堆叠件30还具有与突出鳍24’的纵向方向垂直的纵向方向。
26.接下来，在伪栅极堆叠件30的侧壁上形成栅极间隔件38。相应的工艺在如图38所示的工艺流程200中被示出为工艺206。根据本发明的一些实施例，栅极间隔件38由诸如氮化硅、碳氮化硅等的介电材料形成，并且可以具有包括多个介电层的单层结构或多层结构。
27.然后执行蚀刻工艺以蚀刻突出鳍24’的未被伪栅极堆叠件30和栅极间隔件38覆盖的部分，从而产生图4所示的结构。相应的工艺在如图38所示的工艺流程200中被示出为工艺208。凹进可以是各向异性的，并且因此鳍24’的位于伪栅极堆叠件30和栅极间隔件38正下方的部分受到保护，并且不被蚀刻。根据一些实施例，凹进半导体带24的顶面可以低于sti区22的顶面22t。被蚀刻的突出鳍24’和半导体带24留下的间隔被称为凹槽40。凹槽40位于伪栅极堆叠件30的相对侧。
28.接下来，如图5所示，通过在凹槽40中选择性地生长(通过外延)半导体材料来形成外延区(源极/漏极区)42。相应的工艺在如图38所示的工艺流程200中被示出为工艺210。取决于得到的finfet是p型finfet还是n型finfet，可以随着外延工艺的进行原位掺杂p型或n型杂质。例如，当得到的finfet是p型finfet时，可以生长硅锗硼(s1geb)、硅硼(s1b)等。相反地，当得到的finfet是n型finfet时，可以生长硅磷(s1p)、硅碳磷(s1cp)等。根据本发明的可选实施例，外延区42包括iii-v族化合物半导体，诸如gaas、inp、gan、ingaas、inalas、gasb、alsb、alas、alp、gap、它们的组合或它们的多层。在凹槽40填充有外延区42之后，外延区42的进一步外延生长使得外延区42水平扩展，并且可以形成小平面。外延区42的进一步生长还可使得相邻外延区42彼此合并。可能会产生空隙(气隙)44。根据本发明的一些实施例，可以在外延区42的顶面仍然是波浪状时，或者当合并的外延区42的顶面已经变得平坦时完成外延区42的形成，这可以通过如图6所示的在外延区42上进一步生长来实现。
29.在外延工艺之后，可以进一步用p型或n型杂质注入外延区42以形成源极区和漏极区，也使用参考标号42表示。根据本发明的可选实施例，当在外延期间用p型或n型杂质原位掺杂外延区42时，跳过注入工艺。
30.图7示出了在形成接触蚀刻停止层(cesl)46和层间电介质(ild)48之后的结构的立体图。相应的工艺在如图38所示的工艺流程200中被示出为工艺212。cesl 46可以由氧化硅、氮化硅、碳氮化硅等形成，并且可以使用cvd、ald等形成。ild 48可以包括使用例如fcvd、旋涂、cvd或其他沉积工艺形成的介电材料。ild48可以由含氧介电材料形成，该介电材料可以是基于氧化硅的介电材料，诸如氧化硅(例如，使用正硅酸乙酯(teos)作为工艺气体形成)、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、掺硼磷硅酸盐玻璃(bpsg)等。可以执行诸如化学机械抛光(cmp)工艺或机械研磨工艺的平坦化工艺以使ild 48、伪栅极堆叠件30和栅极间隔件38的顶面彼此齐平。
31.接下来，用替换栅极堆叠件56替换包括硬掩模层36、伪栅电极34和伪栅极电介质的伪栅极堆叠件30，替换栅极堆叠件56包括金属栅电极54和栅极电介质52，如图8所示。相应的工艺在如图38所示的工艺流程200中被示出为工艺214。当形成替换栅极堆叠件56时，首先在一个或多个蚀刻工艺中去除硬掩模层36、伪栅电极34(如图7所示)和伪栅极电介质，从而在栅极间隔件38之间产生沟槽/开口。突出半导体鳍24’的顶面和侧壁暴露于产生的沟槽。
32.接下来，如图8所示，其示出了立体图，形成替换栅极介电层52，其延伸到栅极间隔件38之间的沟槽中。根据本发明的一些实施例，每个栅极介电层图52包括作为其下部的界面层(il)52’(图12b)，其接触对应的突出鳍24’的暴露表面。il 52’可以包括氧化层，诸如氧化硅层，其通过突出鳍24’的热氧化、化学氧化工艺或沉积工艺形成。栅极介电层52还可包括形成在il 52’上方的高k介电层52”。高k介电层52”可以包括高k介电材料，诸如氧化
铪、氧化镧、氧化铝、氧化锆、氮化硅等。高k介电材料的介电常数(k值)高于3.9，并且可以高于约7.0。高k介电层形成为共形层，并在突出鳍24’的侧壁和栅极间隔件38的侧壁上延伸。根据本发明的一些实施例，使用ald或cvd形成高k介电层。
33.进一步参考图8，栅电极54(也在图12b中示出)形成在栅极电介质52上。栅电极54包括堆叠的导电层。堆叠的导电层中的层没有单独示出，而堆叠的导电层可以彼此区分。可以使用诸如ald或cvd的共形沉积方法来沉积堆叠的导电层。堆叠的导电层可以包括扩散阻挡层(有时也称为胶层)和扩散阻挡层上方的一个(或多个)功函层。扩散阻挡层可以由氮化钛(tin)形成或包括氮化钛(tin)，该氮化钛(tin)可以(或可以不)掺杂有硅。功函层决定栅极的功函数，包括至少一层，或由不同材料形成的多个层。根据相应的finfet是n型finfet还是p型finfet来选择功函层的材料。例如，当finfet是n型finfet时，功函层可以包括tan层和tan层上方的钛铝(tial)层。当finfet是p型finfet时，功函层可以包括tan层和tan层上方的tin层。在沉积功函层之后，形成胶层，胶层可以是另一tin层。胶层可以完全填充也可以不完全填充由去除的伪栅极堆叠件留下的沟槽。
34.沉积的栅极介电层和导电层形成为延伸到沟槽中的共形层，并且包括ild48上方的一些部分。接下来，如果胶层没有完全填充沟槽，则沉积金属材料以填充剩余的沟槽。例如，金属材料可以由钨或钴形成或包括钨或钴。随后，执行平坦化工艺，诸如cmp工艺或机械研磨工艺，从而去除栅极介电层、堆叠的导电层和ild 48上方的金属材料的部分。结果，形成栅电极54和栅极电介质52。栅电极54和栅极电介质52统称为替换栅极堆叠件56。此时替换栅极堆叠件56、栅极间隔件38、cesl 46和ild 48的顶面可以基本共面。
35.在形成之后，栅极堆叠件56被切割成较短的栅极堆叠件，其中，介电隔离区62形成为将较短的栅极堆叠件56彼此电隔离。相应的工艺在如图38所示的工艺流程200中示出为工艺216。较短的栅极堆叠件可以属于不同的finfet。图9a、图9b、图9c、图10a、图10b、图10c、图11a、图11b、图11c、图12a、图12b、图13a和图13b示出了根据一些实施例的金属栅极的切割中的俯视图和立体图。这些图的图号包括字符“a”、“b”或“c”。字符“a”表示相应图示出了俯视图。字符“b”表示相应图示出了相应俯视图中的参考截面“b-b”。字符“c”表示相应图示出了相应的俯视图中的参考截面“c-c”。
36.参考图9a，示出了两个栅极堆叠件56和对应的栅极间隔件38的俯视图。栅极堆叠件56和栅极间隔件38被cesl 46和ild 48围绕。根据一些实施例，由于栅极堆叠件的较小间距和较小宽度，栅极堆叠件的端部是圆化的。图9b和图9c分别示出了从图9a中的参考截面b-b和c-c获得的截面图。栅极堆叠件的细节没有详细示出，并且可以参考图8找到。
37.参考图10a、图10b和图10c，在光刻工艺中切割栅极堆叠件56，其中形成蚀刻掩模59(诸如光刻胶，如图10a所示)，并且蚀刻栅极堆叠件56以形成开口60。切割是通过使用蚀刻掩模59(诸如光刻胶)来执行的,其限定了开口60的图案。蚀刻掩模59中的开口可以横向延伸超出栅极堆叠件56的边缘(而不是与栅极间隔件38的边缘平齐)以减少线端圆化。原始的相同栅极堆叠件56的分离部分通过切割工艺彼此断开。开口60可以延伸进入并停止在下面的sti区22中，或者可以进一步延伸到下面的衬底20中。例如，图8示出了介电隔离区62(填充开口60)延伸到半导体衬底20中。根据一些实施例，蚀刻气体选择为使得栅极间隔件38、cesl 48和ild 48不被蚀刻，并且开口60被限制在栅极间隔件38的相对部分之间。根据可选实施例，栅极间隔件38和可能的cesl 48和ild 48也被蚀刻，并且开口60延伸到栅极间
隔件38中，并且可以或可以不延伸到cesl 46和ild 48中。
38.参考图11a、图11b和图11c，形成栅极隔离区62以填充开口60。根据一些实施例，形成工艺可以包括沉积介电材料，诸如氮化硅、氧化硅、碳氧化硅、氮氧化硅等，然后执行平坦化工艺(诸如cmp工艺或机械抛光工艺)以去除介电材料的过量部分。
39.图12a和图12b示出了根据一些实施例的(自对准)硬掩模58的形成，其中图12b示出了图12a中的参考截面12b-12b。相应的工艺在如图38所示的工艺流程200中示出为工艺218。硬掩模58的形成可以包括执行蚀刻工艺以使栅极堆叠件56凹进，从而在栅极间隔件38之间形成凹槽，用介电材料填充凹槽，并且然后执行平坦化工艺(诸如cmp工艺或机械研磨工艺)以去除介电材料的过量部分。硬掩模58可以由氮化硅、氮氧化硅、碳氮氧化硅等形成。
40.接下来，参照图13a和图13b，沉积蚀刻停止层82和ild 84。蚀刻停止层78可以由氮化硅、氮氧化硅(s1on)、碳氧化硅(s1oc)、碳氮化硅(s1cn)、氮化铝(aln)、氧化铝(alo
x
)等，或其多层形成。ild 80可由类似于ild 48的材料形成。
41.图13a和图13b还分别示出了在源极/漏极硅化物区66和接触插塞68的形成中的立体图和截面图。相应的工艺在如图38所示的工艺流程200中被示出为工艺220。图13b示出了图13a中的参考截面13b-13b。形成工艺可以包括蚀刻ild 84、蚀刻停止层82和ild 48以暴露下面的cesl 46的部分，蚀刻cesl 46的暴露部分以露出外延区42，沉积金属层70(图13b)，沉积金属氮化物层(例如氮化钛层)72，并执行退火工艺以形成源极/漏极硅化物区66。接下来，可以将包括钴、钨等的金属材料74填充到接触开口的剩余部分中。然后执行诸如cmp工艺或机械研磨工艺的平坦化工艺以去除金属层70、金属氮化物层72和金属材料74的过量部分，留下接触插塞68。由此形成finfet 100。
42.接下来，形成源极/漏极接触件隔离区76，其也在图13a中示出。图14a、图14b、图14c、图15a、图15b、图15c、图16a、图16b、图16c、图17a、图17b和图17c的俯视图和截面图还示出了接触插塞68和源极/漏极接触件隔离区76的形成工艺。用于形成接触件隔离区76的相应工艺在如图38所示的工艺流程200中被示出为工艺222。这里简要描述这些工艺。再者，图号后面可以有字符a、b或c，其中字符a表示对应的图示出了俯视图，字符b或c表示对应的图是从对应俯视图的参考截面b-b或c-c获得的。
43.参考图14a、图14b和图14c，通过蚀刻源极/漏极区42上方的ild 48(图11a)和cesl 46的部分来形成源极/漏极接触开口67。下面的源极/漏极区42被暴露。接下来，参考图15a、图15b和图15c，形成源极/漏极接触插塞68。源极/漏极接触插塞68的细节可参见图13a和图13b找到。图16a、图16b和图16c示出了用于形成开口77的源极/漏极接触插塞68的切割(蚀刻)。通过使用蚀刻掩模(诸如光刻胶)75来执行切割，该蚀刻掩模限定开口77的图案。蚀刻掩模75中的开口可以横向延伸超过源极/漏极接触插塞68的边缘(而不是与栅极间隔件38的边缘平齐)，以减少线端圆化。如可从图13a中所示的源极/漏极接触件隔离区78所实现的那样，开口77可以延伸到sti区22或半导体衬底20中(并停止在其内部)。然后去除如图16a所示的蚀刻掩模75。
44.图17a、图17b和图17c图示了源极/漏极接触件隔离区78的形成，其也在图13a中示出。源极/漏极接触件隔离区78的形成工艺和材料与栅接触件隔离区62类似，在此不再赘述。
45.图18示出了蚀刻停止层86和ild 88的形成。蚀刻停止层86和ild 88的形成工艺和
材料分别类似于蚀刻停止层82和ild 84的形成工艺和材料。然后形成接触插塞90和栅极接触插塞92。形成工艺包括蚀刻ild 88、蚀刻停止层86、ild 84、蚀刻停止层82和硬掩模58以形成开口，沉积导电材料，以及然后执行平坦化工艺以去除过量的导电材料。导电材料的剩余部分形成接触插塞90和92。
46.接下来，也如图18所示，沉积蚀刻停止层94和介电层96。蚀刻停止层94可以由选自用于形成蚀刻停止层82和86的相同候选材料组的材料形成。介电层96可以是ild，其可以由选自用于形成ild 48的相同候选材料组的材料形成。可选地，介电层96是金属间电介质(imd))。根据本发明的一些实施例，imd可以由具有低于约3.0的介电常数(k值)的低k介电材料形成。例如，介电层96，当是imd时，可以由含碳低k介电材料、氢倍半硅氧烷(hsq)、甲基倍半硅氧烷(msq)等形成或包括含碳低k介电材料、氢倍半硅氧烷(hsq)、甲基倍半硅氧烷(msq)等。介电层96可以是多孔的。
47.在介电层96中形成导电部件98a和98b(其可以是金属线或接触插塞)。相应的工艺在如图38所示的工艺流程200中被示出为工艺224。根据一些实施例，形成工艺可以包括单镶嵌工艺，该工艺包括蚀刻介电层96和蚀刻停止层94以形成沟槽、将导电材料填充到沟槽中以及执行cmp工艺以去除过量的导电材料。导电部件98a和98b中的每一个可以包括扩散阻挡层98’和扩散阻挡层98’上方的金属材料98”。扩散阻挡层98’可以由氮化钛、氮化钽、钛、钽等形成或包括氮化钛、氮化钽、钛、钽等。扩散阻挡层98’可具有盆形，其中，下部比相应的上部窄。金属材料98”可以包括铜或铜合金。由于单镶嵌工艺，导电部件98a和98b可以是锥形的，其中，上部比相应的下部宽。
48.根据可选实施例，通过沉积和图案化工艺形成导电部件98a和98b，该沉积和图案化工艺包括沉积毯式金属层，以及执行第一蚀刻工艺以将毯式金属层图案化成导电部件98a和98b。然后形成蚀刻停止层94和介电层96。蚀刻停止层94可以在导电部件98a和98b的顶面和侧壁上共形地延伸。介电层96可以具有与导电部件98a和98b重叠的部分。介电层96的顶面可以是平面的或非平面的。
49.图19a、图19b、图19c、图20a、图20b、图20c、图21a、图21b、图21c、图22a、图22b和图22c示出了如上参考图18所讨论的导电部件98a和98b的形成，以及导电部件98b的进一步切割。这些图分别示出了从相应的俯视图中的参考截面b
’‑
b’和c
’‑
c’获得的俯视图和对应的截面图。
50.图19a、图19b、图19c、图20a、图20b和图20c示出了如图18所示的导电部件98a和98b的形成。参考图19a、图19b和图19c，蚀刻imd 96和蚀刻停止层94以形成开口112。暴露下面的金属部件90和92。接下来，如图20a、图20b和图20c所示，通过单镶嵌工艺形成导电部件98a和98b以填充开口112。参考图21a、图21b和图21c，形成蚀刻掩模114，并且蚀刻掩模114中具有开口113。蚀刻掩模114和开口113也在图18中示出。蚀刻掩模114用于蚀刻导电部件98b，使得开口115形成在导电部件98b中，并且向下延伸以穿透导电部件98b。根据一些实施例，如图21a所示，imd 96暴露于开口115的部分未被蚀刻，并且开口115被限制在导电部件98b中。根据可选实施例，蚀刻导电部件98b、imd 96和蚀刻停止层94。蚀刻停止层94暴露于imd 96的去除部分的部分可以或可以不被蚀刻穿过。开口115具有与蚀刻掩模114中的开口113相同的俯视图形状和尺寸。导电部件98b被开口115分成部分98b1和98b2。然后去除蚀刻掩模114。
51.在去除蚀刻掩模114之后，将介电材料填充到开口113中，随后进行平坦化工艺以形成隔离区116，如图22a、图22b和图22c所示。相应的工艺在如图38所示的工艺流程200中示出为工艺226。隔离区116可由s1n、s1c、s1o2、s1cn、s1oc等形成。应当理解，虽然图21a-图22a示出了导电部件98b被切割成两个部分，但是它可以被切割成更多部分，如图35所示(由部件150a、150b和150c表示)。根据一些实施例，隔离区116具有与导电部分98b1和98b2的边缘对准的边缘。根据可选实施例，隔离区116延伸超过导电部分98b1和98b2的边缘并进入imd 96，并且可以或可以不延伸到蚀刻停止层94中。
52.图23示出了隔离区116的截面图。隔离区116穿透介电层96和蚀刻停止层94，并且与ild 88接触。扩散阻挡层98’和金属材料98”均被切割开，使得在导电部件98b1和98b2中的每一个中，扩散阻挡层98’在金属材料98”的侧壁之一上延伸，并且不在金属材料98”的另一个侧壁上延伸。此外，导电部件98b1和98b2的相对侧壁可以向相同方向倾斜，这不同于诸如98a的未切割金属部件，其中相对侧壁向相反方向倾斜。应当理解，如果在与图23所示的所示截面垂直的截面中观察，导电部件98b1和98b2的形状将与导电部件98a的形状基本相同。例如，在另一截面图中，导电部件98b1和98b2具有向相反方向倾斜的相对侧壁，并且还具有在金属材料98”的相对侧壁上延伸的扩散阻挡件98’。这些形状是切割前扩散阻挡件98’的原始盆形以及切割工艺的结果。
53.尽管未详细示出，但是源极/漏极接触插塞68包括氮化物层72和填充金属74，这类似于导电部件98a包括扩散阻挡件98’和填充金属98”的情况。此外，源极/漏极接触插塞68被切割，类似于导电部件98b的切割。因此，源极/漏极接触插塞68的切割部分的侧视图可以与导电部件98b1和98b2的侧视图相同。此外，在切割源极/漏极接触插塞68之前，氮化物层72形成形状与扩散阻挡件98’类似的盆。因此，切割后的氮化物层72的视图将与扩散阻挡件98’的视图相同。
54.根据通过沉积和图案化(而不是镶嵌工艺)形成导电部件98a和98b的一些实施例，导电部件98b1和98b2的形成经历了两个蚀刻(图案化)工艺，其中对毯式金属层执行第一蚀刻工艺以形成导电部件98a和98b，以及对导电部件98b执行第二蚀刻工艺以形成导电部件98b1和98b2。
55.图23还示出了蚀刻停止层120、介电层122(其可以是imd)和硬掩模124的形成。相应的工艺在如图38所示的工艺流程200中示出为工艺228。根据一些实施例，蚀刻停止层120使用与蚀刻停止层86类似的材料和类似的方法形成。imd 122可以由类似于imd 96的低k介电材料形成或包括低k介电材料。硬掩模124可以具有单层结构或多层结构。根据一些实施例，硬掩模124具有ono结构，ono结构包括氧化硅层124a、氧化硅层124a上方的氮化硅层124b和氮化硅层124b上方的另一氧化硅层124c。
56.图24至图33示出了用于图案化硬掩模124、使用图案化硬掩模124蚀刻介电层122和蚀刻停止层120以及在介电层122和蚀刻停止层120中形成导电部件的工艺的立体图。
57.图24示出了图23中已经示出的介电层122和硬掩模124的立体图。接下来，如图25a所示，在硬掩模124上方形成芯轴126。相应的工艺在如图38所示的工艺流程200中示出为工艺230。根据本发明的一些实施例，芯轴34由非晶硅、非晶碳或相对于下面的硬掩模124具有高蚀刻选择性的另一种材料形成。芯轴126是通过沉积毯式层，以及然后蚀刻(图案化)毯式层以形成芯轴126来形成。芯轴126的图案化通过形成图案化的光刻胶或三层来实现。根据
一些实施例，如图25b所示，其示出了俯视图，芯轴126包括在y方向上延伸的细长带和在x方向上延伸的细长带，该细长带中限定了开口。根据可选实施例，没有在x方向上延伸的细长带，并且所有芯轴带都在y方向上延伸。根据这些实施例，随后形成的掩模带可用于在y方向上限定开口的边界。
58.参考图26a和图26b，它们分别示出了在芯轴126的侧壁上形成间隔件128的立体图和俯视图。相应的工艺在如图38所示的工艺流程200中被示出为工艺232。根据一些实施例，间隔件128的形成包括沉积共形间隔件层，并执行各向异性蚀刻工艺以去除间隔件层的水平部分，而保留间隔件层的垂直部分，并且被称为间隔件128。根据本发明的一些实施例，间隔件128包括氮化硅、氧化硅、碳化硅、碳氮化硅等。如图26b所示，当芯轴126包括沿x方向的细长带时，间隔件128可以包括环。间隔件128的形成可以减小由环包围的区域的尺寸，从而减小在后续工艺中要形成的金属部件的宽度。在整个描述中，每个芯轴126和接触其相对侧壁的间隔件128统称为掩模组126/128。
59.图27示出了模板层130的形成，其由不同于芯轴126、间隔件128和硬掩模124的材料的材料形成。该材料可以包括氮化硅、氧化硅、碳化硅、碳氮化硅等，和/或其组合。模板层130被沉积到高于芯轴126和间隔件128的顶面的水平，随后进行平坦化工艺以使其顶面齐平。
60.接下来，参考图28，蚀刻模板层130以形成开口132。执行蚀刻工艺直至暴露下面的芯轴126、间隔件128和硬掩模124。暴露的芯轴126、间隔件128和硬掩模124未被蚀刻。尽管示出了一个开口132，但是可以形成与芯轴126和间隔件128重叠的多个开口，其中，多个开口彼此平行并且横跨在相同的掩模组126/128上方。
61.图29示出了在开口132中形成掩模带134，其可以包括填充开口132，然后执行平坦化工艺。相应的工艺在如图38所示的工艺流程200中被示出为工艺234。掩模带134可以由与模板层130、芯轴126、间隔件128和硬掩模124的材料不同的材料形成，并且可选自氮化硅、氧化硅、碳化硅、碳氮化硅、氮化钛、氮化硼、氧化铝、氮化铝等，或它们的组合。
62.在随后的工艺中，形成图30a和图30b所示的结构。形成工艺可以包括继续平坦化(抛光)模板层130和掩模带134。根据一些实施例，平坦化工艺由用作抛光停止层的芯轴126和/或间隔件128停止。根据可选实施例，在暴露芯轴126和间隔件128之前停止平坦化工艺。然后在蚀刻工艺中去除模板层130，同时不蚀刻掩模带134、芯轴126和间隔件128。随后，可以回蚀刻掩模带134以将其顶面减小到低于芯轴126和间隔件128的顶面的水平。减小掩模带134的高度可以减小掩模层124的后续蚀刻中的遮蔽效应，使得掩模层124中形成的开口的角部更尖锐。根据可选实施例，掩模带134不被回蚀刻，并且掩模带134的顶面在工艺变化内高于芯轴126和间隔件128的顶面或与芯轴126和间隔件128的顶面共面。
63.如图30a和图30b所示，每个掩模带134被分成多个掩模带134，每个掩模带位于两个相邻的掩模组126/128之间。掩模带134和它们的连接掩模组126/128形成比由间隔件128形成的角136b更尖锐的角136a(图30b)。应该理解，虽然示出了一个掩模带(其被分成多个部分)，但是可以形成多个平行的掩模带，其使用虚线表示。平行掩模带134之间的距离决定了随后形成的金属线的长度。
64.在随后的工艺中，芯轴126、间隔件128和掩模带134共同用作蚀刻掩模以蚀刻下面的硬掩模124，例如硬掩模124中的硬掩模层124c。所得结构在图31中示出。由此形成开口
138。相应的工艺在如图38所示的工艺流程200中被示出为工艺236。在后续工艺中，通过使用图案化的硬掩模层124c作为蚀刻掩模来蚀刻硬掩模层124b和124a，然后蚀刻介电层122。因此，开口138延伸到介电层122中。相应的工艺在如图38所示的工艺流程200中被示出为工艺238。较尖锐的角136a(图30b)和较圆化的角136b也被转移到介电层122中。然后去除硬掩模124，并且图32示出了所得介电层122，介电层122中形成有开口138。应该理解，开口138可以代表用于形成金属线的沟槽，同时也形成了用于在金属线下方形成通孔的通孔开口，并且未示出。
65.图33示出了金属线142的形成，其通过沉积扩散阻挡层146’(参考图34)作为共形层，用金属材料146”填充开口，并且然后执行平坦化工艺以去除阻挡层146’和金属材料146”的过量部分。相应的工艺在如图38所示的工艺流程200中被示出为工艺240。扩散阻挡层146’可以由ti、tin、ta、tan等形成或包括ti、tin、ta、tan等。金属材料146”可以由铜或铜合金形成或包括铜或铜合金。得到的金属线142和通孔144在图34中示出。
66.图34还示出了蚀刻停止层148的沉积。随后，可以在金属线142上方形成更多imd(例如，低k介电层)、通孔和金属线。形成工艺可以采用如上述实施例所示的工艺，也可以采用光刻胶(而不是芯轴、间隔件、模板层和掩模带)。
67.图35示出了导电部件组150的俯视图，其可以代表导电部件56和68(图17a)、导电部件98b(包括98b1和98b2，图22a)以及导电部件142(图34)中的任一个。每个导电部件组150包括多个部分，这些部分可以包括彼此分离的两个、三个或更多部分。多个部分具有与同一直线154对准的纵向方向。例如，所示示例导电部件150包括端部150a和150c，以及端部150a和150c之间的中间部分150b。导电部件组150可以最初形成为长带，并且然后被切割开，或者可以使用芯轴、间隔件和掩模带形成。由于所讨论的形成工艺，导电部件150a和150c的端角可以更圆，例如具有半径r1。面向导电部件组150的其他部分的导电部件150a、150b和150c的内角是弯曲的并且具有半径r2。根据一些实施例，比率r2/r1小于约0.5，并且在约0.05和约0.5之间的范围内。此外，导电部件部分150a、150b和150c可以具有宽度w1，并且比率r1/w1大于约0.5，并且在约0.5和约2.0之间的范围内。另一方面，比率r2/w2可以小于约0.2，并且在约0.05和约0.2之间的范围内。此外，半径r2可以小于约3nm，并且可以在约0.5nm和约3nm之间的范围内。
68.在图35中，导电部件组150与其他导电部件152(通过与导电部件组150相同的工艺形成)分隔开间距s2。导电部件组150中的相邻导电部件之间的组内间距为s1，其小于组间间距s2。根据一些实施例，组内间距s1可以在约8nm和约20nm之间的范围内。间距比率s2/s1可以大于约2，并且可以大于约3.0。导电部件组150与平行于导电部件组150的其他导电部件(也表示为150)之间的组间间距s3可小于约20nm，在约10nm与约20nm之间的范围内，或小于约20nm。
69.图36示出了根据本发明的可选实施例形成的导电部件150’。这些实施例可以使用常规工艺形成，例如，无需执行用于导电部件56、68和98b的切割工艺。因此，导电部件150’的相对端都具有如上所述的半径r1。或者，这些实施例可用于形成上金属层，如参考图37中所示的上金属层所讨论的。应当了解，图35和图36中的实施例可以共存于相同管芯和晶圆中的相同层上。
70.应当了解，当芯轴126(图26b)不包括具有与x方向平行的纵向方向的部分时，端部
150a和150b的拐角也可以由掩模带134限定，并且还具有半径r2。相应的角也在图35中用虚线155示出。在这些实施例中，端部的边界由掩模带134限定，而不是芯轴126的纵向方向为x方向的部分。
71.图37示出了晶圆10中的导电部件层的方案。诸如晶体管160的电路器件形成在半导体衬底20的顶面处。存在其中形成接触插塞56/68(图17a)的接触件(ct)层。在接触件层上方形成金属层m0，其中可以包括金属线。金属层m0可以对应于导电部件98a、98b1和98b2(图34)。也存在形成的诸如m1到mn的多个金属层和诸如v1到v(n-l)的通孔层，其中整数n可以大于5，并且可以在约5和15之间的范围内。根据一些实施例，诸如金属层m0、m1、m2等的下层可以具有根据本发明的实施例形成的导电部件。因此，相应导电部件可以具有如图35所示的结构。诸如金属层mn、m(n-l)、m(n-2)等的上层可以具有使用传统镶嵌工艺形成的导电部件，并且具有如图36所示的结构。根据一些实施例，可以存在阈值金属层(诸如m3、m4或m5等)，并且阈值金属层中的导电部件和阈值金属层下方的所有金属层包括使用根据本发明实施例的工艺形成的部件，并且具有如图35所示的结构。然而，根据一些实施例，阈值金属层上方的所有金属层可以具有如图36中的结构，也可以没有图36中所示的结构。
72.本发明的实施例具有一些有利特征。通过采用本发明的工艺形成导电部件，导电部件的至少一些角部更尖锐。这些导电部件的有效面积由于增加的角部面积而增加。这些导电部件与接合在这些导电部件上的其他导电部件之间的接触电阻可以减小大于约15％的差异。这也使得焦耳热减少和电迁移减少。
73.根据本发明的一些实施例，方法包括沉积介电层；在介电层上方沉积多个芯轴带；在多个芯轴带的侧壁上形成多个间隔件以形成多个掩模组，其中多个芯轴带中的每一个与多个间隔件中的两个形成多个掩模组中的掩模组；形成连接多个掩模组中的两个相邻掩模组的掩模带；使用多个掩模组和掩模带共同作为蚀刻掩模来蚀刻介电层，并在介电层中形成沟槽，以及将导电材料填充到沟槽中以形成多个导电部件。在实施例中，形成多个间隔件包括沉积毯式层，并对毯式层执行各向异性蚀刻工艺。在实施例中，形成掩模带包括：在多个掩模组上方沉积模板层，其中模板层的顶面高于多个掩模组的顶面；在模板层中形成开口，其中多个掩模组中的至少两个通过开口露出；填充开口以形成掩模带；并去除模板层。在实施例中，该方法还包括将掩模带的顶面减小到与多个掩模组的顶面齐平或低于该顶面。在实施例中，减小掩模带的顶面包括：抛光掩模带；并且在抛光后，蚀刻掉掩模带。在实施例中，多个导电部件具有与直线对准的纵向方向，并且多个导电部件包括端带，端带包括第一端和第二端，其中第一端是弯曲的并且具有第一半径，并且第二端是弯曲的并具有小于第一半径的第二半径。在实施例中，第一半径与第二半径的比率大于约2.0。在实施例中，沉积介电层包括沉积低k介电层。
74.根据本发明的一些实施例，结构包括半导体衬底；半导体衬底上方的介电层；第一导电部件包括：第一端，其中第一端是弯曲的，并且具有第一半径；以及与第一端相对的第二端，其中第二端是弯曲的并且具有小于第一半径的第二半径；第二导电部件通过介电层的第一部分与第一导电部件的第一端间隔开，其中第二导电部件与第一端具有第一距离；并且第三导电部件与第一导电部件的第二端通过介电层的第二部分间隔开，其中第三导电部件与第二端具有第二距离，并且第二距离小于第一距离，并且其中第一导电部件、第二导电部件和第三导电部件具有与同一直线对准的纵向方向。在实施例中，第一半径与第二半
径的比率大于约2.0。在实施例中，第一导电部件具有第一侧壁和与第一侧壁相对的第二侧壁，并且第一导电部件包括扩散阻挡层和扩散阻挡层上方的金属材料，并且扩散阻挡层在金属材料下面延伸，第一导电部件的第一侧壁包括扩散阻挡层的垂直部分的侧壁，且金属材料延伸至第二侧壁。在实施例中，第一导电部件具有第一侧壁和与第一侧壁相对的第二侧壁，其中在该结构的第一截面图中，第一侧壁和第二侧壁向相同方向倾斜。在实施例中，该结构还包括介电层中的第四导电部件，其中第四导电部件包括两对相对的侧壁，并且其中两对相对的侧壁中的每一对向相反的方向倾斜。在实施例中，第一导电部件和第二导电部件包括金属栅极堆叠件。在实施例中，第一导电部件和第二导电部件包括源极/漏极接触插塞。在实施例中，该结构还包括物理接触第一导电部件和第二导电部件两者的栅极间隔件。在实施例中，第一导电部件和第二导电部件包括金属线，并且其中介电层包括低k介电材料。
75.根据本发明的一些实施例，结构包括具有与同一直线对准的纵向方向的多个导电部件，其中该多个导电部件包括第一端部件、第二端部件和位于第一端部件和第二端部件之间的至少一个中间导电部件，并且第一端部件包括：背离第二端部件的第一端，其中第一端具有第一角；面向第二端部件的第二端，其中第二端具有比第一角更尖锐的第二角；以及介电层，其中多个导电部件的上部位于介电层中。在实施例中，至少一个中间导电部件中的每一个包括面向第一端部件的第三端和面向第二端部件的第四端，并且其中第三端和第四端均比第一端部件的第一端更尖锐。在实施例中，该结构还包括多个导电部件之间的隔离区，其中隔离区由不同于介电层的第二介电材料的第一介电材料形成。
76.前述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本发明的方面。本领域技术人员应当理解，他们可以容易地使用本发明作为设计或修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员也应该认识到，这样的等效构造并不脱离本发明的精神和范围，在不脱离本发明的精神和范围的情况下，可以对本文进行各种变化、替换和变更。