集成电路结构及其制造方法与流程

1.本揭露是关于一种集成电路结构，特别是关于一种集成电路结构的制造方法。


背景技术：

2.半导体集成电路(integrated circuit，ic)行业经历了快速增长。集成电路材料及设计的技术进步产生了几代集成电路，各代的电路都比上一代更小且更复杂。然而，这些进步提高了集成电路加工及制造的复杂性，且为了实现这些进步，需要在集成电路加工及制造方面进行类似的发展。
3.在集成电路演进过程中，功能密度(即，每一晶片面积内互连装置的数目)通常有所增大，而几何尺寸(即，可使用制造技术产生的最小组件(或接线))则有所减小。这种规模缩小的过程通常通过提高生产效率及降低相关成本来提供益处。此种规模缩小亦产生相对高的功率消耗值，这可通过使用诸如互补金属氧化物半导体(complementary metal-oxide-semiconductor，cmos)装置的低功率消耗装置来解决。


技术实现要素：

4.于一些实施方式中，集成电路结构包含半导体基材、底部电极线路、电容器结构、顶部电极线路、第一金属通孔以及第二金属通孔。底部电极线路位于半导体基材上方。电容器结构位于底部电极线路上方，且包含底部金属层、中间金属层以及顶部金属层。中间金属层位于底部金属层的上方。顶部金属层位于中间金属层的上方。当在平面图中观察时，顶部金属层具有沿第一方向延伸的多个相对直边缘及连接多个相对直边缘的多个相对方波形边缘，多个方波形边缘各包含沿垂直于第一方向的第二方向延伸的交替的多个第一区段及第二区段，以及各连接多个第一区段及第二区段中相邻两者的多个第三区段，其中多个第三区段沿第一方向延伸。顶部电极线路，位于电容器结构上方。第一金属通孔，自底部电极线路延伸至顶部电极线路，第一金属通孔接触顶部金属层以及底部金属层，且分离于中间金属层。第二金属通孔，自底部电极线路延伸至顶部电极线路，第二金属通孔接触中间金属层，且分离于底部金属层以及顶部金属层。
5.于一些实施方式中，集成电路结构包含半导体基材、第一电极线路、第二电极线路以及电容器结构。第一电极线路位于半导体基材上方。第二电极线路位于第一电极线路上方。电容器结构连接在第一电极线路以及第二电极线路之间。电容器结构包含第一金属板以及第二金属板。第一金属板用于接收第一电压电势，且具有沿第一方向延伸的多个相对线性边缘。第二金属板位于第一金属板上方，用于接收不同于第一电压电势的第二电压电势，且具有沿第一方向延伸的多个相对线性边缘。第一金属板的多个相对线性边缘之间的第一距离不同于第二金属板的多个相对线性边缘之间的第二距离。
6.于一些实施方式中，集成电路结构的制造方法包含以下步骤：在半导体基材上的第一电极线路上方沉积第一电极材料；图案化第一电极材料以形成其中具有第一穿孔的下部金属板；填充第一介电材料至下部金属板的第一穿孔中；在填充第一介电材料之后，在下
部金属板上方沉积第二介电材料；在第二介电材料上方沉积第二电极材料；图案化第二电极材料以形成其中具有第二穿孔且具有多个相对直边缘的中间金属板，其中中间金属板具有比下部金属板更大的宽度，且第二穿孔不与第一穿孔重叠；填充第三介电材料至中间金属板的第二穿孔中；执行蚀刻制程以形成延伸穿过下部金属板的第一通路孔，及延伸穿过中间金属板的第二通路孔，且第二通路孔与中间金属板的多个直边缘中的一第一者之间在平面图中的一距离在第二通路孔的一最大尺寸的约0.1至1倍的一范围内，其中中间金属板通过第三介电材料与第一通路孔间隔开，且下部金属板通过第一介电材料与第二通路孔间隔开；填充一导电材料至多个第一及第二通路孔中。
附图说明
7.本揭露的态样在与随附附图一起研读时自以下详细描述内容来最佳地理解。应注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，各种特征的尺寸可为了论述清楚经任意地增大或减小。
8.图1a至图3d示出了根据本揭露的一些实施例的包括金属-绝缘体-金属(metal-insulator-metal；mim)电容器的集成电路的示意图；
9.图4是根据本揭露的一些实施例的制造包括mim电容器的集成电路的方法m1；
10.图5a至图18b示出了根据本揭露的一些实施例的集成电路中mim电容器形成的中间阶段的横截面图；
11.图19a至图19c示出了根据本揭露的一些实施例的具有矩形图案的通孔及mim电容器的相应顶部/底部金属层以及中间金属层的俯视图；
12.图20a至图20c示出了根据本揭露的一些实施例的具有圆形图案的通孔及mim电容器的相应顶部/底部金属层以及中间金属层的俯视图；
13.图21a至图21c示出了根据本揭露的一些实施例的具有椭圆形图案的通孔及mim电容器的相应顶部/底部金属层以及中间金属层的俯视图；
14.图22a及图22b示出了根据一些实施例的对应于图1a中含有线a-a'及线b-b'的垂直平面的集成电路中mim电容器的横截面图；
15.图23a及图23b示出了根据一些实施例的对应于图1a中含有线a-a'及线b-b'的垂直平面的集成电路中mim电容器的横截面图；
16.图24a及图24b示出了根据一些实施例的对应于图1a中含有线a-a'及线b-b'的垂直平面的集成电路中mim电容器的横截面图；
17.图25a及图25b示出了根据一些实施例的对应于图1a中含有线a-a'及线b-b'的垂直平面的集成电路中mim电容器的横截面图；
18.图26a及图26b示出了根据一些实施例的对应于图1a中含有线a-a'及线b-b'的垂直平面的集成电路中mim电容器的横截面图；
19.图27a及图27b是根据本揭露的一些实施例的制造包括mim电容器的集成电路的方法m2；
20.图28a至图42b示出了根据本揭露的一些实施例的在集成电路中形成mim电容器的中间阶段的横截面图；
21.图43是显示根据本揭露的一些实施例的示例性电容器的频率响应效能的图；
22.图44示出了根据本揭露的一些实施例的电子设计自动化(electronic design automation，eda)系统的示意图；
23.图45示出了根据本揭露的一些实施例的集成电路制造系统及与其相关联的集成电路制造流程的方块图。
24.【符号说明】
25.100:mim电容器
26.101:基材
27.102:底部金属层
28.102a:穿孔
29.102b～e:边缘
30.102':底部金属材料
31.104:中间金属层
32.104a:穿孔
33.104b～e:边缘
34.104':中间金属材料
35.106:顶部金属层
36.106a:穿孔
37.106b～e:边缘
38.106b1:第一区段
39.106b2:第二区段
40.106b3:第三区段
41.106c1:第一区段
42.106c2:第二区段
43.106c3:第三区段
44.106':顶部金属材料
45.108:电容器介电层
46.110:电容器介电层
47.112:绝缘层
48.114:绝缘层
49.118:蚀刻停止层
50.126l:绝缘层
51.126u:绝缘层
52.132:底部电极线路
53.132a:第二电极
54.132b:第四电极
55.134:顶部电极线路
56.134a:第一电极
57.134b:第三电极
58.200:mim电容器
59.201:基材
60.202:底部金属层
61.204:中间金属层
62.234:顶部电极线路
63.300:mim电容器
64.304:中间金属层
65.306:顶部金属层
66.400:mim电容器
67.401:基材
68.402:底部金属层
69.404:中间金属层
70.406:顶部金属层
71.432b:电极
72.434a:电极
73.434b:电极
74.442:金属层
75.444:金属层
76.446:电容器介电层
77.448:电容器介电层
78.500:mim电容器
79.501:基材
80.600:mim电容器
81.601:基材
82.701:基材
83.702:底部金属层
84.702a:穿孔
85.702':底部金属材料
86.704:中间金属层
87.704a:穿孔
88.704':中间金属材料
89.706:顶部金属层
90.706a:穿孔
91.706':顶部金属材料
92.708:电容器介电层
93.710:电容器介电层
94.712:绝缘层
95.714:绝缘层
96.716:绝缘层
97.717:绝缘层
98.718:蚀刻停止层
99.719:绝缘层
100.722:导电材料
101.726l:绝缘层
102.732a:电极
103.732b:电极
104.734:顶部电极线路
105.734a:电极
106.734b:电极
107.1600:eda系统
108.1602:硬体处理器
109.1604:计算机可读储存媒体
110.1606:指令
111.1607:设计布局
112.1608:总线
113.1609:drc平台
114.1610:i/o接口
115.1612:网络接口
116.1614:网络
117.1616:ui
118.1620:晶圆厂
119.1622:集成电路制造工具
120.1630:遮罩室
121.1632:遮罩制造工具
122.1700:集成电路制造系统
123.1720:设计室
124.1722:设计布局
125.1730:遮罩室
126.1732:遮罩数据准备
127.1744:遮罩制造
128.1745:光罩
129.1750:晶圆厂
130.1752:晶圆制造
131.1753:晶圆
132.1760:集成电路
133.a:案例
134.b:案例
135.c:案例
136.a-a':线
137.b-b':线
138.c-c':线
139.d11～16:距离
140.d21～26:距离
141.d31～36:距离
142.d-d':线
143.h1～h13:通路孔
144.m1～2:方法
145.n1～6:凹口
146.o1～3:开口
147.s101～s114:方块
148.s201～s220:方块
149.t1～13:线沟槽
150.v:金属通孔
151.v1～13:金属通孔
152.v401～413:金属通孔
153.w1～3:侧向距离
154.x:方向
155.y:方向
156.z:方向
具体实施方式
157.以下揭示内容提供用于实施所提供标的物的不同特征的许多不同实施例、或实例。下文描述组件及配置的特定实例以简化本揭露。当然，这些仅为实例且非意欲为限制性的。举例而言，在以下描述中第一特征于第二特征上方或上的形成可包括第一及第二特征直接接触地形成的实施例，且亦可包括额外特征可形成于第一特征与第二特征之间使得第一特征及第二特征可不直接接触的实施例。此外，本揭露在各种实例中可重复参考数字及/或字母。此重复是出于简单及清楚的目的，且本身且不指明所论述的各种实施例及/或组态之间的关系。
158.此外，为了方便用于描述如诸图中图示的一个元件或特征与另一(多个)元件或(多个)特征的关系的描述，在本文中可使用空间相对术语，诸如“在
……
下面”、“在
……
之下”、“下部”、“在
……
之上”、“上部”及类似者。空间相对术语意欲涵盖除了诸图中所描绘的定向以外的装置在使用或操作时的不同定向。装置可另外定向(旋转90度或处于其他定向)，且本文中所使用的空间相对描述符可类似地加以相应解释。
159.如本文所用，“大约”、“约”、“大致”、或“大体上”应通常指给定值或范围的20％内、或10％内、或5％内。本文中给定的数量为近似值，从而意谓术语“大约”、“约”、“大致”、或“大体上”在且未明确陈述情况下可予以推断。
160.除非另有定义，否则本文使用的所有术语(包括技术及科学术语)具有与本揭露所属领域的普通技术人员通常理解的相同含义。将进一步理解，诸如在常用词典中定义的术
语应被解释为具有与其在相关技术及本揭露的上下文中的含义一致的含义，且除非在此明确地这样定义，否则将不以理想化或过于正式的意义来解释。
161.集成电路(integrated circuit，ic)的各种半导体结构根据各种示例性实施例来提供。论述了一些实施例的一些变化。在各种视图及说明性实施例中，使用类似的参考号来指定类似的元件。
162.集成电路制造制程可分为三个模块，其中各个模块可包括以下操作的全部或一些：图案化(例如，光学微影术及蚀刻)；植入；金属及介电材料沉积；湿式清洁或干式清洁；及平坦化(例如，回蚀制程或化学机械平坦化)。这三个模块可分类为前段制程(front-end-of-line，feol)、中间工序(middle of the line，mol)/中段制程(middle end of the line，meol)、及后段制程(back end of the line，beol)。
163.在前段制程中，形成各种晶体管。举例而言，前段制程包括源极/漏极区、栅极结构、及栅极结构侧面上的间隔物的形成。源极/漏极区可是在栅极结构形成之后以植入制程形成的经掺杂基材区。栅极结构包括金属栅电极，金属栅电极可包括两个或两个以上金属层。栅极介电质可包括高介电常数(高k)材料(例如，大于3.9，这是氧化硅的介电常数)。栅电极中的金属设定了栅极的功函数，其中p型晶体管及n型晶体管的功函数不同。当晶体管工作时，栅极介电质在金属栅电极与在源极及漏极区之间形成的通道之间提供电隔离。
164.在中段制程中，形成低层级互连(触点)，且可包括在彼此顶部上的两层触点。中段制程互连可具有较小的临界尺寸(critical dimension，cd；例如，接线宽度)，且与beol的对等部分相比，间隔更近。中段制程触点层用于将晶体管的各个区(即源极/漏极及金属栅电极)电连接至beol中的更高层级互连。在栅极结构两侧上的源极及漏极区上方形成中段制程中的第一触点层，称为“沟槽硅化物(trench silicide，ts)”或“沟槽触点(trench contact，tc)”。在ts或tc组态中，硅化物在沟槽中且在沟槽形成之后形成。硅化物降低了源极及汲汲区与金属触点之间的电阻。栅极结构及第一触点层被认为在同一个“层级”上。第二触点层形成在栅电极及ts上方。中段制程触点嵌入介电材料或材料的介电质堆叠中，以确保它们的电隔离。
165.在beol中，层间介电质(interlayer dielectric，ild)层沉积在中段制程触点上方。在beol中形成高层级互连涉及图案化硬遮罩(hard mask，hm)层及后续蚀刻穿过hm层以在ild层中形成孔及沟槽。ild层可是低k材料。低k材料可具有3.9(氧化硅(sio2)的介电常数)之下的介电常数。beol中的低k材料可减少不必要的寄生电容，且减小阻容(resistance-capacitance，rc)延迟。beol互连包括两种类型的导线：垂直互连接入线(通孔)及侧向线(接线)。通孔在垂直方向上行进穿过ild层，且建立电连接至ild层之上或之下的层。接线在ild层内侧向敷设，以连接同一ild层内的多种组件。互连层可具有一或多个通孔及一或多条接线。beol可包括多个互连层(例如，高达9个或更多个)，通孔及接线的cd尺寸(例如，接线宽度)及接线节距不断增大。各个互连层与前一互连层对准，以确保适当的通孔及接线连接性。
166.中段制程制程中使用的介电层通常拥有比beol制程中使用的金属间介电(inter-metal dielectric，imd)层更高的介电常数。此外，与beol制程相比，中段制程及前段制程制程的特性提供了更小的元件间间距。
167.为了提高集成电路(integrated circuit，ic)结构中mim电容器的电容，mim电容
器中的金属电极层可是矩形板的形式，以提高它们之间的重叠面积。然而，矩形金属电极板可为mim电容器提供差的-3db频率响应，因为在矩形金属电极板的边缘与通过矩形金属电极板的金属通孔之间存在很大的面积。
168.因此，在各种实施例中本揭露提供了改善的mim电容器布局图案，以优化其边缘布局，从而改善mim电容器的频率响应。mim电容器包括金属电极板，各个金属电极板在其相对边缘上具有多个凹口，以形成方波形边缘。此外，金属电极板的各者进一步具有在其方波形边缘之间延伸的相对直边缘，且顶部/底部金属电极板的直边缘自中间金属电极板的直边缘侧向向后设定。一个优点是，最外层金属通孔与金属电极板边缘之间的距离减小，以缩小延伸超出最外层金属通孔的金属电极板的一部分，从而可减小金属电极板的电阻，这进而可改善mim电容器的-3db频率响应。
169.图1a至图3d示出了根据本揭露的一些实施例的包括mim电容器的集成电路的示意图。更详细地，图1a示出了根据本揭露的一些实施例的具有顶部电极线路的mim电容器的俯视图(或平面图)。图1b示出了根据本揭露的一些实施例的具有底部电极线路的mim电容器的由下而上视图(或平面图)。图2a示出了图1a及图1b中具有多个金属通孔的顶部电极线路的俯视图。图2b示出了图1a及图1b中具有多个金属通孔的顶部金属层的俯视图。图2c示出了图1a及图1b中具有多个金属通孔的中间金属层的俯视图。图2d示出了图1a及图1b中具有多个金属通孔的底部金属层的俯视图。图2e示出了图1a及图1b中具有多个金属通孔的底部电极线路的俯视图。图3a至图3d示出了根据一些实施例的包括mim电容器的集成电路的横截面图，集成电路是自图1a中含有线a-a'、线b-b'、线c-c'、及线d-d'的垂直平面获得的。注意，为了简洁起见，图1a至图3d中的一些元件未被示出。mim电容器是用于促进本揭露的说明的非限制性实例。
170.图1a及图1b中示出了垂直堆叠的mim电容器100。mim电容器100形成在基材101上方(见图1a及图3a至图3d)。在许多实施例中，基材101可包括形成在基材上的一或多个主动装置(未示出)。此类主动装置的实例包括p通道场效晶体管(p-channel field effect transistor，pfet)、n通道fet(n-channel fet，nfet)、金属氧化物半导体场效晶体管(metal-oxide semiconductor field effect transistor，mosfet)、互补金属氧化物半导体(complementary metal-oxide-semiconductor，cmos)晶体管、finfet、高压晶体管、高频晶体管、双极接面晶体管、其他适合装置、及/或其组合。在一些实施例中，基材101可包括基本半导体(例如，硅或锗)及/或化合物半导体(例如，硅锗、碳化硅、砷化镓、砷化铟、氮化镓、及磷化铟)。其他示例性基材材料包括合金半导体，诸如碳化锗硅、磷化砷镓、及磷化铟镓。在一些实施例中，基材101具有在其内界定的一或多个层，诸如磊晶层。举例而言，在一个此类实施例中，基材101可包括上覆体半导体的磊晶层。其他分层基材包括绝缘体上半导体(semiconductor-on-insulator，soi)基材。在一个此类soi基材中，基材101可包括由诸如分离植入氧气(separation by implanted oxygen，simox)的制程形成的埋入式氧化物(buried oxide，box)层。在各种实施例中，基材101可采用平面基材、鳍片、纳米线、及/或本领域技术人员已知的其他形式。
171.在一些实施例中，基材101可包括一或多个经掺杂区。举例而言，基材101的区可掺杂有p型掺杂剂。适合的p型掺杂剂包括硼、镓、铟、其他适合的p型掺杂剂、及/或其组合。基材101亦可包括掺杂有n型掺杂剂(诸如磷、砷、其他适合的n型掺杂剂、及/或其组合)的一或
多个区。掺杂可在各种步骤及技术中使用诸如离子植入或扩散的制程来实施。基材101亦可包括主动装置，诸如pfet、nfet、mosfet、cmos晶体管、finfet、高压晶体管、高频晶体管、双极接面晶体管、及/或形成在主动区中的其他适合的装置。在一些实施例中，主动装置可包括源极/漏极区及栅极堆叠。源极/漏极区可通过用p型掺杂剂(p

)(诸如硼或bf2)、及/或n型掺杂剂(n

)(诸如磷或砷)植入基材101而形成。在一些实施例中，源极/漏极区由包括卤化物植入、蚀刻、离子植入、磊晶、及/或退火步骤的制程形成。
172.mim电容器100包括顶部金属层106(见图1a及图2b)、中间金属层104(见图1a、图1b、及图2c)、及底部金属层102(见图1b及图2d)及在其间插入的介电层或绝缘层108及110(见图3a至图3d)。在一些实施例中，金属层102、104、及106可互换地称为金属电极或金属板。金属层106是mim电容器100的顶部电极。金属层104是mim电容器100的中间电极。金属层102是mim电容器100的底部电极。如图3a至图3d中所示，电容器介电层110插入顶部金属层106与中间金属层104之间，且电容器介电层108插入中间金属层104与底部金属层102之间。注意，mim电容器100具有如上所图示及描述的三个金属层。然而，这种组态仅是示例性的且不意欲在后面的权利要求中具体列举的范畴之外进行限制。亦可制造有额外板或更少板的电容器。
173.在图1a及图1b中，顶部金属层106及底部金属层102连接至第一电压电势(操作中)且中间金属层104连接至第二电压电势(操作中)，且第二电压电势不同于第一电压电势。因此，在顶部金属层106与中间金属层104之间形成第一电容(例如，如图1a中所示的它们的重叠区处)，且在底部金属层102与中间金属层104之间形成第二电容(例如，如图1b中所示的它们的重叠区处)。注意，顶部金属层102、中间金属层104、及底部金属层106之间的重叠决定了电容器效能。因此，可通过调整顶部金属层102、中间金属层104、及底部金属层106之间的重叠区的大小来调整mim电容器100的电容。因为各个顶部金属层102、中间金属层104、及底部金属层106是以板的形式而非金属线的组合，因此顶部金属层102、中间金属层104、及底部金属层106之间重叠区的大小可增大，这进而允许改善mim电容器100的电容。
174.在图1a、图1b、图3b、及图3c中，mim电容器100的顶部金属层106(见图1a)及底部金属层102(见图1b)经由金属通孔v2、v4、v6、v8、v10、及v12连接至顶部电极线路134(见图1a)的第一电极134a及底部电极线路132(见图1b)的第二电极132a，且与中间金属层104间隔开。顶部电极线路134的第一电极134a及底部电极线路132的第二电极132a可用于提供第一电压电势至mim电容器100的顶部金属层106及底部金属层102。如图1a中所示，金属通孔v2沿y方向配置在第二行中，金属通孔v4沿y方向配置在第四行中，金属通孔v6沿y方向配置在第六行中，金属通孔v8沿y方向配置在第八行中，金属通孔v10沿y方向配置在第十行中，且金属通孔v12沿y方向配置在第十二行中。
175.参考图3b及图3c对此进行了更详细的描述，金属通孔v2、v4、v6、v8、v10、及v12自顶部电极线路134的第一电极134a向下延伸至底部电极线路132的第二电极132a，以连接mim电容器100的顶部金属层106及底部金属层102，但通过中间金属层104上的多个穿孔104a，使得金属通孔v2、v4、v6、v8、v10、及v12与中间金属层104间隔开且与顶部金属层106及底部金属层102接触，进而允许在顶部金属层106及底部金属层102上保持第一电压电势(操作中)且在中间金属层104上保持第二电压电势(操作中)。换言之，中间金属层104上的穿孔104a允许金属通孔v2、v4、v6、v8、v10、及v12穿过，以使中间金属层104保持为板的形式
而非金属线的组合，如此可增大顶部金属层106、中间金属层104、及底部金属层102之间的重叠区的大小，这进而允许改善mim电容器100的电容。
176.在图1a、图1b、图3a、及图3d中，mim电容器100的中间金属层104经由金属通孔v1、v3、v5、v7、v9、v11、及v13连接至顶部电极线路134(见图1a)的第三电极134b及底部电极线路132(见图1b)的第四电极132b，且与顶部金属层106及底部金属层102间隔开。顶部电极线路134的与第一电极134a间隔开的第三电极134b以及底部电极线路132的与第二电极132a间隔开的第四电极132b可用于提供第二电压电势至mim电容器100的中间金属层104。如图1a中所示，金属通孔v1沿y方向配置在第一行中，金属通孔v3沿y方向配置在第三行中，金属通孔v5沿y方向配置在第五行中，金属通孔v7沿y方向排列在第七行中，金属通孔v9沿y方向配置在第九行中，金属通孔v11沿y方向配置在第十一行中，且金属通孔v13沿y方向配置在第十三行中。
177.参考图3a及图3d对此进行了更详细的描述，金属通孔v1、v3、v5、v7、v9、v11、及v13自顶部电极线路134的第三电极134b向下延伸至底部电极线路132的第四电极132b，以连接mim电容器100的中间金属层104，但通过顶部金属层106上的多个穿孔106a及底部金属层102上的多个穿孔102a，使得金属通孔v1、v3、v5、v7、v9、v11、及v13与顶部金属层106及底部金属层102间隔开且与中间金属层104接触，这进而允许在顶部金属层106及底部金属层102上保持第一电压电势(操作中)且在中间金属层104上保持第二电压电势(操作中)。
178.换言之，顶部金属层106上的穿孔106a及底部金属层102上的穿孔102a允许金属通孔v1、v3、v5、v7、v9、v11、及v13通过，以保持顶部金属层106及底部金属层102为板的形式而非金属线的组合，如此可增大顶部金属层106、中间金属层104、及底部金属层102之间的重叠区的大小，这进而允许改善mim电容器100的电容。在图1a中，金属通孔v1～v13是方形的。作为实例但不限制本揭露地，金属通孔v1～v13在平面图或俯视图中可具有矩形、线形、多边形、圆形、椭圆形、及/或其他适合的形状。
179.如图19a至图19c中所示，金属通孔v可具有矩形图案(见图19a)，且在平面图或俯视图中，相应的顶部/底部金属层106/102可具有矩形图案穿孔106a/102a(见图19a)，以及相应的中间金属层104可具有矩形图案穿孔104a(见图19c)。如图20a至图20c中所示，金属通孔v可具有圆形图案(见图20a)，且在平面图或俯视图中，相应的顶部/底部金属层106/102可具有圆形图案穿孔106a/102a(见图20a)，以及相应的中间金属层104可具有圆形图案穿孔104a(见图20c)。如图21a至图21c中所示，金属通孔v可具有椭圆形图案(见图21a)，且在平面图或俯视图中，相应的顶部/底部金属层106/102可具有椭圆形图案穿孔106a/102a(见图21a)，以及相应的中间金属层104可具有椭圆形图案穿孔104a(见图21c)。
180.如图2b中所示，mim电容器100的顶部金属层106在其相对边缘106b及106c上具有多个凹口n1及n2，以形成方波形边缘。实例方波形边缘106b包括沿x方向延伸的交替的第一区段106b1及第二区段106b2，以及连接第一区段106b1及第二区段106b2中的相邻两者的第三区段106b3。第三区段106b3沿y方向延伸。实例方波形边缘106c包括沿x方向延伸的交替的第一区段106c1及第二区段106c2，以及连接第一区段106c1及第二区段106c2中的相邻两者的第三区段106c3。在一些实施例中，凹口n1及n2的y方向尺寸在平面图或俯视图中可在最近金属通孔的最大尺寸的约0.5倍至5倍范围内(例如，最近金属通孔的最大尺寸的约0.5倍、1倍、1.5倍、2倍、2.5倍、3倍、3.5倍、4倍、4.5倍、或5倍)。在一些实施例中，凹口n1及n2的
x方向尺寸在平面图或俯视图中可在最近金属通孔的最大尺寸的约0.5倍至5倍范围内(例如，最近金属通孔的最大尺寸的约0.5倍、1倍、1.5倍、2倍、2.5倍、3倍、3.5倍、4倍、4.5倍、或5倍)。顶部金属层106进一步具有在其方波形边缘之间延伸的相对直边缘106d及106e。因此，顶部金属层106的边缘106b～106e可具有至周边金属通孔v2～v12的缩短距离。
181.在一些实施例中，周边金属通孔v2、v4、v6、v8、v10、及v12与顶部金属层106的边缘106b之间的距离d11在平面图或俯视图中可在金属通孔v2、v4、v6、v8、v10、及v12的最大尺寸的约0.1至1倍范围内(例如，金属通孔的最大尺寸的约0.1倍、0.2倍、0.3倍、0.4倍、0.5倍、0.6倍、0.7倍、0.8倍、0.9倍、或1倍)。在一些实施例中，周边金属通孔v3、v5、v7、v9、及v11与顶部金属层106的边缘106b之间的距离d12在平面图或俯视图中可在金属通孔v3、v5、v7、v9、及v11的最大尺寸的约0.1至1倍范围内(例如，金属通孔的最大尺寸的约0.1倍、0.2倍、0.3倍、0.4倍、0.5倍、0.6倍、0.7倍、0.8倍、0.9倍、或1倍)。在一些实施例中，距离d11可与距离d12相同。在一些实施例中，距离d11可不同于距离d12。
182.在一些实施例中，周边金属通孔v2、v4、v6、v8、v10、及v12与顶部金属层106的边缘106c之间的距离d13在平面图或俯视图中可在金属通孔v2、v4、v6、v8、v10、及v12的最大尺寸的约0.1至1倍范围内(例如，金属通孔的最大尺寸的约0.1倍、0.2倍、0.3倍、0.4倍、0.5倍、0.6倍、0.7倍、0.8倍、0.9倍、或1倍)。在一些实施例中，周边金属通孔v3、v5、v7、v9、及v11与顶部金属层106的边缘106c之间的距离d14在平面图或俯视图中可在金属通孔v3、v5、v7、v9、及v11的最大尺寸的约0.1至1倍范围内(例如，金属通孔的最大尺寸的约0.1倍、0.2倍、0.3倍、0.4倍、0.5倍、0.6倍、0.7倍、0.8倍、0.9倍、或1倍)。在一些实施例中，距离d13可与距离d14相同。在一些实施例中，距离d13可不同于距离d14。
183.在一些实施例中，金属通孔v2与顶部金属层106的边缘106d之间的距离d15在平面图或俯视图中可在金属通孔v2的最大尺寸的约0.1至1倍范围内(例如，金属通孔的最大尺寸的约0.1倍、0.2倍、0.3倍、0.4倍、0.5倍、0.6倍、0.7倍、0.8倍、0.9倍、或1倍)。在一些实施例中，金属通孔v12与顶部金属层106的边缘106e之间的距离d16在平面图或俯视图中可在金属通孔v12的最大尺寸的约0.1至1倍范围内(例如，金属通孔的最大尺寸的约0.1倍、0.2倍、0.3倍、0.4倍、0.5倍、0.6倍、0.7倍、0.8倍、0.9倍、或1倍)。
184.此外，顶部金属层106的直边缘106d及106e沿x方向自中间金属层104的直边缘104d及104e侧向向后设定(见图1a)。换言之，中间金属层104沿x方向具有大于顶部金属层106的侧向尺寸w1(见图2b)的侧向尺寸w2(见图2c)。由于上述结构组态，顶部金属层106在周边金属通孔v2～v12与顶部金属层106的边缘106b～106e之间的面积减小，使得顶部金属层106的电阻可减小，这进而允许改善mim电容器100的-3db频率响应。
185.如图2c中所示，mim电容器100的中间金属层104在其相对边缘104b及104c上具有多个凹口n3及n4，以形成方波形边缘。在一些实施例中，凹口n3及n4的y方向尺寸在平面图或俯视图中可在最近金属通孔的最大尺寸的约0.5至5倍范围内(例如，最近金属通孔的最大尺寸的约0.5倍、1倍、1.5倍、2倍、2.5倍、3倍、3.5倍、4倍、4.5倍、或5倍)。在一些实施例中，凹口n3及n4的x方向尺寸在平面图或俯视图中可在最近金属通孔的最大尺寸的约0.5至5倍范围内(例如，最近金属通孔的最大尺寸的约0.5倍、1倍、1.5倍、2倍、2.5倍、3倍、3.5倍、4倍、4.5倍、或5倍)。中间金属层104进一步具有在其方波形边缘之间延伸的相对直边缘104d及104e。因此，中间金属层104的边缘104b～104e可具有至周边金属通孔v1～v13的缩
短距离。
186.在一些实施例中，周边金属通孔v1、v3、v5、v7、v9、v11、及v13与中间金属层104的边缘104b之间的距离d21在平面图或俯视图中可在金属通孔v1、v3、v5、v7、v9、v11、及v13的最大尺寸的约0.1至1倍范围内(例如，金属通孔的最大尺寸的约0.1倍、0.2倍、0.3倍、0.4倍、0.5倍、0.6倍、0.7倍、0.8倍、0.9倍、或1倍)。在一些实施例中，周边金属通孔v2、v4、v6、v8、v10、及v12与中间金属层104的边缘104b之间的距离d22在平面图或俯视图中可在金属通孔v2、v4、v6、v8、v10、及v12的最大尺寸的约0.1至1倍范围内(例如，金属通孔的最大尺寸的约0.1倍、0.2倍、0.3倍、0.4倍、0.5倍、0.6倍、0.7倍、0.8倍、0.9倍、或1倍)。在一些实施例中，距离d21可与距离d22相同。在一些实施例中，距离d21可不同于距离d22。
187.在一些实施例中，周边金属通孔v1、v3、v5、v7、v9、v11、及v13与中间金属层104的边缘104c之间的距离d23在平面图或俯视图中可在金属通孔v1、v3、v5、v7、v9、v11、及v13的最大尺寸的约0.1至1倍范围内(例如，金属通孔的最大尺寸的约0.1倍、0.2倍、0.3倍、0.4倍、0.5倍、0.6倍、0.7倍、0.8倍、0.9倍、或1倍)。在一些实施例中，周边金属通孔v2、v4、v6、v8、v10、及v12与中间金属层104的边缘104c之间的距离d24在平面图或俯视图中可在金属通孔v2、v4、v6、v8、v10、及v12的最大尺寸的约0.1至1倍范围内(例如，金属通孔的最大尺寸的约0.1倍、0.2倍、0.3倍、0.4倍、0.5倍、0.6倍、0.7倍、0.8倍、0.9倍、或1倍)。在一些实施例中，距离d23可与距离d24相同。在一些实施例中，距离d23可不同于距离d24。
188.在一些实施例中，金属通孔v1与中间金属层104的边缘104d之间的距离d25在平面图或俯视图中可在金属通孔v1的最大尺寸的约0.1至1倍范围内(例如，金属通孔的最大尺寸的约0.1倍、0.2倍、0.3倍、0.4倍、0.5倍、0.6倍、0.7倍、0.8倍、0.9倍、或1倍)。在一些实施例中，金属通孔v13与中间金属层104的边缘104e之间的距离d26在平面图或俯视图中可在金属通孔v13的最大尺寸的约0.1至1倍范围内(例如，金属通孔的最大尺寸的约0.1倍、0.2倍、0.3倍、0.4倍、0.5倍、0.6倍、0.7倍、0.8倍、0.9倍、或1倍)。由于上述结构组态，中间金属层104在周边金属通孔v1～v13与中间金属层104的边缘104b～104e之间的面积减小，使得中间金属层104的电阻可减小，这进而允许改善mim电容器100的-3db频率响应。
189.如图2d中所示，mim电容器100的底部金属层102在其相对边缘102b及102c上具有多个凹口n5及n6，以形成方波形边缘。在一些实施例中，凹口n5及n6的y方向尺寸在平面图或俯视图中可在最近金属通孔的最大尺寸的约0.5至5倍范围内(例如，最近金属通孔的最大尺寸的约0.5倍、1倍、1.5倍、2倍、2.5倍、3倍、3.5倍、4倍、4.5倍、或5倍)。在一些实施例中，凹口n5及n6的x方向尺寸在平面图或俯视图中可在最近金属通孔的最大尺寸的约0.5至5倍范围内(例如，最近金属通孔的最大尺寸的约0.5倍、1倍、1.5倍、2倍、2.5倍、3倍、3.5倍、4倍、4.5倍、或5倍)。底部金属层102进一步具有在其方波形边缘之间延伸的相对直边缘102d及102e。因此，底部金属层102的边缘102b～102e可具有至周边金属通孔v2～v12的缩短距离。
190.在一些实施例中，周边金属通孔v2、v4、v6、v8、v10、及v12与底部金属层102的边缘102b之间的距离d31在平面图或俯视图中可在金属通孔v2、v4、v6、v8、v10、及v12的最大尺寸的约0.1至1倍范围内(例如，金属通孔的最大尺寸的约0.1倍、0.2倍、0.3倍、0.4倍、0.5倍、0.6倍、0.7倍、0.8倍、0.9倍、或1倍)。在一些实施例中，周边金属通孔v3、v5、v7、v9、及v11与底部金属层102的边缘102b之间的距离d32在平面图或俯视图中可在金属通孔v3、v5、
v7、v9、及v11的最大尺寸的0.1至1倍范围内(例如，金属通孔的最大尺寸的约0.1倍、0.2倍、0.3倍、0.4倍、0.5倍、0.6倍、0.7倍、0.8倍、0.9倍、或1倍)。在一些实施例中，距离d31可与距离d32相同。在一些实施例中，距离d31可不同于距离d32。
191.在一些实施例中，周边金属通孔v2、v4、v6、v8、v10、及v12与底部金属层102的边缘102c之间的距离d33在平面图或俯视图中可在金属通孔v2、v4、v6、v8、v10、及v12的最大尺寸的约0.1至1倍范围内(例如，金属通孔的最大尺寸的约0.1倍、0.2倍、0.3倍、0.4倍、0.5倍、0.6倍、0.7倍、0.8倍、0.9倍、或1倍)。在一些实施例中，周边金属通孔v3、v5、v7、v9、及v11与底部金属层102的边缘102c之间的距离d34在平面图或俯视图中可在金属通孔v3、v5、v7、v9、及v11的最大尺寸的约0.1至1倍范围内(例如，金属通孔的最大尺寸的约0.1倍、0.2倍、0.3倍、0.4倍、0.5倍、0.6倍、0.7倍、0.8倍、0.9倍、或1倍)。在一些实施例中，距离d33可与距离d34相同。在一些实施例中，距离d33可不同于距离d34。
192.在一些实施例中，金属通孔v2与底部金属层102的边缘102d之间的距离d35在平面图或俯视图中可在金属通孔v2的最大尺寸的约0.1至1倍范围内(例如，金属通孔的最大尺寸的约0.1倍、0.2倍、0.3倍、0.4倍、0.5倍、0.6倍、0.7倍、0.8倍、0.9倍、或1倍)。在一些实施例中，金属通孔v12与底部金属层102的边缘102e之间的距离d36在平面图或俯视图中可在金属通孔v12的最大尺寸的约0.1至1倍范围内(例如，金属通孔的最大尺寸的约0.1倍、0.2倍、0.3倍、0.4倍、0.5倍、0.6倍、0.7倍、0.8倍、0.9倍、或1倍)。
193.此外，底部金属层102的直边缘102d及102e沿x方向自中间金属层104的直边缘104d及104e侧向向后设定(见图1b)。换言之，中间金属层104沿x方向具有大于底部金属层102的侧向尺寸w3(见图2d)的侧向尺寸w2(见图2c)。由于上述结构组态，底部金属层102在周边金属通孔v2～v12与底部金属层102的边缘106b～106e之间的面积减小，使得底部金属层102的电阻可减小，这进而允许改善mim电容器100的-3db频率响应。
194.图43是示出根据本揭露的一些实施例的示例性电容器的频率响应效能的图，在这种情况下，图中的案例c是包括具有如图1a、图1b、及图3b至图3d所示的优化边缘布局的金属层的电容器的实验数据，且图中的案例a及b是包括没有如图1a、图1b、及图3b至图3d所示的优化边缘布局的金属层的电容器的实验数据。在图43中，案例c电容器的频率响应优于案例a及b的电容器的频率响应。在案例c的电容器中，电容器包括金属层，各个金属层在其相对边缘上具有多个凹口，以形成如图2b至图2d所示的方波形边缘。此外，金属层中的各者进一步具有在其方波形边缘之间延伸的相对直边缘，且顶部/底部金属层的直边缘自中间金属层的直边缘侧向向后设定，如图2b至图2d中所示。因此，在案例c的电容器中，减小最外层金属通孔与金属层边缘之间的距离以缩小延伸超出最外层金属通孔的金属电极板的一部分，从而可减小金属层的电阻，这进而允许改善mim电容器的-3db频率响应，以具有比案例a及b的电容器更佳的频率响应，案例a及b的电容器没有如图2b至图2d所示的金属层的边缘布局图案优化。
195.在一些实施例中，顶部金属层106、中间金属层104、及底部金属层102的方波形边缘彼此重叠。在一些实施例中，顶部金属层106及底部金属层102可形成为彼此具有相同的图案，使得顶部金属层106及底部金属层102可形成有相同的遮罩且无需额外遮罩(从而提高成本)。
196.在一些实施例中，顶部金属层106、中间金属层104、及/或底部金属层102上的穿孔
106a、104a、及/或102a为方形，如图2b至图2d中所示。在一些实施例中，顶部金属层106、中间金属层104、及/或底部金属层102上的穿孔106a、104a、及/或102a在平面图或俯视图中可具有各种形状。作为实例但不限制本揭露地，穿孔106a、104a、及/或102a可具有矩形、线形、多边形、圆形、椭圆形、及/或其他适合的形状。
197.在一些实施例中，可判定底部金属层102、中间金属层104、及/或顶部金属层106的厚度，以确保板(多个)的充分导电性能。作为实例但不限制本揭露地，底部金属层102、中间金属层104、及/或顶部金属层106的厚度可在约10nm至约100nm的范围内。
198.在一些实施例中，底部金属层102、中间金属层104、及/或顶部金属层106可由相同的导电材料制成。在一些实施例中，底部金属层102、中间金属层104、及顶部金属层106可由不同的导电材料制成。在一些实施例中，金属层102、104、及/或106可包括tin、tan、ti、ta、cu、al、ag、w、ir、ru、pt、其组合、或其他适合的导电材料。
199.在一些实施例中，底部金属层102、中间金属层104、及顶部金属层106可通过适合的制程(例如，溅射、电子束蒸发)在基材101上方形成。导电材料可经适合地沉积且可经图案化，诸如包括进行光学微影术制程、无遮罩微影术制程、或适于将图案转移至各自的金属层102、104、或106的多种制程。这可通过任意数目的材料移除制程的组合来完成，或可通过单个材料移除制程来达成。
200.在图1a及图3a至图3d中，顶部电极线路134形成在mim电容器100上方。顶部电极线路134可是金属线，提供互连mim电容器100的水平线路。如图2a中所示，顶部电极线路134具有彼此间隔开的第一电极134a、及第二电极134b。顶部电极线路134的第一电极134a连接至中间金属层104，以经由金属通孔v1、v3、v5、v7、v9、v11、及v13将中间金属层104保持在第一电压电势，且顶部电极线路134的第二电极134b连接至顶部金属层106及底部金属层102，以经由金属通孔v2、v4、v6、v8、v10、及v12将顶部金属层106及底部金属层102保持在第二电压电势。在一些实施例中，顶部电极线路134可包括铜、铝、多晶硅、其组合、或其他适合的材料。
201.在图1b及图3a至图3d中，底部电极线路132形成在mim电容器100之下。底部电极线路132可是金属线，提供将mim电容器100及布置在基材101的多层互连(multi-layer interconnect，mli)结构中的一或多个主动或被动特征互连的水平线路。在一些实施例中，底部电极线路132可是mli结构的顶部(例如，最上部)金属层。mli结构可包括多种金属、或其他导电线及导电通孔，且可形成在诸如基材101中形成的晶体管的主动装置上方并用于互连这些主动装置。在一些实施例中，基材101可包括插入形成晶体管的源极及漏极特征之间的栅极结构。晶体管(多个)可是鳍式场效晶体管(fin-type field effect transistor，finfet)。mim电容器100可经由底部电极线路132与形成在基材101上的一或多个晶体管互连。在一些实施例中，mim电容器100是记忆体装置的部分，举例而言，mim电容器100可是电阻随机存取记忆体(resistive random-access memory，rram)单元及/或适合类型的各种非挥发性计算机记忆体单元的记忆体元件。
202.如图2e中所示，底部电极线路132具有彼此间隔开的第三电极132a及第四电极132b。底部电极线路132的第三电极132a连接至中间金属层104，以经由金属通孔v1、v3、v5、v7、v9、v11、及v13将中间金属层104保持在第一电压电势，且底部电极线路132的第四电极132b连接至顶部金属层106及底部金属层102，以经由金属通孔v2、v4、v6、v8、v10、及v12将
顶部金属层106及底部金属层102保持在第二电压电势。在一些实施例中，底部电极线路132可包括铜、铝、多晶硅、其组合、或其他适合的材料。在一些实施例中，底部电极线路132可由与顶部电极线路134相同的材料制成。在一些实施例中，底部电极线路132可由与顶部电极线路134不同的材料制成。
203.在图3a至图3d中，电容器介电层108及110可用于抑制相邻顶部金属层106、中间金属层104、及底部金属层102之间的电流流动。在一些实施例中，电容器介电层108及110的材料可为高k介电材料。作为实例而非限制地，电容器介电层108及110可包括al2o3、zro2、ta2o5、hfo2、hfalo、la2o3、tio2、sio2、sin、si3n4、其组合、或其他适合的介电材料。电容器介电层108及110的厚度可根据需要判定以调谐mim电容器100的电容。作为实例而非限制地，电容器介电层108及/或110的厚度可在约2nm至约20nm的范围内。在一些实施例中，电容器介电层108及/或110可具有比底部金属层102、中间金属层104、及/或顶部金属层106更薄的厚度。在一些实施例中，包括化学气相沉积(chemical vapor deposition，cvd)、低压cvd(low-pressure cvd，lpcvd)、电浆增强cvd(plasma-enhanced cvd，pecvd)、及原子层沉积(atomic layer deposition，ald)的多种适合制程可用于形成电容器介电层108及/或110。
204.在图3a至图3d中，绝缘层112及114形成在mim电容器100中。在一些实施例中，绝缘层112可具有与底部金属层102的顶表面共面的顶表面。根据实施例，大体共面层可定义为侧向对准所述层的至少一部分的层。在一些实施例中，绝缘层114可具有与中间金属层104的顶表面共面的顶表面。在一些实施例中，绝缘层112及/或114可具有与底部金属层102及/或中间金属层104大体相似的厚度。在一些实施例中，绝缘层112及114可由彼此相同的组成制成。在一些实施例中，绝缘层112及114中的任何至少两者可由彼此不同的组成制成。在一些实施例中，绝缘层112及114可由与电容器介电层108及110中的一或多者相同的组成制成。在一些实施例中，绝缘层112及114可由与电容器介电层108及110中的一或多者不同的组成制成。作为实例而非限制地，绝缘层112及114可是氧化硅。在一些实施例中，绝缘层112及/或114可是氮化硅。
205.在图3a至图3d中，绝缘层126l在底部金属层102之下。在一些实施例中，绝缘层126l是氧化硅。可判定氧化物组成及厚度，以便为mim电容器100提供足够的隔离。蚀刻停止层118可下伏于绝缘层126l以用于后续制程，诸如穿孔102a、104a、及106a的蚀刻。在一些实施例中，层118是氮化硅。顶部金属层106之上是绝缘层126u，诸如氧化物(例如，氧化硅)。绝缘层126u可是与绝缘层126l相同的组成。可判定氧化物组成及厚度，以便为电容器100提供足够的隔离。
206.因此，在一些此类实施例中，诸如mim电容器100的这些结构形成为后段制程(back end of line，beol)制程的部分。相反，形成栅极结构通常是前段制程(front end of line，feol)制程。在此类实施例中，mim电容器100在feol制程已完成之后形成。作为进一步的优点，mim电容器的密度可在没有mli结构的空间限制或诸如晶体管的主动装置的图案化的情况下提高。
207.现在参考图4，图示了根据一些实施例的用于制造包括电容器的集成电路的示例性方法m1的流程图。方法m1包括整个制造制程的相关部分。应理解，可在由图4所示的操作之前、期间、及之后提供额外操作，且对于该方法的额外实施例，可替换或消除下面描述的一些操作。操作/制程的次序可互换。方法m1包括半导体装置的制造。然而，半导体装置的制
造仅是用于描述根据本揭露的一些实施例的制造制程的实例。
208.图5a至图16b示出了根据本揭露的一些实施例的在集成电路中形成电容器的中间阶段的横截面图。图5a、图6a、图7a、图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a、及图16a是自对应于图1a中的线a-a'的垂直平面获得的横截面图。图5b、图6b、图7b、图8b、图9b、图10b、图11b、图12b、图13b、图14b、图15b、及图16b是自对应于图2a中的线b-b'的垂直平面获得的横截面图。方法m1自方块s101开始。参考图5a及图5b，在方块s101的一些实施例中，在基材101上形成底部电极线路132。基材101可包括各种特征，诸如由mli结构互连的主动晶体管。底部电极线路132包括电极132a及与电极132a间隔开的电极132b。基材101及底部电极线路132可大体类似于上面参考图1a至图3d所论述的。在一些实施例中，底部电极线路132可包括铜、铝、多晶硅、其组合、或其他适合的材料。
209.返回参考图4，方法m1接着进行至方块s102，其中第一绝缘层沉积在底部电极线路上方。参考图6a及图6b，在方块s102的一些实施例中，绝缘层126l布置在基材上方。诸如氮化硅的蚀刻停止层118可下伏于绝缘层126l。蚀刻停止层118及绝缘层126l可大体类似于上面参考图3a至图3d所论述的。在一些实施例中，绝缘层126l是诸如氧化硅的氧化物。在一些实施例中，绝缘层126l及/或蚀刻停止层118可使用任何适合的方法来沉积，诸如cvd、物理气相沉积(physical vapor deposition，pvd)、ald、peald、pecvd、sacvd、fcvd、旋装、及/或类似者、或其组合。
210.返回参考图4，方法m1接着进行至方块s103，其中在第一绝缘层上方沉积底部金属材料。参考图7a及图7b，在方块s103的一些实施例中，在绝缘层126l上方形成底部金属材料102'。底部金属材料102'可通过沉积导电材料的共形层来制造，随后经图案化以形成mim电容器100的底部电极。在一些实施例中，底部金属材料102'可包括tin、tan、ti、ta、cu、al、ag、w、ir、ru、pt、其组合、或其他适合的导电材料。在一些实施例中，底部金属材料102'可使用任何适合的方法沉积，诸如cvd、物理气相沉积(physical vapor deposition，pvd)、ald、peald、pecvd、sacvd、fcvd、旋装、及/或类似者、或其组合。
211.返回参考图4，方法m1接着进行至方块s104，其中底部金属材料经图案化以形成作为mim电容器的底部金属层的所需形状。参考图8a及图8b，在方块s104的一些实施例中，图7a及图7b中所示的底部金属材料102'随后可经图案化以形成如以上在图1a至图3d的mim电容器100中所论述的所需形状。经沉积导电材料可通过进行光学微影术制程、无遮罩微影术制程、或适于将图案转移至底部金属材料102'的多种制程来图案化。这可通过任意数目的材料移除制程的组合来完成，或可通过单个材料移除制程来达成。底部金属材料102'可已经图案化以形成底部金属层102。穿孔102a形成在底部金属层102上以曝光下伏绝缘层126l。在一些实施例中，绝缘层126l的一部分的蚀刻亦可在底部金属材料102'的图案化期间发生。因此，绝缘层126l的经曝光顶表面可在底部金属层102的直接下方的绝缘层126l的顶表面之下。底部金属层102上的穿孔102a可在平面图或俯视图中形成为如图2b中所示的方形。作为实例但不限制本揭露地，穿孔102a可具有矩形、线形、多边形、圆形、椭圆形、及/或其他适合的形状。
212.返回参考图4，方法m1接着进行至方块s105，其中在底部金属层上方沉积第一电容器介电层。参考图9a及图9b，在方块s105的一些实施例中，绝缘层112形成在mim电容器的底部金属层102附近及底部金属层102的穿孔102a中。随后，电容器介电层108接着沉积在底部
金属层102上方。绝缘层112及电容器介电层108可与上文参考图1a至图3d所论述的大体相似。
213.更详细地，绝缘材料可形成为大于底部金属层102厚度的厚度，使得绝缘材料的顶表面敷设在底部金属层102的顶表面之上。接着可形成化学机械平坦化(chemical mechanical planarization，cmp)制程，以减小经沉积绝缘材料的厚度，且提供平面的顶表面。在一个实施例中，cmp制程的终点(例如，定时终点)大致在底部金属层102的顶表面上。举例而言，cmp可大致在底部金属层102的顶表面上停止(例如，在制造制程容差内，诸如底部金属层102的5％过度蚀刻)。如图9a及图9b的实例中所示，形成包括底部金属层102及绝缘层112的平面顶表面。在一些实施例中，绝缘层112的所得厚度大致等于底部金属层102的厚度。在一些实施例中，绝缘层112的所得厚度大于底部金属层102的厚度。在一些实施例中，绝缘层112及底部金属层102之间的厚度差可通过控制过度蚀刻时间或量来控制。在一个实施例中，若过度蚀刻量较少，则后续平坦化制程可减少移除材料的量，从而提供更有效的制程。
214.在一些实施例中，绝缘层112可包括氧化硅、氮化硅、其组合、及/或其他适合的组成。在一些实施例中，绝缘层112可由化学气相沉积(chemical vapor deposition，cvd)形成。然而，可使用包括cvd、低压cvd(low-pressure cvd，lpcvd)、电浆增强cvd(plasma-enhanced cvd，pecvd)、原子层沉积(atomic layer deposition，ald)、热氧化、其组合、及/或其他适合制程的多种适合制程来形成绝缘层112。
215.在一些实施例中，电容器介电层108的材料可是高k介电质。作为实例而非限制地，电容器介电层108可包括al2o3、zro2、ta2o5、hfo2、hfalo、la2o3、tio2、sio2、sin、si3n4、其组合、或其他适合的介电材料。在一些实施例中，可使用包括化学气相沉积(chemical vapor deposition，cvd)、低压cvd(low-pressure cvd，lpcvd)、电浆增强cvd(plasma-enhanced cvd，pecvd)、及原子层沉积(atomic layer deposition，ald)的多种适合制程来形成电容器介电层108。
216.返回参考图4，方法m1接着进行至方块s106，其中在第一电容器介电层上方沉积中间金属材料。参考图10a及图10b，在方块s106的一些实施例中，在电容器介电层108上方形成中间金属材料104'。中间金属材料104'可通过沉积导电材料的共形层来制造，随后经图案化以形成mim电容器100的底部电极。在一些实施例中，中间金属材料104'可包括tin、tan、，ti、ta、cu、al、ag、w、ir、ru、pt、其组合、或其他适合的导电材料。在一些实施例中，中间金属材料104'可是与底部金属层102相同的组成，或替代地，可提供不同的组成。在一些实施例中，中间金属材料104'可使用任何适合的方法沉积，诸如cvd、物理气相沉积(physical vapor deposition，pvd)、ald、peald、pecvd、sacvd、fcvd、旋装、及/或类似者、或其组合。
217.返回参考图4，方法m1接着进行至方块s107，其中中间金属材料经图案化以形成作为mim电容器的中间金属层的所需形状。参考图11a及图11b，在方块s107的一些实施例中，图10a及图10b中所示的中间金属材料104'接着可经图案化以形成如上在图1a至图3d的mim电容器100中所论述的所需形状。经沉积导电材料可通过进行光学微影术制程、无遮罩微影术制程、或适于将图案转移至中间金属材料104'的多种制程来图案化。这可通过任意数目的材料移除制程的组合来完成，或可通过单个材料移除制程来达成。中间金属材料104'可
已经图案化以形成中间金属层104。穿孔104a形成在中间金属材料104'上以曝光下伏电容器介电层108。中间金属层104上的穿孔104a可在平面图或俯视图中形成如图2c中所示的方形。作为实例但不限制本揭露地，穿孔104a可具有矩形、线形、多边形、圆形、椭圆形、及/或其他适合的形状。
218.返回参考图4，方法m1接着进行至方块s108，其中在中间金属层上方沉积第二电容器介电层。参考图12a及图12b，在方块s108的一些实施例中，绝缘层114形成在mim电容器的中间金属层104附近及中间金属层104的穿孔104a中。随后，电容器介电层110接着沉积在中间金属层104上方。绝缘层114及电容器介电层110可与上文参考图1a至图3d所论述的大体相似。
219.更详细地，绝缘材料可形成为大于中间金属层104厚度的厚度，使得绝缘材料的顶表面敷设在中间金属层104的顶表面之上。接着可形成化学机械平坦化(chemical mechanical planarization，cmp)制程以减小经沉积绝缘材料的厚度，且提供平面的顶表面。在实施例中，cmp制程的终点(例如，定时终点)大致在中间金属层104的顶表面上。举例而言，cmp可大致在中间金属层104的顶表面上停止(例如，在制造制程的容差内，诸如中间金属层104的5％过度蚀刻)。如图12a及图12b的实例中所示，形成包括中间金属层104及绝缘层114的平面顶表面。在一些实施例中，绝缘层114的所得厚度大致等于中间金属层104的厚度。在一些实施例中，绝缘层114的所得厚度大于中间金属层104的厚度。在一些实施例中，绝缘层114及中间金属层104之间的厚度差可通过控制过度蚀刻时间或量来控制。在实施例中，若过度蚀刻量较少，则后续平坦化制程可减少移除材料的量，从而提供更有效的制程。
220.在一些实施例中，绝缘层114可包括氧化硅、氮化硅、其组合、及/或其他适合的组成。在一些实施例中，绝缘层114可通过化学气相沉积(chemical vapor deposition，cvd)形成。然而，可使用包括cvd、低压cvd(low-pressure cvd，lpcvd)、电浆增强cvd(plasma-enhanced cvd，pecvd)、原子层沉积(atomic layer deposition，ald)、热氧化、其组合、及/或其他适合制程的多种适合制程来形成绝缘层114。
221.在一些实施例中，电容器介电层110的材料可是高k介电质。作为实例而非限制地，电容器介电层110可包括al2o3、zro2、ta2o5、hfo2、hfalo、la2o3、tio2、sio2、sin、si3n4、其组合、或其他适合的介电材料。在一些实施例中，可使用包括化学气相沉积(chemical vapor deposition，cvd)、低压cvd(low-pressure cvd，lpcvd)、电浆增强cvd(plasma-enhanced cvd，pecvd)、及原子层沉积(atomic layer deposition，ald)的多种适合制程来形成电容器介电层110。
222.返回参考图4，方法m1接着进行至方块s109，其中顶部金属材料沉积在第二电容器介电层上方。参考图13a及图13b，在方块s110的一些实施例中，顶部金属材料106'形成在电容器介电层110上方。顶部金属材料106'可由沉积导电数据的共形层来制造，随后经图案化以形成mim电容器100的底部电极。在一些实施例中，顶部金属材料106'可包括tin、tan、ti、ta、cu、al、ag、w、ir、ru、pt、其组合、或其他适合的导电材料。在一些实施例中，顶部金属材料106'可是与中间金属层104及/或底部金属层102相同的组成，或替代地，可提供不同的组成。在一些实施例中，顶部金属材料106'可使用任何适合的方法沉积，诸如cvd、物理气相沉积(physical vapor deposition，pvd)、ald、peald、pecvd、sacvd、fcvd、旋装、及/或类似
者、或其组合。
223.返回参考图4，方法m1接着进行至方块s110，其中顶部金属材料经图案化以形成作为顶部金属层的所需形状以形成mim电容器。参考图14a及图14b，在方块s110的一些实施例中，图13a及图13b中所示的顶部金属材料106'随后可经图案化以形成如上文在图1a至图3d的mim电容器100中所论述的所需形状。经沉积导电材料可通过进行光学微影术制程、无遮罩微影术制程、或适于将图案转移至顶部金属材料106'的多种制程来图案化。这可通过任意数目的材料移除制程的组合来完成，或可通过单个材料移除制程来达成。顶部金属材料106'可已经图案化以形成顶部金属层106。穿孔106a形成在顶部金属材料106'上以曝光下伏电容器介电层110。顶部金属层106上的穿孔106a可在平面图或俯视图中形成如图2d中所示的方形。作为实例但不限制本揭露地，穿孔104a可具有矩形、线形、多边形、圆形、椭圆形、及/或其他适合的形状。
224.返回参考图4，方法m1接着进行至方块s111，其中在底部电极线路上方沉积第二绝缘层。参考图15a及图15b，在方块s111的一些实施例中，绝缘层126u布置在顶部金属层106上方及顶部金属层106的穿孔106a中。绝缘层126u可与上面参考图1a至图3d所论述的大体相似。在一些实施例中，绝缘层126u是诸如氧化硅的氧化物。在一些实施例中，可使用任何适合的方法来沉积绝缘层126u，诸如cvd、物理气相沉积(physical vapor deposition，pvd)、ald、peald、pecvd、sacvd、fcvd、旋装、及/或类似者、或其组合。
225.返回参照图4，方法m1接着进行至方块s112，其中形成多个通路孔，以向下延伸穿过第二绝缘层、顶部金属层、第二电容器介电层、中间金属层、第一电容器介电层、底部金属层、及绝缘层，以曝光底部电极线路。参考图16a及图16b，在方块s112的一些实施例中，形成多个通路孔h1～h13向下穿过绝缘层126u、顶部金属层106、电容器介电层110、中间金属层104、电容器介电层108、底部金属层102、及绝缘层126l，以曝光底部电极线路132。通路孔h1～h13形成如上文在图1a至图3d所论述的金属通孔v1～v13的所需形状，金属通孔v1～v13继承了通路孔h1～h13的形状。
226.参考图16a对此进行了更详细的描述，通路孔h1、h3、h5、h7、h9、h11、及h13自绝缘层126u的顶表面向下延伸至底部电极线路132的第四电极132b，以穿透mim电容器100的中间金属层104，但经由顶部金属层106及底部金属层102上的穿孔102a及106a与顶部金属层106及底部金属层102间隔开。参考图16b对此进行了更详细的描述，通路孔h2、h4、h6、h8、h10、h12自绝缘层126u的顶表面向下延伸至底部电极线路132的第二电极132a，以穿透mim电容器100的顶部金属层106及底部金属层102，但经由中间金属层104上的穿孔104a与中间金属层104间隔开。
227.由于如图1a至图3d中所示的金属孔v1～v13继承了通路孔h1～h13的形状，因此通路孔h1～h13可具有与如图1a至图3d中所示的金属通孔v1～v13相同的图案。在一些实施例中，通路孔h1～h13在平面图或俯视图中可呈如图1a至图3d中所示的金属孔v1～v13的方形。作为实例但不限制本揭露地，通路孔h1～h13在平面图或俯视图中可具有矩形、线形、多边形、圆形、椭圆形、及/或其他适合的形状。在一些实施例中，作为实例但不限制本揭露地，曝光底部电极线路132的绝缘层126u、顶部金属层106、电容器介电层110、中间金属层104、电容器介电层108、底部金属层102、及绝缘层126l的蚀刻可包括电浆诱导蚀刻制程(多个)。
228.返回参考图4，方法m1接着进行至方块s113，其中导电材料沉积在绝缘层上方，且
填充通路孔以到达底部电极线路，且接着形成多个金属通孔。参考图17a及图17b，在方块s113的一些实施例中，导电材料122沉积在绝缘层126u上方，且填充通路孔h1～h13以到达底部电极线路132，且接着形成多个金属通孔v1～v13。
229.参考图17a对此进行更详细的描述，金属通孔v1、v3、v5、v7、v9、v11、及v13自绝缘层126u的顶表面向下延伸至底部电极线路132的第四电极132b，以与mim电容器100的中间金属层104连接，但自顶部金属层106上的穿孔106a通过顶部金属层106以及自底部金属层102上的穿孔102a通过底部金属层102，使得金属通孔v1、v3、v5、v7、v9、v11、及v13与顶部金属层106及底部金属层102间隔开，且与中间金属层104接触，这进而允许在顶部金属层106及底部金属层102上保持第一电压电势(操作中)且在中间金属层104上保持第二电压电势(操作中)。
230.参考图17b对此进行了更详细的描述，金属通孔v2、v4、v6、v8、v10、及v12自绝缘层126u的顶表面向下延伸至底部电极线路132的第二电极132a，以连接mim电容器100的顶部金属层106及底部金属层102，但自中间金属层104上的穿孔104a通过中间金属层104，使得金属通孔v2、v4、v6、v8、v10、及v12与中间金属层104间隔开，且与顶部金属层106及底部金属层102接触，这进而允许在顶部金属层106及底部金属层102上保持第一电压电势(操作中)且在中间金属层104上保持第二电压电势(操作中)。
231.在一些实施例中，导电材料122可包括铜、铝、多晶硅、其组合、或其他适合材料。在一些实施例中，导电材料122可由与底部电极线路132相同的材料制成。在一些实施例中，导电材料122可由与底部电极线路132不同的材料制成。在一些实施例中，导电材料122可使用任何适合的方法沉积，诸如cvd，物理气相沉积(physical vapor deposition，pvd)、ald、peald、pecvd、sacvd、fcvd、旋装、及/或类似者、或其组合。
232.返回参考图4，方法m1接着进行至方块s114，其中导电材料经图案化以形成作为mim电容器上方的顶部电极线路的所需形状。参考图18a及图18b，在方块s114的一些实施例中，导电材料122经图案化以在mim电容器100上方形成作为所需形状的顶部电极线路134，如以上在图1a至图3d中所论述的。
233.图22a及图22b示出了根据一些实施例的对应于图1a中含有线a-a'及线b-b'的垂直平面的集成电路中电容器的横截面图。用于形成本实施例的集成电路的操作大体上与在与图1a至图3d相关联的前述描述中描述的用于形成集成电路的操作相同，因此为了清楚起见，在此不再重复。举例而言，与基材201、底部电极线路232、mim电容器200、顶部电极线路234相关的材料及制造制程可与如图1a至图3d中所示的基材101、底部电极线路132、mim电容器100、顶部电极线路134的材料及制造制程大体相同。因此，相关的详细描述可参考前述段落，且在此不再赘述。本实施例与图1a至图3d中的实施例之间的区别在于，底部金属层202的直边缘206d及206e没有如图1a至图3d中所示的实施例那样沿x方向自中间金属层204的直边缘204d及204e向后设定，且因此中间金属层204沿x方向具有与底部金属层202相同的侧向尺寸。
234.图23a及图23b示出了根据一些实施例的对应于图1a中含有线a-a'及线b-b'的垂直平面的集成电路中电容器的横截面图。用于形成本实施例的集成电路的操作大体上与在与图1a至图3d相关联的前述描述中描述的用于形成集成电路的操作相同，因此为了清楚起见，在此不再重复。举例而言，与基材201、底部电极线路332、mim电容器300、顶部电极线路
334相关的材料及制造制程可与如图1a至图3d中所示的基材101、底部电极线路132、mim电容器100、顶部电极线路134的材料及制造制程大体相同。因此，相关的详细描述可参考前述段落，且在此不再赘述。本实施例与图1a至图3d中的实施例之间的区别在于，顶部金属层306的直边缘306d及306e没有如图1a至图3d中所示的实施例那样沿x方向自中间金属层304的直边缘304d及304e向后设定，且因此中间金属层304沿x方向具有与顶部金属层306相同的侧向尺寸。
235.图24a及图24b示出了根据一些实施例的对应于图1a中含有线a-a'及线b-b'的垂直平面的集成电路中电容器的横截面图。用于形成本实施例的集成电路的操作大体上与在与图1a至图3d相关联的前述描述中描述的用于形成集成电路的操作相同，因此为了清楚起见，在此不再重复。举例而言，与基材401、底部电极线路432、mim电容器400、顶部电极线路434相关的材料及制造制程可与如图1a至图3d所示的基材101、底部电极线路132、mim电容器100、顶部电极线路134的材料及制造制程大体相同。因此，相关的详细描述可参考前述段落，且在此不再赘述。本实施例与图1a至图3d中的实施例之间的区别在于mim电容器400进一步包括额外金属层。
236.在图24a及图24b中，电容器400进一步包括金属层442及444。各个金属层442及444是以板的形式。电容器介电层446插入顶部金属层406及金属层442之间，且电容器介电层448插入金属层442及444之间。金属层442与中间金属层404一样保持在第二电压电势(操作中)，金属层444与顶部金属层406及底部金属层402一样保持在第一电压电势(操作中)。因此，在顶部金属层406与金属层442之间(例如，在其重叠区处)以及在金属层442与444之间(例如，在其重叠区处)形成电容。
237.在图24a中，mim电容器400的金属层442经由金属通孔v401、v403、v405、v407、v409、v411、及v413连接至顶部电极线路434的电极434b及底部电极线路432的电极432b，且与顶部金属层406及底部金属层402以及金属层444间隔开。顶部电极线路434的电极434b及底部电极线路432的电极432b可用于提供第二电压电势至mim电容器400的中间金属层404及金属层442。在图24b中，mim电容器400的金属层444经由金属通孔v402、v404、v406、v408、v410、及v412连接至顶部电极线路434的电极434a及底部电极线路432的电极432a，且与中间金属层404及金属层442间隔开。顶部电极线路434的电极434a及底部电极线路432的第二电极432a可用于提供第一电压电势至mim电容器400的金属层444、顶部金属层406、及底部金属层402。
238.在一些实施例中，金属层442可形成为具有与中间金属层404相同的图案，使得金属层442可形成有与中间金属层404相同的遮罩且无需额外遮罩，从而无需额外成本。在一些实施例中，金属层444可形成为具有与顶部金属层406及底部金属层402相同的图案，使得金属层444可形成有与顶部金属层406及底部金属层402相同的遮罩且无需额外遮罩，从而无需额外成本。
239.图25a及图25b示出了根据一些实施例的对应于图1a中含有线a-a'及线b-b'的垂直平面的集成电路中电容器的横截面图。用于形成本实施例的集成电路的操作大体上与在与图1a至图3d相关联的前述描述中描述的用于形成集成电路的操作相同，因此为了清楚起见，在此不再重复。举例而言，与基材501、底部电极线路532、mim电容器500、顶部电极线路534相关的材料及制造制程可与如图1a至图3d中所示的基材101、底部电极线路132、mim电
容器100、顶部电极线路134的材料及制造制程大体相同。因此，相关的详细描述可参考前述段落，且在此不再赘述。本实施例与图1a至图3d中的实施例之间的区别在于，mim电容器500省略了如图1a至图3d中所示的顶部金属层106。
240.图26a及图26b示出了根据一些实施例的对应于图1a中含有线a-a'及线b-b'的垂直平面的集成电路中电容器的横截面图。用于形成本实施例的集成电路的操作可与在与图1a至图3d相关联的前述描述中描述的用于形成集成电路的操作大体相同，因此为了清楚起见，在此不再重复。举例而言，与基材601、底部电极线路632、mim电容器600、顶部电极线路634相关的材料及制造制程可与如图1a至图3d中所示的基材101、底部电极线路132、mim电容器100、顶部电极线路134的材料及制造制程大体相同。因此，相关的详细描述可参考前述段落，且在此不再赘述。本实施例与图1a至图3d中的实施例之间的区别在于，mim电容器600省略了如图1a至图3d中所示的底部金属层102。
241.现在参考图27a及图27b，图示了根据一些实施例的用于制造包括电容器的集成电路的示例性方法m2的流程图。在本实施例的图28之前的用于形成包括电容器的集成电路结构的方法m2的方块s201～s202与在与图5a至图6b相关联的前述描述中用于形成包括电容器的集成电路结构的方法m1的方块s101～s102大体相同，且因此为了清楚起见，在此不再重复。举例而言，与基材701、电极732a及732b、蚀刻停止层718、及绝缘层726l相关的材料及制造制程可与如图5a至图6b中所示的基材101、电极132a及132b、蚀刻停止层118、及绝缘层126l的材料及制造制程大体相同。因此，相关的详细描述可参考前述段落，且在此不再赘述。
242.返回参考图27a，方法m2接着进行至方块s203，其中第二绝缘层沉积在第一绝缘层上方。参考图28a及图28b，在方块s203的一些实施例中，绝缘层712沉积在绝缘层726l上方且可由不同于下伏绝缘层726l的材料制成。在一些实施例中，与绝缘层712相关的材料及制造制程可与如图9a及图9b中所示的绝缘层112的材料及制造制程大体相同。因此，相关的详细描述可参考前述段落，且在此不再赘述。
243.返回参考图27a，方法m2接着进行至方块s204，其中第二绝缘层经蚀刻以形成多个第一开口，其曝光下伏第一绝缘层。参考图29a及图29b，在方块s204的一些实施例中，绝缘层712经蚀刻以形成曝光下伏绝缘层726l的开口o1，其中开口o1可允许形成mim电容器的后续底部金属层702，如图31a及图31b中所示。通过使用光学微影术及第一蚀刻制程形成开口o1。举例而言，可在绝缘层712上方形成第一经图案化遮罩(未示出)，且第一经图案化遮罩用于保护下伏其的绝缘层712免受第一蚀刻制程的影响。随后，第一蚀刻制程穿过第一经图案化遮罩在绝缘层712上执行，且直至到达下伏绝缘层726l停止。第一蚀刻制程可包括干式蚀刻、湿式蚀刻、反应离子蚀刻(reactive ion etch，rie)、另一适合的蚀刻制程、或其组合。因此，下伏绝缘层726l曝光于开口o1中。第一经图案化遮罩随后经剥离，诸如通过湿式剥离或电浆灰化。
244.返回参考图27a，方法m2接着进行至方块s205，其中底部金属材料沉积在第二绝缘层上方以填充第二绝缘层中的第一开口。参考图30a及图30b，在方块s205的一些实施例中，底部金属材料702'沉积在绝缘层712上方以填充绝缘层712中的开口o1。在一些实施例中，与底部金属材料702'相关的材料及制造制程可与如图7a及图7b中所示的底部金属层102'的材料及制造制程大体相同。因此，相关的详细描述可参考前述段落，且在此不再赘述。
245.返回参考图27a，方法m2接着进行至方块s206，其中执行第一平坦化制程以自第二绝缘层的顶表面之上移除多余的底部金属材料以形成mim电容器的底部金属层。参考图31a及图31b，在方块s206的一些实施例中，化学机械研磨(chemical mechanical polish，cmp)制程可用于自绝缘层712的顶表面之上移除多余的底部金属材料702'。剩余的导电结构填充绝缘层712中的开口o1(见图29a及图29b)，且用作mim电容器的底部金属层702。
246.返回参考图27a，方法m2接着进行至方块s207，其中第一电容器介电层随后沉积在底部金属层上方，以及方块s208，其中第三绝缘层沉积在第一电容器介电层上方。参考图32a及图32b，在方块s207及s208的一些实施例中，电容器介电层708沉积在底部金属层702上方。随后，绝缘层714沉积在电容器介电层708上方。在一些实施例中，绝缘层714可具有不同于电容器介电层708的材料。在一些实施例中，与电容器介电层708及绝缘层714相关的材料及制造制程可与如图9a、图9b、图12a、及图12b中所示的电容器介电层108及绝缘层114的材料及制造制程大体相同。因此，相关的详细描述可参考前述段落，且在此不再赘述。
247.返回参考图27a，方法m2接着进行至方块s209，其中第三绝缘层经蚀刻以形成曝光下伏第一电容器介电层的多个第二开口。参考图33a及图33b，在方块s209的一些实施例中，绝缘层714经蚀刻以形成曝光下伏电容器介电层708的开口o2，其中开口o2可允许形成mim电容器的后续中间金属层704，如图35a及图35b中所示。开口o2通过使用光学微影术及第二蚀刻制程形成。举例而言，第二经图案化遮罩(未示出)可在绝缘层714上方形成，且用于保护下伏其的绝缘层714免受第二蚀刻制程的影响。随后，第二蚀刻制程穿过第二经图案化遮罩在绝缘层714上执行，且直至到达下伏电容器介电层708停止。第二蚀刻制程可包括干式蚀刻、湿式蚀刻、反应离子蚀刻(reactive ion etch，rie)、另一适合蚀刻制程、或其组合。因此，下伏电容器介电层708曝光于开口o2中。第二经图案化遮罩随后经剥离，诸如通过湿式剥离或电浆灰化。
248.返回参考图27a，方法m2接着进行至方块s210，其中中间金属材料沉积在第三绝缘层上方以填充第三绝缘层中的第二开口。参考图34a及图34b，在方块s210的一些实施例中，中间金属材料704'沉积在绝缘层714上方以填充绝缘层714中的开口o2。在一些实施例中，与中间金属材料704'相关的材料及制造制程可与如图10a及图10b中所示的中间金属层104的材料及制造制程大体相同。因此，相关的详细描述可参考前述段落，且在此不再赘述。
249.返回参考图27a，方法m2接着进行至方块s211，其中执行第二平坦化制程以自第三绝缘层的顶表面上方移除多余的中间金属材料以形成mim电容器的中间金属层。参考图35a及图35b，在方块s211的一些实施例中，化学机械研磨(chemical mechanical polish，cmp)制程可用于自绝缘层714顶表面之上移除多余的中间金属材料704'。剩余的导电结构填充绝缘层714中的开口o2(见图33a及图33b)，且用作mim电容器的中间金属层704。
250.返回参考图27a，方法m2接着进行至方块s212，其中接着在中间金属层上方沉积第二电容器介电层，以及方块s213，其中在第二电容器介电层上方沉积第四绝缘层。参考图36a及图36b，在方块s212及s213的一些实施例中，电容器介电层710沉积在中间金属层704上方。随后，绝缘层716沉积在电容器介电层710上方。在一些实施例中，绝缘层716可具有不同于电容器介电层710的材料。在一些实施例中，与电容器介电层710及绝缘层716相关的材料及制造制程可与如图12a、图12b、图15a、及图15b中所示的电容器介电层110及绝缘层126u的材料及制造制程大体相同。因此，相关的详细描述可参考前述段落，且在此不再赘
述。
251.返回参考图27b，方法m2接着进行至方块s214，其中第四绝缘层经蚀刻以形成曝光下伏第二电容器介电层的多个第三开口。参考图37a及图37b，在方块s214的一些实施例中，绝缘层716经蚀刻以形成曝光下伏电容器介电层710的开口o3，其中开口o3可允许形成mim电容器的后续顶部金属层706，如图39a及图39b中所示。开口o3通过使用光学微影术及第三蚀刻制程形成。举例而言，第三经图案化遮罩(未示出)可在绝缘层716上方形成，且用于保护下伏其的绝缘层716免受第三蚀刻制程的影响。随后，第三蚀刻制程穿过第三经图案化遮罩在绝缘层716上方执行，且直至到达下伏电容器介电层710停止。第三蚀刻制程可包括干式蚀刻、湿式蚀刻、反应离子蚀刻(reactive ion etch，rie)、另一适合的蚀刻制程、或其组合。因此，下伏电容器介电层710曝光于开口o3中。第三经图案化遮罩随后经剥离，诸如通过湿式剥离或电浆灰化。
252.返回参考图27b，方法m2接着进行至方块s215，其中顶部金属材料沉积在第四绝缘层上方以填充第四绝缘层中的第三开口。参考图38a及图38b，在方块s215的一些实施例中，顶部金属材料706'沉积在绝缘层716上方以填充绝缘层716中的开口o3。在一些实施例中，与顶部金属材料706'相关的材料及制造制程可与图13a及图13b中所示的顶部金属层106的材料及制造制程大体相同。因此，相关的详细描述可参考前述段落，且在此不再赘述。
253.返回参考图27b，方法m2接着进行至方块s216，其中执行第三平坦化制程，以自第四绝缘层的顶表面之上移除多余的顶部金属材料，以形成mim电容器的顶部金属层。参考图39a及图39b，在方块s216的一些实施例中，可使用化学机械研磨(chemical mechanical polish，cmp)制程自绝缘层716的顶表面之上移除多余的顶部金属材料706'。剩余导电结构填充绝缘层716中的开口o3(见图37a及图37b)，且用作mim电容器的顶部金属层706。
254.返回参考图27b，方法m2接着进行至方块s217，其中第五及第六绝缘层沉积在顶部金属层上方，以及方块s218，其中形成多个双镶嵌开口，以自第六绝缘层向下延伸，以曝光底部电极线路。参考图40a及图40b，在方块s217及s218的一些实施例中，绝缘层717及719沉积在顶部金属层706上方，其中绝缘层719可由不同于绝缘层717的材料制成。随后，形成多个双镶嵌开口，以自第六绝缘层719向下延伸以曝光底部电极线路732。如图40a及图40b所示，双镶嵌开口可包括形成在绝缘层719中的线沟槽t1～t13，及形成以自线沟槽t1、t3、t5、t7、t9、t11、及t13的底部向下延伸从而曝光底部电极线路732的电极732b的通路孔h1、h3、h5、h7、h9、h11、及h13(见图40a)，以及形成以自线沟槽t2、t4、t6、t8、t10、及t12的底部向下延伸从而曝光底部电极线路732的电极732a的通路孔h2、h4、h6、h8、h10、及h12(见图40b)。
255.在一些实施例中，使用双镶嵌制程形成双镶嵌开口。作为实例而非限制地，双镶嵌开口是通过首先顺序地光学微影术图案化及各向异性蚀刻穿过绝缘层719、绝缘层717、绝缘层716、顶部金属层706、电容器介电层710、绝缘层714、中间金属层704、电容器介电层708、绝缘层712、底部金属层702、绝缘层726l、及蚀刻停止层718以曝光底部电极线路732的通路孔h1～h13来形成。接着进行类似的制程，光学微影术图案化及各向异性地蚀刻以形成穿过绝缘层719的线沟槽t1～t13。这些步骤形成上覆且围住通路孔h1～h13的线沟槽t1～t13。
256.在一些实施例中，与绝缘层717或719相关的材料及制造制程可与图16a及图16b中所示的绝缘层126u的材料及制造制程大体相同。因此，相关的详细描述可参考前述段落，且
在此不再赘述。
257.返回参考图27b，方法m2接着进行至方块s218，其中导电材料沉积在第六绝缘层上方以填充双镶嵌开口。参考图41a及图41b，在方块s218的一些实施例中，导电材料722沉积在绝缘层719上方以填充双镶嵌开口。在一些实施例中，与导电材料722相关的材料及制造制程可与如图17a及图17b中所示的导电材料122的材料及制造制程大体相同。因此，相关的详细描述可参考前述段落，且在此不再赘述。
258.返回参考图27b，方法m2接着进行至方块s219，其中执行第四平坦化制程以自第六绝缘层的顶表面之上移除多余的导电材料，以在第六绝缘层中形成顶部电极线路，以及自顶部电极线路延伸至底部电极线路的金属通孔。参考图42a及图42b，在方块s219的一些实施例中，可使用化学机械研磨(chemical mechanical polish，cmp)制程自绝缘层719的顶表面之上移除多余的导电材料722。如图42a及图42b中所示，在cmp制程之后，剩余的导电结构填充双镶嵌开口，用作多个双镶嵌结构。
259.参考图42a对此进行了更详细的描述，双镶嵌结构包括顶部电极线路134(其包括分开的电极734a及734b)，以及金属通孔v1、v3、v5、v7、v9、v11、及v13，其自顶部电极线路734的电极734b的底部向下延伸至底部电极线路732的电极732b，以与mim电容器的中间金属层704连接，但经由顶部金属层706及底部金属层702上的穿孔706a及702a与顶部金属层706及底部金属层702间隔开，这进而允许在顶部金属层706及底部金属层702上保持第一电压电势(操作中)且在中间金属层704上保持第二电压电势(操作中)。参考图42b对此进行更详细的描述，双镶嵌结构包括顶部电极线路734(其包括分开的电极734a及734b)，以及金属通孔v2、v4、v6、v8、v10、及v12，其自顶部电极线路734的电极734a的底部向下延伸至底部电极线路732的电极732a，以连接mim电容器的顶部金属层706及底部金属层702，但经由中间金属层104上的穿孔704a与中间金属层704间隔开，这进而允许在顶部金属层706及底部金属层702上保持第一电压电势(操作中)且在中间金属层704上保持第二电压电势(操作中)。
260.图44是根据一些实施例的电子设计自动化(electronic design automation，eda)系统1600的示意图。根据一些实施例，举例而言，使用eda系统1600可实施本文描述的产生设计布局(例如，根据一或多个实施例的如上所述的具有电容器的集成电路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400、及/或1500的布局)的方法。在一些实施例中，eda系统1600是能够执行apr操作的通用计算装置。eda系统1600包括硬体处理器1602及非暂时性的、计算机可读储存媒体1604。计算机可读储存媒体1604，除其他外，被编码为，即，储存有一组可执行指令1606、设计布局1607、设计规则核对(design rule check，drc)平台1609或用于执行指令集的任何中间数据。各个设计布局1607包括集成晶片的图形表示，诸如gsii文件。各个drc平台1609包括特定于选择用于制造设计布局1607的半导体制程的设计规则的列表。由硬体处理器1602执行指令1606、设计布局1607及drc平台1609表示(至少部分地)一种eda工具，其例如根据一或多个实施例实施本文所描述的方法的一部分或全部(以下称为所提及制程及/或方法)。
261.处理器1602透过总线16016电耦合至计算机可读储存媒体1604。处理器1602亦透过总线16016电耦合至i/o接口1610。网络接口1612亦透过总线1608电连接至处理器1602。网络接口1612连接至网络1614，使得处理器1602及计算机可读储存媒体1604能够透过网络1614连接至外部元件。处理器1602用以执行在计算机可读储存媒体1604中编码的指令
1606，以便使eda系统1600可用于执行所提及制程及/或方法的一部分或全部。在一或多个实施例中，处理器1602是中央处理单元(central processing unit，cpu)、多处理器、分散式处理系统、特殊应用集成电路(application specific integrated circuit，asic)、及/或适合的处理单元。
262.在一或多个实施例中，计算机可读储存媒体1604是电子、磁性、光学、电磁、红外、及/或半导体系统(或设备或装置)。举例而言，计算机可读储存媒体1604包括半导体或固态记忆体、磁带、可卸除式计算机磁盘、随机存取记忆体(random access memory，ram)、只读记忆体(read-only memory，rom)、刚性磁盘、及/或光盘。在使用光盘的一或多个实施例中，计算机可读储存媒体1604包括紧凑型光盘只读记忆体(compact disk-read only memory，cd-rom)、紧凑型光盘-读取/写入(compact disk-read/write，cd-r/w)、及/或数字视频光盘(digital video disc，dvd)。
263.在一或多个实施例中，计算机可读储存媒体1604储存指令1606、设计布局1607(例如，如上所述的具有电容器的集成电路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400及/或1500的布局)及drc平台1609，用以使eda系统1600(其中此种执行表示(至少部分地)eda工具)可用于执行所提及制程及/或方法的一部分或全部。在一或多个实施例中，储存媒体1604亦储存有助于执行所提及制程及/或方法的一部分或全部的信息。
264.eda系统1600包括i/o接口1610。i/o接口1610耦合至外部电路。在一或多个实施例中，i/o接口1610包括键盘、小键盘、鼠标、轨迹球、轨迹垫、触控式屏幕、及/或用于传达信息及命令至处理器1602的游标方向键。
265.eda系统1600亦包括连接至处理器1602的网络接口1612。网络接口1612允许eda系统1600与网络1614通信，一或多个其他计算机系统连接至网络1614。网络接口1612包括无线网络接口，诸如蓝芽、wifi、wimax、gprs或wcdma；或有线网络接口，诸如ethernet、usb或ieee-1388。在一或多个实施例中，所提及制程及/或方法的一部分或全部实施于两个或两个以上eda系统1600中。
266.eda系统1600用以经由i/o接口1610接收信息。经由i/o接口1610接收的信息包括指令、数据、设计规则、标准单元库、及/或由处理器1602处理的其他参数中的一或多者。信息经由总线1608传送至处理器1602。eda系统1600用以经由i/o接口1610接收与使用者界面(user interface，ui)1616相关的信息。信息作为ui 1616储存在计算机可读媒体1604中。
267.图44中亦示出了与eda系统1600相关联的制造工具。举例而言，遮罩室1630通过例如网络1614自eda系统1600接收设计布局，且遮罩室1630具有遮罩制造工具1632(例如，遮罩书写器)，用于基于自eda系统1600产生的设计布局制造一或多个光罩(例如，用于制造例如如上所述的具有电容器的集成电路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400及/或1500的布局的光罩)。集成电路晶圆厂(“fab”)1620可通过例如网络1614连接至遮罩室1630及eda系统1600。晶圆厂1620包括集成电路制造工具1622，用于使用由遮罩室1630制造的光罩制造集成电路晶片(例如，如上所述的具有电容器的集成电路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400、及/或1500的布局)。作为实例而非限制地，集成电路制造工具1622包括一或多个用于制造集成电路晶片的集群工具。集群工具可是多反应室型复合设备，其包括具有插入在其中心的晶片处置机器人的多面体转移室、定位于多面体转移室的各个壁面上的多个制程室(例如，cvd室、pvd室、蚀刻室、退火室或类似
者)；以及安装在转移室的不同壁面上的负载锁室。
268.图45是根据一些实施例的集成电路制造系统1700的方块图，及与的相关联的集成电路制造流程。在一些实施例中，基于一或多个设计布局，例如，如上所述的具有电容器的集成电路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400、及/或1500的布局，使用制造系统1700制造一或多个光罩及一或多个集成电路。
269.在图45中，集成电路制造系统1700包括在设计、开发、及制造过程中相互作用的实体，诸如设计室1720、遮罩室1730、及晶圆厂1750，以及与制造集成电路1760相关的制造周期及/或服务。集成电路制造系统1700中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是多种不同的网络，诸如内部网络及网际网络。通信网络包括有线及/或无线通信通道。各个实体与其他实体中的一或多者交互作用，且提供服务至其他实体中的一或多者及/或自其他实体中的一或多者接收服务。在一些实施例中，设计室1720、遮罩室1730、及晶圆厂1750中的两个或两个以上由单个较大公司所有。在一些实施例中，设计室1720、遮罩室1730、及晶圆厂1750中的两个或两个以上共存于共同设施中且使用共同资源。
270.设计室(或设计团队)1720产生设计布局1722(例如，如上所述具有电容器的集成电路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400、及/或1500的布局)。设计布局1722包括针对集成电路1760(例如，如上所述具有电容器的集成电路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400、及/或1500)设计的各种几何图案。几何图案对应于构成待制造的集成电路1760的各种组件的金属、氧化物、或半导体层图案。各种层组合以形成各种装置特征。举例而言，设计布局1722的一部分包括待形成在半导体晶圆上的各种电路特征，诸如主动区、被动区、功能栅极结构、虚设栅极结构、栅极触点、虚设栅极触点、源极/漏极触点、及/或金属线。设计室1720实施适当的设计程序以形成设计布局1722。设计程序包括逻辑设计、实体设计或置放及线路中的一或多者。设计布局1722呈现在一或多个数据文件中，数据文件具有几何图案的信息及各种网络的网络连线表。举例而言，设计布局1722可以gdsii文件格式或dfii文件格式表达。
271.遮罩室1730包括数据准备1732及遮罩制造1744。遮罩室1730使用设计布局1722(例如，如上所述的集成电路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400或1500的布局)来制造待用于根据设计布局1722制造集成电路1760的各种层的一或多个光罩1745。遮罩室1730执行遮罩数据准备1732，其中设计布局1722转译成代表性数据文件(“representative data file，rdf”)。遮罩数据准备1732提供rdf至遮罩制造1744。遮罩制造1744包括遮罩书写器。遮罩书写器将rdf转换为基材，诸如光罩(主光罩)1745上的影像。设计布局1722由遮罩数据准备1732操纵，以符合遮罩书写器的特定特性及/或晶圆厂1750的要求。在图45中，遮罩数据准备1732及遮罩制造1744说明为分开的元件。在一些实施例中，遮罩数据准备1732及遮罩制造1744可统称为遮罩数据准备。
272.在一些实施例中，遮罩数据准备1732包括光学近接性校正(optical proximity correction，opc)，其使用微影术增强技术来补偿影像误差，诸如可产生自绕射、干涉、其他制程效应及类似者的误差。opc调整设计布局1722。在一些实施例中，遮罩数据准备1732包括进一步的解析度增强技术(resolution enhancement techniques，ret)，诸如离轴照明、子解析度辅助特征、相转移遮罩、其他适合的技术及类似者或其组合。在一些实施例中，反
向微影技术(inverse lithography technology，ilt)亦经使用，该技术将opc作为逆成像问题处置。
273.在一些实施例中，遮罩数据准备1732包括遮罩规则检查器(mask rule checker，mrc)，该规则检查器已经历了运用一组遮罩产生规则的opc中的制程，该组遮罩产生规则含有某些几何及/或连接性约束以确保足够余裕、考虑半导体制造制程中的可变性、及类似者。在一些实施例中，mrc修改设计布局1722以在遮罩制造1744期间补偿限制，该遮罩制造可撤销由opc执行的修改的部分以便满足遮罩产生规则。
274.在一些实施例中，遮罩数据准备1732包括微影术制程检查(lithography process checking，lpc)，其模拟将由晶圆厂1750实施以制造集成电路1760的处理。lpc基于设计布局1722模拟这个处理以产生经模拟制造的集成电路，诸如集成电路1760。lpc模拟中的处理参数可包括与集成电路制造周期的各种制程相关联的参数、与用于制造集成电路的工具相关联的参数、及/或制造制程的其他态样。lpc考虑各种因数，诸如虚像对比度、焦深(“depth of focus，dof”)、遮罩误差增强因数(“mask error enhancement factor，meef”)、其他适合因数、及类似者或其组合。在一些实施例中，在经模拟制造装置已由lpc产生之后，若经模拟装置形状上并未足够逼近而不能满足设计规则，则opc及/或mrc经重复以进一步精细化设计布局1722。
275.在遮罩数据准备1732之后且在遮罩制造1744期间，基于设计布局1722制造光罩1745或一组光罩1745。在一些实施例中，遮罩制造1744包括基于设计布局1722执行一或多个微影术曝光。在一些实施例中，基于设计布局1722，使用电子束(electron-beam，e-beam)或多个电子束的机构在光罩1745上形成图案。光罩1745可以各种技术形成。在一些实施例中，使用二元技术形成光罩1745。在一些实施例中，遮罩图案包括不透明区及透明区。用于曝光已涂布于晶圆上的辐射敏感材料层(例如，光阻剂层)的诸如紫外(ultraviolet，uv)光束的辐射束由不透明区阻断，且透射穿过透明区。在一个实例中，光罩1745的二元遮罩版本包括二元遮罩的透明基材(例如，熔融石英)及不透明区中涂布的不透明材料(例如，铬)。在另一实例中，光罩1745使用相转移技术形成。在光罩1745的相转移遮罩(phase shift mask，psm)版本中，形成于相转移遮罩1745上的图案中的各种特征用以具有恰当的相位差以增强解析度及成像品质。在各种实例中，相转移光罩可是经衰减psm或交变psm。由遮罩制造1744产生的光罩(多种)用于多种制程中。举例而言，此种遮罩(多种)用于离子植入制程中以在半导体晶圆1753中形成各种掺杂区，用于蚀刻制程中以在半导体晶圆1753中形成各种蚀刻区，及/或用于其他适合制程中。
276.晶圆厂1750包括晶圆制造1752。晶圆厂1750是集成电路制造业务，其包括用于制造多种不同集成电路产品的一或多个制造设施。在一些实施例中，晶圆厂1750是半导体代工。举例而言，可存在用于多种集成电路产品的前段制造(前段制程(front-end-of-line，feol)制造)的制造设施，而第二制造设施可提供用于集成电路产品的互连及封装的后段制造(beol制造)，且第三制造设施可提供用于代工业务的其他服务。
277.晶圆厂1750使用由遮罩室1730制造的光罩1745(多种)来制造集成电路1760。因此，晶圆厂1750至少间接地使用设计布局1722(多种)(例如，如上所述具有电容器的集成电路10、20、30、40、50、60、70、80、90、1000、1100、1200、1300、1400及/或1500的布局)来制造集成电路1760。在一些实施例中，晶圆1753由晶圆厂1750使用光罩1745(多种)进行处理以形
成集成电路1760。在一些实施例中，装置制造包括至少间接地基于设计布局1722执行一或多个光学微影术曝光。
278.基于上述讨论，可看出本揭露提供了优点。然而，应理解，其他实施例可提供额外的优点，且并非所有优点都必须在本文中揭示，并且没有特定的优点需要用于所有实施例。本揭露在各种实施例中提供了改善的mim电容器布局图案，以优化其边缘布局，改善mim电容器的频率响应。mim电容器包括金属电极板，各个金属电极板在其相对边缘上具有多个凹口，以形成方波形边缘。此外，金属电极板中的各者进一步具有在其方波形边缘之间延伸的相对直边缘，且顶部/底部金属电极板的直边缘自中间金属电极板的直边缘侧向向后设定。一个优点是，最外层金属通孔与金属电极板的边缘之间的距离减小，以缩小延伸超出最外层金属通孔的金属电极板的一部分，从而可减小金属电极板的电阻，这进而允许改善mim电容器的-3db频率响应。
279.在一些实施例中，集成电路结构包括半导体基材、底部电极线路、电容器结构、顶部电极线路、第一金属通孔、及第二金属通孔。底部电极线路在半导体基材上方。电容器结构在底部电极线路上方。电容器结构包括底部金属层、底部金属层之上的中间金属层、及中间金属层之上的顶部金属层。当在平面图中观察时，顶部金属层具有沿第一方向延伸的相对直边缘及连接相对直边缘的相对方波形边缘，方波形边缘各包含沿垂直于第一方向的第二方向延伸的交替第一区段及第二区段，以及第三区段，各第三区段连接第一区段及第二区段中的相邻两者，其中第三区段沿第一方向延伸。顶部电极线路在电容器结构上方。第一金属通孔自底部电极线路延伸至顶部电极线路。第一金属通孔接触顶部及底部金属层，且与中间金属层间隔开。第二金属通孔自底部电极线路延伸至顶部电极线路。第二金属通孔与中间金属层接触，且与底部及顶部金属层间隔开。在一些实施例中，第一金属通孔与顶部金属层的直边缘的第一者之间在平面图中的距离在第一金属通孔的最大尺寸的约0.1至1倍范围内。在一些实施例中，中间金属层具有相对直边缘，顶部金属层的直边缘的第一者自中间金属层的直边缘的第一者侧向向后设定，且顶部金属层的直边缘的第二者自中间金属层的直边缘的第二者侧向向后设定。在一些实施例中，中间金属层具有相对直边缘，中间金属层的直边缘之间的第一距离大于顶部金属层的直边缘之间的第二距离。在一些实施例中，电容器结构的底部金属层具有相对直边缘及在底部金属层的直边缘之间延伸的相对方波形边缘。在一些实施例中，电容器结构的中间金属层具有相对直边缘及在中间金属层的相对直边缘之间延伸的相对方波形边缘。在一些实施例中，中间金属层的方波形边缘与顶部金属层的方波形边缘重叠。在一些实施例中，第一金属通孔具有方形俯视图案、矩形俯视图案、圆形俯视图案、或椭圆形俯视图案。在一些实施例中，集成电路结构进一步包括在顶部金属层之上的第一金属层，第一金属层电连接至中间金属层，且与底部及顶部金属层电隔离。在一些实施例中，集成电路结构进一步包括第一金属层之上的第二金属层，第二金属层电连接至底部及顶部金属层，且与中间金属层及第一金属层电隔离。
280.在一些实施例中，集成电路结构包括半导体基材、第一电极线路、第二电极线路、及电容器结构。第一电极线路在半导体基材上方。第二电极线路在第一电极线路上方。电容器结构连接在第一及第二电极线路之间。电容器结构包括用于接收第一电压电势且具有沿第一方向延伸的相对线性边缘的第一金属板，及在第一金属板上方且用于接收不同于第一电压电势的第二电压电势的第二金属板。第二金属板具有沿第一方向延伸的相对线性边
缘。第一金属板的相对线性边缘之间的第一距离不同于第二金属板的相对线性边缘之间的第二距离。在一些实施例中，第一金属板的线性边缘之间的第一距离大于第二金属板的线性边缘之间的第二距离。在一些实施例中，第一金属板的线性边缘之间的第一距离小于第二金属板的线性边缘之间的第二距离。在一些实施例中，电容器结构进一步包含在第二金属板上方的第三金属板，且第三金属板用于接收第一电压电势。在一些实施例中，第一金属板具有连接第一金属板的线性边缘的非线性边缘，非线性边缘具有沿垂直于第一方向的第二方向配置的多个凹口。在一些实施例中，第二金属板具有连接第二金属板的线性边缘的非线性边缘，非线性边缘具有沿垂直于第一方向的第二方向配置的多个凹口。
281.在一些实施例中，一种方法包括在半导体基材上的第一电极布局上方沉积第一电极材料；图案化第一电极材料以形成其中具有第一穿孔的下部金属板；将第一介电材料填充至下部金属板的第一穿孔中；在填充第一介电材料之后，在下部金属板上方沉积第二介电材料；在第二介电材料上方沉积第二电极材料；图案化第二电极材料以形成中间金属板，中间金属板中具有第二穿孔且具有相对直边缘，其中中间金属板具有比下部金属板更大的宽度，且第二穿孔不与第一穿孔重叠；将第三介电材料填充至中间金属板的第二穿孔中；执行蚀刻制程以形成延伸穿过下部金属板的第一通路孔及延伸穿过中间金属板的第二通路孔，第二通孔与中间金属板的直边缘中的第一者之间在平面图中的距离在第二通路孔的最大尺寸的约0.1至1倍范围内，其中中间金属板通过第三介电材料与第一通路孔间隔开，且下部金属板通过第一介电材料与第二通路孔间隔开；将导电材料填充至第一及第二通路孔中。在一些实施例中，对第一电极材料执行图案化，使得自平面图看下部金属板具有方波形边缘。在一些实施例中，对第二电极材料执行图案化，使得自平面图看中间金属板具有在相对直边缘之间延伸的方波形边缘。在一些实施例中，方法进一步包括在中间金属板上方沉积第四介电材料；在第四介电材料上方形成上部金属板，其中上部金属板具有比中间金属板更小的宽度。
282.前述内容概述若干实施例的特征，使得熟悉此项技术者可更佳地理解本揭露的态样。熟悉此项技术者应了解，其可易于使用本揭露作为用于设计或修改用于实施本文中引入的实施例的相同目的及/或达成相同优势的其他制程及结构的基础。熟悉此项技术者亦应认识到，此类等效构造并不偏离本揭露的精神及范畴，且此类等效构造可在本文中进行各种改变、取代、及替代而不偏离本揭露的精神及范畴。