堆叠半导体器件和制造其的方法与流程

1.与本发明构思的示例实施方式一致的装置和方法涉及堆叠半导体器件， 更具体地，涉及具有镜像对称结构的堆叠半导体器件的结构。


背景技术：

2.对半导体器件的小型化的日益增长的需求引入了超越平面结构晶体管 的鳍式场效应晶体管(finfet)，进一步地，引入了纳米片晶体管，其也被 称为多桥沟道fet(mbcfet)。finfet和纳米片晶体管两者被称为环绕栅 极晶体管，因为它们为电流通道提供的结构被栅极结构包裹或围绕。
3.为了在有限的布局区域中集中包括驱动更多电流量的finfet或纳米片 晶体管的半导体器件，已经研究了三维堆叠器件结构。然而，两个半导体器 件的简单堆叠或层叠堆放可能由于将下堆叠晶体管与上堆叠晶体管直接或 间接连接的中段工序(middle-of-the-line，mol)结构而无法将面积减小至 少50％。这些mol结构包括下堆叠晶体管的顶部外延接触结构(ca)、上 堆叠晶体管的底部外延接触结构(cr)、下堆叠晶体管的栅极接触结构(cb) 和上堆叠晶体管的栅极图案接触结构(cs)。


技术实现要素：

4.本公开提供了具有镜像对称结构的堆叠半导体器件和制造其的方法。
5.根据实施方式，提供了一种堆叠半导体器件，其可以包括：衬底；第一 晶体管，形成在衬底上，并包括被第一栅极结构和第一源极/漏极区围绕的第 一有源区；以及第二晶体管，堆叠在第一晶体管上，并包括被第二栅极结构 和第二源极/漏极区围绕的第二有源区，其中，关于其间的虚拟平面，第一有 源区和第一栅极结构分别与第二有源区和第二栅极结构垂直镜像对称。
6.根据实施方式，提供了一种制造堆叠半导体器件的方法。该方法可以包 括：形成第一衬底，在第一衬底上形成第一有源区和第一源极/漏极区，以及 分别在第一有源区和第一源极/漏极区之上形成第二有源区和第二源极/漏极 区；形成围绕第一有源区和第二有源区的虚设栅极结构；用层叠在第二有源 区的外表面上的第一栅极电介质层和在第一栅极电介质层上的第一栅极结 构来替换虚设栅极结构的上部，从而形成下堆叠晶体管；在下堆叠晶体管之 上形成第二衬底；将下堆叠晶体管与其之上的第二衬底上下翻转，使得虚设 栅极结构的剩余部分设置在第一栅极结构之上；去除第一衬底；以及用层叠 在第一有源区的外表面上的第二栅极电介质层和在第二栅极电介质层上的 第二栅极结构来替换剩余的虚设栅极结构，从而形成上堆叠晶体管。
7.根据实施方式，提供了一种制造堆叠半导体器件的方法。该方法可以包 括：形成第一衬底，在第一衬底上形成第一有源区和第一源极/漏极区，以及 分别在第一有源区和第一源极/漏极区之上形成第二有源区和第二源极/漏极 区；形成围绕第一有源区和第二有源区的虚设栅极结构；用层叠在至少第一 有源区和第二有源区的外表面上的栅极电介
件或“直接联接到”该另一元件时，不存在居间的元件。贯穿本公开，相同 的数字指代相同的元件。
17.为了易于描述，诸如“在
……
上方”、“在
……
之上”、“在
……
上”、“上 部”、“在
……
之下”、“在
……
下方”、“在
……
下面”、“下部”等的空间关系 术语可以在此用于描述一个元件的如图中所示的与另外的(多个)元件的关 系。将理解，除了图中描绘的取向之外，空间关系术语旨在还涵盖半导体器 件在使用或操作中的不同取向。例如，如果图中的半导体器件被翻转，则被 描述为“在”其他元件“之下”或“下面”的元件将取向为“在”所述其他 元件“之上”。因此，术语“在
……
之下”可以涵盖之上和之下两种取向。 半导体器件可以以其他方式取向(旋转90度或处于其他取向)，并且这里使 用的空间关系描述语被相应地解释。
18.如这里所使用的，诸如“中的至少一个”的表述当在一列元素之后时， 修饰整列元素而不修饰该列中的个别元素。例如，表述“a、b和c中的至少 一个”应被理解为包括：仅a，仅b，仅c，a和b两者，a和c两者，b和c 两者，或a、b和c的全部。这里，当术语“相同”用于比较两个或更多个 元素的尺寸时，该术语可以涵盖“基本相同”的尺寸。
19.将理解，尽管术语第一、第二、第三、第四等可以在此用于描述各种元 件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一 个元件区分开。因此，下面讨论的第一元件可以被称为第二元件，而不脱离 本发明构思的教导。
20.还将理解，即使制造发明的装置或结构的某个步骤或操作晚于另一个步 骤或操作被描述，该步骤或操作也可以早于该另一个步骤或操作来执行，除 非该另一个步骤或操作被描述为在该步骤或操作之后执行。
21.这里参照作为实施方式(和中间结构)的示意图的截面图描述了许多实 施方式。这里，将预期到作为例如制造技术和/或公差的结果的相对于图示的 形状的变化。因此，实施方式不应被解释为限于这里示出的区域的特定形状， 而是将包括例如由制造引起的形状的偏离。例如，被示出为矩形的注入区将 通常在其边缘处具有圆化的或弯曲的特征和/或注入浓度的梯度，而非从注入 区到非注入区的二元变化。同样地，由注入形成的掩埋区可以引起掩埋区和 注入通过其发生的表面之间的区域中的某些注入。因此，图中所示的区域本 质上是示意性的，并且它们的形状不旨在示出器件的区域的实际形状，且不 旨在限制本发明构思的范围。此外，在附图中，为了清楚起见，层和区域的 大小和相对大小可能被夸大。
22.为了简洁起见，包括finfet和纳米片晶体管的半导体器件的常规元件 在此可以或可以不详细描述。在附图中，为了简洁起见，可以在一个或更多 个附图中省略指示不同附图中的相同元件的附图标记。
23.下面，描述了制造实现更大面积增益的堆叠半导体器件的方法。
24.图1a至图1c到图10a至图10c示出了根据实施方式的制造堆叠半导 体器件的方法。在这些附图中，图1a至图10a示出了在每个步骤中堆叠半 导体器件的相应俯视图，图1b至图10b分别示出了图1a至图10a的堆叠 半导体器件的沿着其线i-i'截取的相应截面图，图1c至图10c分别示出了根 据实施方式的图1a至图10a的堆叠半导体器件的沿着其线ii-ii'截取的相应 截面图。
25.参照图1a至图1c，堆叠半导体器件100包括第一衬底105a，第一有 源区110和第二有源区120在垂直于衬底105a的顶表面的d3方向上堆叠 在第一衬底105a上。在第一有源区
110和第二有源区120之间形成第一隔 离层115，其将第二有源区与第一有源区隔离。
26.第一衬底105a可以是掺有或不掺有杂质的半导体材料(例如硅(si)、 硅锗(sige)、绝缘体上si、绝缘体上sige)的块状衬底。第一有源区110 和第二有源区120中的每个可以是一个或更多个鳍结构，该一个或更多个鳍 结构在完成时将形成晶体管的沿d1方向延伸的单沟道或多沟道。例如，两 个有源区110和120中的每个的鳍结构可以是多个纳米片层以形成纳米片晶 体管，或者可以是多个垂直鳍结构以形成finfet。这里，d1方向是与作为 沟道宽度方向的d2方向垂直的沟道长度方向。
27.第一有源区110和第二有源区120都可以从第一衬底105a外延生长以 具有与第一衬底105a的半导体材料相同的晶体特性。根据一实施方式，可 以在第一有源区110和第一衬底105a之间形成隔离层(未示出)以将第一 有源区与第一衬底105a隔离。第一隔离层115也可以从第一衬底105a外 延生长，除了它包括在材料浓度、温度、处理时间等方面与第一有源区110 和第二有源区120不同的材料。例如，当第一有源区和第二有源区都由多个 纳米片层形成时，隔离层115可以包括比两个有源区110和120更高浓度的 锗(ge)。然而，第一有源区110和第二有源区120都可以单独地从各自的 衬底生长，并结合以形成如图1a至图1c所示的堆叠结构。此外，根据一 实施方式，第一隔离层115也可以单独地形成并包括诸如硅氧化物(sio) 及其等同物的电介质材料。
28.图1a和图1c还示出了第一源极/漏极区110s和110d(未示出)形成 在第一有源区110的在沟道长度方向上的两端，第二源极/漏极区120s和 120d形成在第二有源区120的两端。这些源极/漏极区可以从有源区110和 120的相应端在沟道长度方向(d1方向)上外延生长，并通过第二隔离层 116彼此绝缘，第二隔离层116可以由形成第一隔离层115的相同或相似的 电介质材料形成。
29.参照图2a至图2c，图1b和图1c所示的所得结构被提供有跨越第一 有源区110和第二有源区120的虚设栅极结构130。虚设栅极结构130可以 形成在第一衬底105a上，以当在d1方向(沟道长度方向)上观察时围绕 或包裹两个有源区110和120。如图2a所示，在虚设栅极结构130的外侧 形成层间电介质(ild)层140。当在d1方向上观察时，该ild层140还 可以包围第一源极/漏极区110s和110d以及第二源极/漏极区120s和120d。 ild层140可以被提供以将堆叠半导体器件100与另一堆叠半导体器件或电 路元件隔离。
30.虚设栅极结构130可以通过光刻和蚀刻操作形成，并且可以包括非晶硅、 非晶碳、类金刚石碳、介电金属氧化物和/或硅氮化物，但不限于此。ild层 140可以通过化学气相沉积(cvd)或物理气相沉积(pvd)形成，但不限 于此，以包括块状的氧化物材料(例如，具有低k(介电常数)的二氧化硅)。
31.参照图3a至图3c，例如通过干蚀刻、湿蚀刻、反应离子蚀刻(rie) 和/或化学氧化物去除(cor)工艺，去除虚设栅极结构130的围绕第一有 源区110的上部以形成第一空隙空间s1。然后，在第一空隙空间s1的底表 面处形成第三隔离层117，第一空隙空间s1的底表面是虚设栅极结构130 的在其上部被去除之后保留的剩余部分的顶表面。这里，去除虚设栅极结构 130的上部，使得形成在虚设栅极结构130的剩余部分的顶表面上的第三隔 离层117层叠在与第一隔离层115的垂直中间区段对应的水平处。例如，第 三隔离层117可以位于第一隔离层115的垂直于d3方向的两个表面之间。
32.可以层叠第三隔离层117用于隔离两个栅极结构，这两个栅极结构将在 稍后的步
可以覆盖第一金属图案m1和第二金属图案m2的侧表面，并且第一金属图 案m1和第二金属图案m2可以穿透ild层140并分别接触第一栅极结构 170-1和第二源极/漏极区120s。
39.参照图7a至图7c，将图6a至图6c所示的所得结构上下翻转，并例 如通过干蚀刻和/或化学机械平坦化(cmp)去除第一衬底105a，以暴露虚 设栅极结构130的没有在图3a至图3c的步骤中被去除的剩余部分、接触 第一衬底105a的ild层140、以及第一源极/漏极区110s和110d(未示出)。
40.通过该翻转操作，堆叠半导体器件100采用形成在第二衬底105b上的 器件的形式，并且在稍后的步骤中，第二有源区120以及第二源极/漏极区 120s和120d将形成堆叠半导体器件100的下堆叠晶体管，而第一有源区110 以及第一源极/漏极区110s和110d将形成堆叠半导体器件100的上堆叠晶 体管。
41.参照图8a至图8c，通过用于在图3a至图3c的步骤中去除虚设栅极 结构130的上部的类似方法，去除图7a至图7c所示的虚设栅极结构130 的剩余部分以形成第二空隙空间(未示出)。然后，在第二空隙空间中共形 地形成第二栅极电介质层125-2。根据一实施方式，与第一栅极电介质层 125-1一样，第二栅极电介质层125-2也可以不形成在图8b所示的第三隔离 层117的顶表面上。第二栅极电介质层125-2可以包括形成在图4a至图4c 所示的第一空隙空间s1中的相同的界面层和高k电介质层。接下来，在第 二栅极电介质层125-2上形成第二替换多晶硅栅极(rpg)150-2结构，以 填充第二空隙空间，用于对第二栅极电介质层125-1进行退火以提高其可靠 性。与形成图5a和图5b所示的第一rpg结构150-1的工艺一样，形成第 二rpg结构150-2的该工艺是可选的。
42.参照图9a至图9c，通过用于在图6a至图6c的步骤中去除第一rpg 结构150-1的类似工艺，从第二空隙空间去除第二rpg结构150-2，并且在 第二栅极电介质层125-2上形成第二rmg结构以填充在第二空隙空间中， 从而形成第二栅极结构170-2，其至少围绕被第二栅极电介质层125-2覆盖 的第一有源区110。通过该操作，第二栅极结构170-2与第一源极/漏极区110s 和110d一起形成堆叠半导体器件100的上堆叠晶体管，并且第一栅极结构 170-1与第二源极/漏极区120s和120d一起形成堆叠半导体器件100的下堆 叠晶体管。
43.用于第二栅极结构170-2的第二rmg结构可以包括与第一rmg结构 的wfm相同或不同的wfm，包括cu、al、ti、ta、w、co、tin、wn、 tial、tialn、tan、tic、tac、tialc、tacn、tasin和/或其组合，但不限 于此。例如，当第一rmg结构和第二rmg结构由相同的wfm形成时， 第一栅极结构170-1和第二栅极结构170-2都可以是用于堆叠半导体器件100 的下堆叠晶体管和上堆叠晶体管的公共栅极结构，两者都可以是p型或n型 金属氧化物半导体(pmos或nmos)。相比之下，当第一rmg结构和第 二rmg结构由不同的wfm形成时，第一栅极结构170-1和第二栅极结构 170-2中的一个可以形成pmos和nmos中的一个，并且这两个栅极结构 170-1和170-2中的另一个可以形成pmos和nmos中的另一个。
44.参照图10a至图10c，分别在第二栅极结构170-2和第一源极/漏极区 110s之上形成第三金属图案m3和第四金属图案m4，以分别接触第二栅极 结构170-2和第一源极/漏极区110s。这里要注意的是，由于上述制造方法， 堆叠半导体器件100可以如在图10b中看到的那样采用在垂直方向(d3方 向)上基本上镜像对称结构的形式。例如，关于其间的虚拟平面，第一有源 区110和第二栅极结构170-2可以分别与第二有源区120和第一栅极结构 170-1垂直镜像对称。当在d1方向上观察时，第一栅极结构170-1和第二栅 极结构170-2可
以具有相同或相似的形状，并且可以在d3方向上彼此间隔 开且其间插置有第三隔离层117。第三金属图案m3可以包括栅极接触结构 (cb)，其可以用于接收栅极输入信号并将栅极输入信号传输到第二栅极结 构170-2。第四金属图案m4可以包括源极/漏极接触结构(ca)，其可以用 于接收功率信号并将功率信号传输到第一源极/漏极区110s，或者从第一源 极/漏极区110s输出信号用于内部信号路由。例如，关于其间的虚拟平面， 第三金属图案m3可以与第一金属图案m1垂直镜像对称。
45.图10c进一步示出了根据一实施方式形成为穿透堆叠半导体器件100的 贯通硅通路(tsv)。tsv可以穿透ild层140并接触第二金属图案m2。 根据一实施方式，将第一源极/漏极区110s和110d中的至少一个与第二源 极/漏极区120s和120d中的至少一个连接的互连结构可以设置在第一晶体 管和第二晶体管的堆叠的一侧。互连结构可以包括包含tsv的后段工序 beol结构，并且可以包括第一至第四金属图案m1、m2、m3、m4。这种 beol结构被提供用于堆叠半导体器件100中的上堆叠晶体管与下堆叠晶体 管的电连接，而这种连接在与堆叠半导体器件相关的技术中可以通过mol 结构来实现。此外，可以添加附加的ild层，以使ild层140延伸为围绕 第三金属图案m3、第四金属图案m4和tsv。
46.根据一实施方式，包括第二栅极结构170-2的上堆叠晶体管和包括第一 栅极结构170-1的下堆叠晶体管中的每个可以是pmos纳米片晶体管或 nmos纳米片晶体管。根据一实施方式，上堆叠晶体管和下堆叠晶体管可以 分别是pmos纳米片晶体管和nmos纳米片晶体管，反之亦可。根据一实 施方式，上堆叠晶体管和下堆叠晶体管中的每个可以是p型finfet或n型 finfet。根据一实施方式，上堆叠晶体管和下堆叠晶体管可以分别是p型 finfet和n型finfet，反之亦可。
47.从以上实施方式中注意到的是，堆叠半导体器件100可以形成为在垂直 方向上具有基本上镜像对称的结构，在该结构中在上堆叠晶体管和下堆叠晶 体管之间没有设置中段工序(mol)结构。因此，与在上堆叠晶体管和下堆 叠晶体管之间需要mol结构的相关技术的堆叠半导体器件相比，根据以上 实施方式的堆叠半导体器件100能够实现相当大的面积增益。此外，堆叠半 导体器件的镜像对称结构可以使侧向接触结构、背面金属互连结构以及背面 电源轨能够容易地形成。此外，由于堆叠半导体器件的镜像对称结构，在衬 底与形成在其上的半导体元件之间不会出现或极少出现未对准问题。
48.还注意到的是，根据以上实施方式的堆叠半导体器件100的这种镜像对 称结构可以应用于诸如静态随机存取存储器(sram)和具有重复的结构图 案的核心的半导体器件。
49.图11a至图11c到图16a至图16d示出了根据实施方式的制造堆叠半 导体器件的替代方法。在这些附图中，图11a至图16a示出了在每个步骤 中堆叠半导体器件的相应俯视图，图11b至图16b分别示出了图11a至图 16a的堆叠半导体器件的沿着其线i-i'截取的相应截面图，图11c至图16c 分别示出了根据实施方式的图11a至图16a的堆叠半导体器件的沿着其线ii-ii'截取的相应截面图。图13d至图16d是包括纳米片层的堆叠半导体器件 的截面图，并且分别对应于图13b至图16b。
50.本实施方式的方法具有图1a至图1c和图2a至图2c的相同步骤以形 成堆叠半导体器件200，因此其重复描述被省略，并且仅针对该方法的描述 如下参照图11a至图11c开始。
51.参照图11a至图11c，例如通过干蚀刻、湿蚀刻、反应离子蚀刻(rie) 和/或化学氧化物去除(cor)工艺，完全去除围绕其间具有第一隔离层115 的第一有源区110和第二有源
成在rpg结构150的剩余部分的顶表面上的第三隔离层217层叠在与第一 隔离层115的垂直中间部分对应的水平处。例如，第三隔离层217可以位于 第一隔离层115的垂直于d3方向的两个表面之间。
60.堆叠半导体器件200的第三隔离层217可以由形成如图3a和图3b所 示的先前实施方式的堆叠半导体器件100的第三隔离层117的相同或相似的 电介质材料形成。堆叠半导体器件100的第三隔离层117形成在虚设栅极结 构130的下部之上以及在第一隔离层115和ild层140之间，而堆叠半导体 器件200的第三隔离层217形成在rpg结构150的下部(剩余部分)之上 以及在第三空隙空间s3中形成在ild层140的侧壁上的栅极电介质层125 之间。因为第三隔离层217也是为了隔离将在稍后的步骤中形成为分别围绕 两个有源区110和120的栅极结构而形成，所以当这两个栅极结构将被连接 并包括例如用于相同的pmos或nmos的相同功函数材料时，可以不形成 第三隔离层217。
61.在层叠第三隔离层217之后，在第三隔离层217上形成用于第一栅极结 构270-1的第一rmg结构，使得第一rmg结构和第三隔离层217在第三 空隙空间s3中替换rpg结构150的被去除的上部。用于第一栅极结构270-1 的第一rmg结构可以由与图6b所示的先前实施方式的堆叠半导体器件100 的用于第一栅极结构170-1的第一rmg结构相同的材料形成，因此其描述 被省略。
62.此外，如图14a至图14c所示，出于上述相同的目的，图6a至图6c 所示的相同的第一金属图案m1、第二金属图案m2和第二衬底105b可以分 别在第一栅极结构270-1和第二源极/漏极区120s之上被图案化，从而第一 金属图案m1和第二金属图案m2分别接触第一栅极结构270-1和第二源极/ 漏极区120s。此外，可以添加附加的ild层，以使ild层140延伸为围绕 第一金属图案m1和第二金属图案m2。
63.同时，根据一实施方式，当第一有源区110和第二有源区120由多个第 一纳米片层110n和多个第二纳米片层120n形成时，图14b所示的所得结 构可以采用图14d所示的结构。
64.参照图15a至图15c，将图14a至图14c所示的所得结构上下翻转， 并且例如通过干蚀刻去除第一衬底105a，以暴露rpg结构150的没有在图 14a至图14c的步骤中被去除的剩余部分、接触第一衬底105a的ild层140、 以及第一源极/漏极区110s和110d(未示出)。
65.通过该翻转操作，堆叠半导体器件200也采用形成在第二衬底105b上 的器件的形式，并且在稍后的步骤中，第二有源区120以及第二源极/漏极区 120s和120d将形成堆叠半导体器件100的下堆叠晶体管，而第一有源区110 以及第一源极/漏极区110s和110d将形成堆叠半导体器件200的上堆叠晶 体管。
66.同时，根据一实施方式，当第一有源区110和第二有源区120由多个第 一纳米片层110n和多个第二纳米片层120n形成时，图15b所示的堆叠半 导体器件200可以采用图15d所示的结构。
67.参照图16a至图16c，通过用于在图14a至14c的步骤中去除rpg结 构150的上部的相同工艺来去除rpg结构150的剩余部分，并且在第三隔 离层217上以及在栅极电介质层125之间形成第二rmg结构，从而形成第 二栅极结构270-2。通过此操作，第二栅极结构270-2与第一源极/漏极区110s 和110d一起形成堆叠半导体器件200的上堆叠晶体管，并且第一栅极结构 270-1与第二源极/漏极区120s和120d一起形成堆叠半导体器件200的下堆 叠晶体管。
68.用于第二栅极结构270-2的第二rmg结构可以包括cu、al、ti、ta、 w、co、tin、wn、tial、tialn、tan、tic、tac、tialc、tacn、tasin 和/或其组合当中的诸如来自第一rmg结构的相同或不同的wfm，但不限 于此。再次，当第一rmg结构和第二rmg结构由相同的wfm形成时， 第一栅极结构270-1和第二栅极结构270-2都可以是用于p型或n型金属氧 化物半导体(pmos或nmos)的公共栅极结构。相比之下，当第一rmg 结构和第二rmg结构由不同的wfm形成时，第一栅极结构270-1和第二 栅极结构270-2中的一个可以形成pmos和nmos中的一个，并且两个栅 极结构270-1和270-2中的另一个可以形成pmos和nmos中的另一个。
69.此外，图10a和图10b所示的相同的第三金属图案m3和第四金属图案 m4以及tsv可以出于相同的目的如图16a和图16b所示地形成。再次注 意到的是，由于以上制造方法，如在图16b中看到的那样，堆叠半导体器件 200可以采用在垂直方向(d3方向)上基本上镜像对称结构的形式。例如， 关于其间的虚拟平面，第一有源区110和第二栅极结构270-2可以分别与第 二有源区120和第一栅极结构270-1垂直镜像对称。此外，可以添加附加的 ild层，以使ild层140延伸为围绕第三金属图案m3和第四金属图案m4 以及tsv。
70.同时，根据一实施方式，当第一有源区110和第二有源区120由多个第 一纳米片层110n和多个第二纳米片层120n形成时，图16b所示的堆叠半 导体器件200可以采用图16d所示的结构。
71.根据一实施方式，包括第二栅极结构270-2的上堆叠晶体管和包括第一 栅极结构270-1的下堆叠晶体管中的每个可以是pmos纳米片晶体管或 nmos纳米片晶体管。根据一实施方式，上堆叠晶体管和下堆叠晶体管可以 分别是pmos纳米片晶体管和nmos纳米片晶体管，反之亦可。根据一实 施方式，上堆叠晶体管和下堆叠晶体管中的每个可以是p型finfet或n型 finfet。根据一实施方式，上堆叠晶体管和下堆叠晶体管可以分别是p型 finfet和n型finfet，反之亦可。
72.图17示出了根据一实施方式的参照图1a至图1c到图10a至图10c 形成堆叠半导体器件的流程图。
73.在操作310中，在第一衬底上堆叠第一有源区、第一隔离层和第二有源 区，并且分别在第一有源区、第一隔离层和第二有源区的两端形成第一源极 /漏极区、第二隔离层和第二源极/漏极区，如图1a至图1c所示。
74.在操作320中，形成虚设栅极结构以覆盖第一有源区、第一隔离层和第 二有源区，如图2a至图2c所示。
75.在操作330中，去除虚设栅极结构的上部以形成第一空隙空间，该第一 空隙空间具有作为虚设栅极结构的剩余部分的顶表面的底表面，并且第三隔 离层可以可选地层叠在虚设栅极结构的剩余部分的顶表面上以具有与第一 隔离层的垂直中间区段对应的垂直位置，如图3a至图3c所示。
76.在操作340中，在第一空隙空间中共形地层叠第一栅极电介质层以至少 围绕第二有源区，其中第三隔离层层叠在第一栅极电介质层的底部，如图4a 至图4c所示。
77.在操作350中，在第一空隙空间中填充第一rpg结构，用于对层叠在 第一空隙空间中的第一栅极电介质层进行退火，如图5a至图5c所示。然 而，根据一实施方式，rpg结构形成的这个工艺可以是可选的，因此可以被 省略。
78.在操作360中，用第一rmg结构来替换在对第一栅极电介质层进行退 火之后的第
一rpg结构，以形成堆叠半导体器件的第一栅极结构，接下来 在第一栅极结构和第二源极/漏极区之上形成第一金属图案、第二金属图案用 于与其的相应连接，并且在第一金属图案和第二金属图案上形成第二衬底， 如图6a至图6c所示。
79.在操作370中，将操作360的所得结构上下翻转并去除第一衬底，借此 第二衬底支撑操作360的所得结构，并且第一有源区和第一源极/漏极区分别 设置在第二有源区和第二源极/漏极区之上且其间具有第一隔离层和第二隔 离层，如图7a至图7c所示。
80.在操作380中，去除虚设栅极结构的剩余部分以形成第二空隙空间，接 下来在第二空隙空间中形成第二栅极电介质层和第二rpg结构，如图8a至 图8c所示。
81.在操作390中，从第二空隙空间去除第二rpg结构并且在第二空隙空 间中在第二栅极电介质层上形成第二rmg结构以形成第二栅极结构，从而 第二栅极结构与第一源极/漏极区一起形成上堆叠晶体管，并且第一栅结构与 第二源极/漏极区一起形成堆叠半导体器件的下堆叠晶体管，如图9a至图9c 所示。
82.在操作400中，在第二栅极结构和第一源极/漏极区之上形成第三金属图 案和第四金属图案用于与其的相应连接，并且形成诸如tsv的beol结构 以穿透堆叠半导体器件使得上堆叠晶体管和下堆叠晶体管可以彼此电连接， 如图10a至图10c所示。
83.图18示出了根据一实施方式的参照图1a至图1c、图2a至图2c和图 11a至图11c到图16a至图16c形成堆叠半导体器件的流程图。
84.在操作510中，在第一衬底上堆叠第一有源区、第一隔离层和第二有源 区，并且分别在第一有源区、第一隔离层和第二有源区的两端形成第一源极 /漏极区、第二隔离层和第二源极/漏极区，如图1a至图1c所示。
85.在操作520中，形成虚设栅极结构以覆盖第一有源区、第一隔离层和第 二有源区，如图2a至图2c所示。
86.在操作530中，完全去除围绕其间具有第一隔离层的第一有源区和第二 有源区的虚设栅极结构以形成空隙空间(图11b中的第三空隙空间s3)，如 图11a至图11c所示。
87.在操作540中，在空隙空间中共形地层叠栅极电介质层以围绕第一有源 区、第一隔离层和第二有源区，如图12a至图12c所示。
88.在操作550中，在其上层叠有栅极电介质层的空隙空间中填充rpg结 构，如图13a至图13c所示。
89.在操作560中，去除rpg结构的上部，在空隙空间s3中在剩余的rpg 结构的顶表面上形成第三隔离层，并且在空隙空间中在第三隔离层217上形 成用于第一栅极结构的第一rmg结构，接下来在第一栅极结构和第二源极/ 漏极区之上形成第一金属图案、第二金属图案用于与其的相应连接，并且在 第一金属图案和第二金属图案上形成第二衬底，如图14a至图14c所示。 然而，如之前所讨论的，rpg结构形成的这个工艺可以是可选的。
90.在操作570中，将操作560的所得结构上下翻转并去除第一衬底，借此 第二衬底支撑操作560的所得结构，并且第一有源区和第一源极/漏极区分别 设置在第二有源区和第二源极/漏极区之上且其间具有第一隔离层和第二隔 离层，如图15a至图15c所示。
91.在操作580中，用第二rmg结构替换rpg结构的剩余部分以形成第二 栅极结构，从而第二栅极结构与第一源极/漏极区一起形成上堆叠晶体管，并 且第一栅极结构与第二源极/漏极区一起形成堆叠半导体器件的下堆叠晶体 管，如图16a至图16c所示。
92.在操作590中，在第二栅极结构和第一源极/漏极区之上形成第三金属图 案和第四金属图案用于与其的相应连接，并且形成诸如tsv的beol结构 以穿透堆叠半导体器件使得上堆叠晶体管和下堆叠晶体管可以彼此电连接， 也如图16a至图16c所示。
93.图19示出了根据一实施方式的半导体模块的示意性平面图。
94.参照图19，根据一实施方式的半导体模块600可以包括安装在模块衬底 610上的处理器620和半导体器件630。处理器620和/或半导体器件630可 以包括在以上实施方式中描述的一个或更多个多堆叠纳米片结构。
95.图20示出了根据一实施方式的电子系统的示意性框图。
96.参照图20，根据一实施方式的电子系统700可以包括使用总线740执行 数据通信的微处理器710、存储器720和用户接口730。微处理器710可以 包括中央处理单元(cpu)或应用处理器(ap)。电子系统700还可以包括 与微处理器710直接通信的随机存取存储器(ram)750。微处理器710和/ 或ram 750可以以单个模块或封装来实现。用户接口730可以用于向电子 系统700输入数据，或从电子系统700输出数据。例如，用户接口730可以 包括键盘、触摸板、触摸屏、鼠标、扫描仪、语音检测器、液晶显示器(lcd)、 微型发光器件(led)、有机发光二极管(oled)器件、有源矩阵发光二极 管(amoled)器件、打印机、照明或各种其他输入/输出器件而不受限制。 存储器720可以存储微处理器710的操作代码、由微处理器710处理的数据 或从外部器件接收的数据。存储器720可以包括存储器控制器、硬盘或固态 驱动器(ssd)。
97.电子系统700中的至少微处理器710、存储器720和/或ram 750可以 包括在以上实施方式中描述的一个或更多个堆叠半导体器件。
98.前述内容是对示例性实施方式的说明并且将不被解释为对其的限制。例 如，可以省略上述用于制造堆叠半导体器件的一个或更多个步骤以简化工 艺。尽管已经描述了几个示例性实施方式，但是本领域技术人员将容易理解， 在实质上不脱离本发明构思的情况下，可以在以上实施方式中进行许多修 改。
99.本技术基于2021年1月18日在美国专利商标局提交的第63/138,594号 美国临时申请并要求其优先权，该美国临时申请的公开内容通过引用全文合 并于此。