三维集成电路中的竖直互连结构的制作方法

1.本公开涉及三维集成电路中的竖直互连结构。


背景技术：

2.三维(3d)堆叠芯片或集成电路(ic)是可以用于现代计算和电子系 统中的集成技术。穿硅过孔(through-silicon via，tsv)被用来电连接两 个或更多个堆叠管芯。例如，tsv可以实现计算管芯和存储器管芯的异构 集成以减少堆叠管芯的占地面积(footprint)。


技术实现要素：

3.根据本公开的一个实施例，提供了一种3d集成电路结构，包括：第 一管芯层，包括：一个或多个第一器件；以及第一多个竖直互连结构 (vis)，形成在所述第一管芯层中并且以第一网格布局布置在所述一个 或多个第一器件周围；以及第二管芯层，在竖直方向上设置在所述第一管 芯层之上，并且包括：多个第二器件；第二多个vis，形成在所述第二管 芯层中并且以第二网格布局布置在所述多个第二器件周围，其中：所述第 一网格布局不同于所述第二网格布局；并且所述第二多个vis的密度大于 所述第一多个vis的密度。
4.根据本公开的另一实施例，提供了一种集成电路系统，包括：3d集 成电路结构；以及电源，能够操作以连接到所述3d集成电路结构，其 中，所述3d集成电路结构包括：第一管芯层，所述第一管芯层包括：第 一多个第一器件；以及第一多个竖直互连结构(vis)，形成在所述第一 管芯层中并且以第一网格布局布置；第二管芯层，在竖直方向上设置在所 述第一管芯层之上，所述第二管芯层包括：第二多个第二器件；以及第二 多个vis，形成在所述第二管芯层中并且以第二网格布局中布置，其中： 所述第一网格布局中的所述第一多个vis的布置不同于所述第二网格布局 中的所述第二多个vis的布置；并且所述第一多个vis的第一密度不同于 所述第二多个vis的第二密度。
5.根据本公开的又一实施例，提供了一种用于制造3d集成电路结构的 方法，所述方法包括：对第一管芯层进行处理，以在所述第一管芯层上产 生器件和第一多个竖直互连结构(vis)，所述第一多个vis以第一网格 布局布置；对所述第一管芯层之上的中间导电层进行处理，以产生信号 线；对第二管芯层进行处理，以在所述第二管芯层上产生多个器件和第二 多个vis，所述第二多个vis以第二网格布局布置；以及将所述第二管芯 层附接到所述第一管芯层，其中：所述第一网格布局中的所述第一多个 vis的布置不同于所述第二网格布局中的所述第二多个vis的布置；并且 所述信号线将所述第一多个vis中的相应vis电连接到所述第二多个vis 中的相应vis。
附图说明
6.在结合附图阅读时，通过下面的具体描述来最佳地理解本公开的各方 面。应当注意，根据该行业的标准惯例，各种特征不是按比例绘制的。事 实上，为了讨论的清楚起见，
各种特征的尺寸可能被任意增大或减小。
7.图1示出了根据一些实施例的3d ic封装；
8.图2示出了根据一些实施例的第一示例3d ic结构；
9.图3示出了根据一些实施例的3d ic中的不同管芯层上的竖直互连结 构之间的连接；
10.图4示出了根据一些实施例的竖直互连结构单元的布局的第一示例；
11.图5示出了根据一些实施例的竖直互连结构单元的布局的第二示例；
12.图6示出了根据一些实施例的管芯层的第一示例的框图；
13.图7示出了根据一些实施例的管芯层的第二示例的框图；
14.图8示出了根据一些实施例的3d ic结构的第二示例；
15.图9示出了根据一些实施例的管芯层的第三示例；
16.图10示出了根据一些实施例的管芯层的第四示例；
17.图11示出了根据一些实施例的管芯层的第五示例；
18.图12示出了根据一些实施例的制造ic层的示例方法的流程图；
19.图13示出了根据一些实施例的制造3d ic结构的示例方法的流程图；
20.图14示出了根据一些实施例的适于设计3d ic结构的示例系统；并且
21.图15示出了根据一些实施例的示例集成电路制造系统和制造流程的 框图。
具体实施方式
22.下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同 的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当 然，这些仅仅是示例性的而非限制性的。例如，下面的说明中，在第二特 征之上或在第二特征上形成第一特征可以包括以直接接触的方式形成第一 特征和第二特征的实施例，并且还可以包括可以在第一特征和第二特征之 间形成附加特征使得第一特征和第二特征不直接接触的实施例。此外，本 公开在各个示例中可以重复附图标记和/或字母。这种重复是为了简单和清 楚的目的，并且其本身不表示所讨论的各个实施例和/或配置之间的关系。
23.此外，本文可能使用了空间相关术语(例如，“之下”、“下方”、
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下”、“上方”、“上”等)，以易于描述附图中所示的一个要素或特 征与另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相 关术语意在涵盖使用中或工作中的器件处于除了附图中所示朝向之外的不 同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且 本文使用的空间相关描述符可类似地进行相应解释。
24.本文所公开的实施例提供包括多个管芯层(例如顶部管芯层和底部管 芯层)的3d ic结构。顶部管芯层和/或底部管芯层包括例如如下器件：计 算单元、模拟到数字转换器(adc)、模拟电路、rf电路、逻辑电路、 传感器、输入/输出(i/o)器件和/或、存储器器件。示例存储器器件包括 静态随机存取存储器(sram)、电阻式随机存取存储器(rram)、动 态随机存取存储器(dram)、缓存和/或闪存存储器。示例计算单元是微 处理器、现场可编程门阵列、以及图形处理单元等。
25.在3d ic结构的管芯层中形成竖直互连结构(vertical interconnectstructure，vis)。vis可以是任何合适类型的竖直互连结构，例如穿硅过 孔(tsv)、穿玻璃
过孔(through-glass via，tgv)和穿电介质过孔 (through-dielectric via，tdv)。如稍后将更详细描述的，在一个实施 例中，3d ic中的至少一个管芯层中的器件和vis的平面布置 (floorplan)不同于3d ic中的另一管芯层中的器件和vis的平面布置。
26.vis可以用于传输电源信号、数据信号和偏置电压信号(例如，模拟 偏置信号)。每个管芯层中的vis以网格布局布置在管芯层上。管芯层中 的vis可以围绕管芯层上的一个或多个器件以网格布局布置。vis的网格 布局可以改进用于制造管芯层的制造工艺，这又可以增加vis的良率。附 加地或替代地，当vis的密度在管芯层上是均匀的时，该均匀的密度减小 了vis和器件之间的电阻，并且可以减小电源信号中的ir压降(irdrop)。
27.图1示出了根据一些实施例的3d ic封装。3d ic封装100包括衬底 102。衬底102可以是任何合适类型的衬底，例如基于硅的衬底或印刷电 路板。电连接件104设置在衬底102和内插件106之间。在所示实施例 中，电连接件104是焊料凸块，但其他实施例不限于该实现方式。电连接 件104可以是任何合适的电连接件，例如引线接合或球栅阵列。
28.电连接件104在衬底102和内插件106之间传输电源信号、数据信号 和/或偏置信号。内插件106被配置为在电连接件104和3d ic 108之间路 由信号。3d ic 108包括竖直堆叠的两个或更多个管芯层和每个管芯层中 用于将管芯层彼此电连接的一个或多个vis。在一些实施例中，3d ic 108 是异构3d ic，其中一个管芯层上的器件类型不同于另一管芯层上的器件 类型。例如，底部管芯层上的器件类型可以是存储器器件，而顶部管芯层 上的器件类型可以是计算单元。在其他实施例中，3d ic 108是同构的3dic，其中在管芯层中和/或管芯层上形成相同类型的器件。
29.如稍后更详细地描述的，3d ic 108中的一个管芯层中的vis的布置 的布局可以不同于另一管芯层中的vis的布置。这些不同的布局可以变化 以满足改进的或最佳的区域使用和/或路由要求。例如，可以使用电子设计 应用(eda)以基于管芯层上的器件的功率要求以及设置在该管芯层上方 的任何管芯层上的器件的功率要求来确定该管芯层中的vis的最佳或最优 布局。
30.附加地或替代地，在一个管芯层上，vis的直径、间距和密度是相同 的，但是在另一管芯层上，vis的直径、间距和/或密度可以不同。每个管 芯层中的vis的vis布局、直径、间距和密度是例如基于以下项的：管芯 层上的器件的功率要求；(一个或多个)上部管芯层上的器件的功率要 求；和/或(一个或多个)上部管芯层处的电源信号、数据信号和/或模拟 偏置信号所经历的ir压降。例如，当3d ic形成有两个管芯层时，底部管 芯层中的vis的布局是基于以下项的：底部管芯层上的器件的功率要求； 顶部管芯层上的器件的功率要求；和/或顶部管芯层处的电源信号、数据信 号、和/或模拟偏置信号所经历的ir压降。顶部管芯层中的vis的布局是 基于顶部管芯层上的器件的功率要求的。当电源信号是在底部管芯层处被 输入到3d ic中时，底部管芯层中的vis的密度通常大于顶部管芯层中的 vis的密度，因为底部管芯层中的vis需要向顶部管芯层上的器件提供足 够且最小量的功率，以维持顶部管芯层上的器件的操作的完整性。
31.图2示出了根据一些实施例的示例3d ic结构。3d ic结构200包括 多个管芯层。为了说明的目的，图2包括3d ic结构的所选部分。在3dic结构中可以包括未示出的其他部分。例如，可以包括微凸块、模制区 域、虚设区域、粘附层、散热件、互连、球栅阵列(ball grid array， bga)连接件、硅内插件和其他部件或结构元件。
32.在所示实施例中，3d ic结构200包括管芯层200a和设置在管芯层 200a之上的管芯层200b。3d ic结构的其他实施例可以包括附加的管芯 层(例如，3、5或8个)。在一些实施例中，外围结构202可以提供机械 支撑和/或提供热传导以散热。
33.管芯层200a包括器件204。示例器件204包括但不限于存储器器件和 i/o器件。管芯层200b包括器件206。管芯层200b上的器件206可以是 相同类型的器件或各种不同的器件。在非限制性实施例中，器件206是计 算单元。在其他实施例中，当3d ic结构是异构3d ic结构时，管芯层200a可以包括一个或多个计算单元，而管芯层200b可以包括rf和模拟 电路。在异构3d ic的另一示例实施例中，管芯层200a可以包括逻辑电 路和存储器器件，而管芯层200b可以包括传感器、输入/输出(i/o)器件 和一个或多个计算单元。
34.管芯层200b通过管芯层200a上的vis 208和管芯层200b上的vis210电连接到管芯层200a。一个或多个器件204通过vis 208、210电连 接到一个或多个相应的器件206。如前所述，vis 208、210包括tsv、 tdv或其他类型的竖直互连结构。在所示实施例中，vis 208、210是 tsv。tsv可以是电源tsv、数据信号tsv和偏置tsv。例如，围绕底 部管芯层200a的外围放置的vis 208a可以是数据信号tsv，而设置在器 件204之间的vis 208b可以是电源tsv。
35.管芯层200a中的vis 208以第一布局布置，而管芯层200b上的vis210以不同的第二布局布置。如前所述，管芯层200a上的vis 208的布局 至少基于例如以下因素：管芯层200a上的器件204的功率要求；管芯层 200b上的器件206的功率要求；和/或电源信号、数据信号和/或模拟偏置 信号所经历的ir压降。管芯层200b上的vis 210的布局至少基于管芯层 200b上的器件206的功率要求。在一些情况下，vis 208、210的布局还可 以基于管芯层200a、200b上的改进的或优化的管芯面积消耗。
36.在所示实施例中，电源212通过电连接件(例如图1所示的电连接件 104)电连接到3d ic结构200。电源212向管芯层200a、200b上的器件 204、206供电。通过vis 208、210中的至少一些vis向管芯层200a、 200b供电。
37.如图2所示，管芯层200a上的器件204和vis 208的平面布置不同于 管芯层200b上的器件206和vis 210的平面布置。管芯层200a中的器件 204的数量、vis 208的数量和vis 208的布局与管芯层200b中的器件 206的数量、vis 210的数量和vis 210的布局不同。相应地，可以基于相 应管芯层200a、200b的要求来优化或选择每个管芯层200a、200b的设 计和制造。例如，当器件206是处理单元时，由于处理单元的高速要求， 可以使用较昂贵的制造工艺来制造管芯层200b。替代地，当管芯层200a 上的器件204包括存储器器件、模拟器件和/或逻辑器件时，由于这些类型 的器件的较慢速度要求，可以使用较便宜的制造工艺来制造管芯层 200a。
38.图3示出了根据一些实施例的3d ic中的不同管芯层中的vis之间的 连接。3d ic 300包括位于管芯层304之下的管芯层302。管芯层302上的 vis 306a-306e以第一布局308布置。管芯层304上的vis 310a-310c以第 二布局312布置。如先前所论述，第一布局308和第二布局312可以基于 管芯层302、304的改进的管芯面积消耗和/或功率要求而不同。
39.例如，管芯层302的vis 306a-306e之间的距离或间距314(vis 306a
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306e的“间距”)通常相同，并且管芯层304中的vis 310a-310c的间距 316通常相同。然而，在所示实施例中，间距314与间距316不同。特定 管芯层中的vis的间距可以基于若干个因素。例如，间
距314、316由3dic的一个或多个设计规则定义。此外，在一些实施例中，间距314、316 的最小距离受到用于制造相应管芯层302、304的制造工艺的限制。3d ic 中的每个管芯层可以使用用于该管芯层的特定制造工艺来制造。例如，当 在管芯层上形成处理单元时，由于处理单元的高速要求，可以使用较昂贵 的制造工艺来制造管芯层。替代地，当管芯层包括存储器器件、模拟器件 和/或逻辑器件时，由于这些类型的器件的较慢速度要求，可以使用较便宜 的制造工艺来制造管芯层。
40.附加地或替代地，vis 306a-306e的密度和vis 310a-310c的密度基于 一个或多个因素。在确定管芯层中的vis的密度时考虑以下因素：该管芯 层上的器件(例如管芯层200a上的器件204)的类型；该管芯层上的器 件(例如管芯层200a上的器件204)的功率要求；位于该管芯层之上和 上方的任何管芯层上的器件(例如管芯层200b上的器件206)的功率要 求；和/或位于该管芯层之上和上方的任何管芯层处的信号所经历的ir压 降。此外，vis的密度可以基于这些因素而在管芯层基区上变化。例如， 管芯层的一个部分中的vis的密度可以基于以下因素而与管芯层的另一部 分中的vis的密度不同：该管芯层的每个部分中的器件类型；该管芯层上 的每个部分中的器件的功率要求；位于该管芯层之上和上方的任何管芯层 上的器件的功率要求；和/或位于该管芯层之上和上方的任何管芯层处的信 号所经历的ir压降。
41.位于管芯层302、304之间的是中间导电层318(例如再分布层)。管 芯层302、304之间的电连接通过中间导电层318实现。中间导电层318被 图案化以产生一个或一个以上接触件(统称为接触件320)和一个或多个 信号线(统称为信号线322)。接触件320用于将管芯层302中的vis (例如vis 306a)电连接到管芯层304中的vis(例如vis 310a)。vis306a和vis 310a之间的电连接由虚线324表示。
42.由于管芯层304中的vis 310a-310c的第二布局312不同于管芯层302 中的vis 306a-306e的第一布局308，所以信号线322被用来将信号从一个 管芯层中的vis路由到另一管芯层中的相应vis。例如，如图3所示，信 号线322将管芯层302上的vis 306b电连接到管芯层304上的vis 310b。 vis 306b和vis 310b之间的电连接由虚线326表示。
43.虽然在图3中仅示出了一个接触件320和一个信号线322，但是其他 实施例可以在中间导电层318中包括任何合适数量的接触件和信号线。另 外，虽然在图3中未示出，但绝缘材料被设置在接触件320和信号线322 周围，以将接触件320和信号线322彼此电隔离以及与中间导电层318中 的其他接触件和/或信号线电隔离。
44.图4示出了根据一些实施例的vis单元的布局的第一示例。vis单元 408的线400、402、404、406分别与器件418的边缘410、412、416、414 相邻设置。vis单元408包括vis 420和未使用的管芯区域422。未使用的 管芯区域422的尺寸可以基于用于制造该管芯层的制造工艺的一个或多个 设计规则和/或要求。
45.vis单元408在器件418周围形成网格。当器件418是管芯层上的多 个器件之一时，与另一器件相邻的vis单元408可以是围绕另一器件的 vis单元的网格的一部分(参见例如图6和7)。器件418可以是3d ic结 构中的底部管芯层(例如图2中的管芯层200a)上的器件、顶部管芯层 (例如图2中的管芯层200b)上的器件、或中间管芯层(在底部管芯层和 顶部管芯层之间)中的器件。在vis单元408中形成vis 420。虽然器件418、vis单元408和vis 420被示为具有矩形形状，但是其他实施例不限 于此实现方式。
46.在所示实施例中，vis单元408围绕器件418以形成网格，并且线 400、402、404、406邻接器件418的边缘410、412、416、414。如前所 述，由于用于制造管芯层的制造工艺的一个或多个设计规则和/或要求， vis 420的间距对于各个管芯层中的vis通常是相同的。在其他实施例 中，vis单元408的线路400、402、404、406的数量可以更少或更多。
47.图5描绘了根据一些实施例的vis单元的布局的第二示例。与图4类 似，vis单元408的线400、402、404、406分别与器件418的每个边缘 410、412、416、414相邻设置。线400、402、404、406中的vis单元 408形成围绕器件418的网格。
48.vis单元408的第二线500与线400相邻并与之邻接，并且vis单元 408的第二线502与线402相邻并与之邻接。每个线400、402、404、 406、500、502中的vis单元408的数量可以是相同的数量，或者一个线 中的vis单元408的数量可以不同于另一个线中的vis单元408的数量。 如前所述，vis 420的间距对于管芯层上的vis 420是相同的。
49.在多个实施例中，与器件418相邻的线400、402、404、406、500、 502的数量可以更少或更多。如图5所示，与边缘410相邻的线400、500 的数量为n，其中n＝2。与边缘412相邻的线402、502的数量是m，其 中m＝2。与相应边缘416、414相邻的线404、406的数量是p和o，其中 o＝p＝1。在其他实施方案中，m、n、o和p可以各自是任何合适的数。 例如，m、n、o和p可以各自等于一(1)，如图4所示。替代地，m可 以等于一(1)，n可以等于一(1)，o可以等于一(1)，且p可以等于 三(3)。
50.vis单元408的线400、402、404、406、500、502的数量是基于管芯 层上的vis 420的密度的。如前所述，vis 420的密度是基于一个或多个因 素的。在确定管芯层中的vis 420的密度时考虑以下因素：管芯层上的器 件的类型；管芯层上的器件的功率要求；位于管芯层之上和上方的任何管 芯层上的器件的功率要求；和/或位于管芯层之上和上方的任何管芯层处的 信号所经历的ir压降。此外，vis 420的密度可以基于一个或多个因素而 在管芯层上变化。例如，管芯层的一个部分中的vis 420的密度可以基于 以下因素而与管芯层的另一部分中的vis 420的密度不同：该管芯层的每 个部分中的器件类型；该管芯层上的每个部分中的器件的功率要求；位于 该管芯层之上和上方的任何管芯层上的器件的功率要求；和/或位于该管芯 层之上和上方的任何管芯层处的信号所经历的ir压降。
51.图6示出了根据一些实施例的管芯层的第一示例的框图。在非限制性 示例中，管芯层600是图2中的底部管芯层200a。多个器件602设置在管 芯层600之内或之上。如前所述，示例器件602包括但不限于sram、 rram、dram和闪存存储器器件、adc、i/o器件、和/或计算单元。
52.在图6中，器件602可以是相同类型的器件(例如存储器)，或者至 少一种类型的器件602(例如存储器)可以不同于另一种类型的器件602 (例如逻辑电路)。在示例实施例中，在管芯层600上形成vis的第一网 格604，使得每个器件602由vis的第二网格605横向围绕。图6示出了 vis的第一线606(例如竖直或相对于边缘608垂直的线)和vis的第二 线610(例如水平或相对于边缘608平行的线)、以及vis的中心线 612。vis的数量和布置是出于说明的目的，并且其他实施例可以具有更少 或更多数量的位于任何给定布局中的vis。
53.vis可以是电源vis，其被配置为将电源信号发送到器件602以及附 接到管芯层600的一个或多个附加管芯层上的器件。在一个实施例中，位 于网格604的中心线612中的vis可以是在3d ic结构中的管芯层之间传 输数据信号的数据信号vis。因此，中心线612是
信号中继线。在其他实 施例中，数据信号vis可以位于管芯层中的其他位置。例如，数据信号 vis可以设置在位于管芯层600外围周围的一个或多个第一线606(例如 第一线606’)处。
54.在一些实施例中，一个或多个信号线将vis电连接到相应的器件。例 如，如图6所示，信号线614将器件602’电连接到vis的中心线612中的 vis。虽然在图6中仅示出了一个信号线614，但是其他实施例可以使用任 何合适数量的信号线来将vis连接到相应的器件。
55.图7示出了根据一些实施例的管芯层的第二示例的框图。图7示出了 与其他器件相比，至少一个器件可以消耗管芯层700上的更大面积量。此 外，一个或多个未使用的管芯区域的面积可以不同于其他未使用的管芯区 域的面积。因此，在一些实施例中，器件所使用的管芯面积和/或未使用管 芯面积所使用的管芯面积可以变化。
56.在非限制性示例中，管芯层700是图2中的底部ic层200a。多个器 件602设置在管芯层700之内和/或之上。如图7所示，与每个其他器件 602所使用的面积量相比，每个器件702、704使用管芯层700上的更大的 面积量。此外，与器件704的边缘相邻的vis周围的未使用管芯区域706 (例如图4中的未使用管芯区域422)所使用的面积量大于与器件702相 邻的vis周围的未使用管芯区域708所使用的面积量。在一些实施例中， 未使用的管芯区域的尺寸或面积基于与vis单元相邻的器件类型和/或器件 602、702、704的尺寸。
57.附加地或替代地，可以去除一个或多个vis(参见区域710)以为更 大的器件602’提供额外的管芯面积和/或布线信号线。要去除哪些vis的 确定是基于以下因素的：器件602’的功率要求；器件602’的周围的器件 602的功率要求；和/或位于管芯层700之上和上方的任何管芯层上的器件 的功率要求。
58.图8示出了根据一些实施例的3d ic结构的第二示例。3d ic结构800 包括顶部管芯层802、底部管芯层804和中间管芯层806、808。顶部管芯 层802包括器件206，并且每个管芯层804、806、808包括一个或多个器 件204。
59.在一个实施例中，vis单元408的线810以网格设置在每个管芯层 802、804、806、808上。vis单元408中的vis(例如图4中的vis 420) 被配置为在管芯层802、804、806、808之间传输电源信号、数据信号和/ 或模拟偏置信号。顶部管芯层802、底部管芯层804和中间管芯层806、 808上的vis单元408的中心线812可以被配置为在管芯层802、804、 806、808之间传输数据信号。其他实施例可以使用每个管芯层802、 804、806、808上的vis单元408的任何合适的网格布局来传输数据信 号、电源信号和/或模拟偏置信号。
60.在一个实施例中，电源814能够操作以连接到底部管芯层804以向3dic 800提供电源信号。在这样的实施例中，底部管芯层804中的vis的密 度大于中间管芯层808中的vis的密度。中间管芯层808中的vis的密度 大于中间管芯层806中的vis的密度。中间管芯层806中的vis的密度大 于顶部管芯层802中的vis的密度。每个管芯层802、804、806、808上 的vis密度从顶部管芯层802向底部管芯层804增加。由于所有管芯层 802、804、806、808上的器件204、206的功率需求，底部管芯层804中 的vis的密度最大。由于底部管芯层804中的vis向所有管芯层802、 804、806、808提供电源信号，所以底部管芯层804中的vis的密度基于 以下因素：底部管芯层804上的器件204的功率要求；中间管芯层808上 的器件204的功率要求；中间管芯层806上的器件204的功率要求；顶部 管芯层802上的器件206的功率要求；和/或当电源信号从底部管芯层804 传输到中间管芯层808、从中间管芯层808传输到中
间管芯层806、以及 从中间管芯层806到顶部管芯层802时所产生的ir压降。
61.中间管芯层808中的vis的密度基于以下因素：中间管芯层808上的 器件204的功率要求；中间管芯层806上的器件204的功率要求；顶部管 芯层802上的器件206的功率要求；和/或当电源信号从中间管芯层808传 输到中间管芯层806以及从中间管芯层806传输到顶部管芯层802时所产 生的ir压降。类似地，中间管芯层806中的vis的密度基于以下因素： 中间管芯层806上的器件204的功率要求；顶部管芯层802上的器件206 的功率要求；和/或当电源信号从中间管芯层806传输到顶部管芯层802时 所产生的ir压降。顶部管芯层802中的vis的密度基于顶部管芯层802 上的器件206的功率要求。
62.此外，如前所述，各个管芯层802、804、806、808中的vis的间距 和直径是相同的，但是一个管芯层中的vis的间距和直径可以不同于另一 管芯层中的vis的间距和直径。在一些实施例中，每个管芯层中的vis的 密度、间距和直径不同于所有其他管芯层中的vis的间距、密度和直径。
63.在其他实施例中，电源能够操作以连接到顶部管芯层。在这样的实施 例中，vis的密度在顶部管芯层处最大，并且随着顶部管芯层下方的每个 管芯层而减小。图9至图11示出了3d ic中的管芯层，其中vis的密度在 顶部管芯层处最大，并且vis的密度随着顶部管芯层下方的每个管芯层而 减小。图9示出了根据一些实施例的管芯层的第三示例。管芯层900是由 管芯层900、1000、1100形成的3d ic结构中的底部管芯层，并且管芯层 900包括器件902。器件902的一个示例是计算单元。管芯层900中的vis 具有第一密度并且以网格布局布置在器件902周围。
64.图10示出了根据一些实施例的管芯层的第四示例。管芯层1000是由 管芯层900、1000、1100形成的3d ic结构中的中间管芯层，并且管芯层 1000包括四(4)个器件1002的阵列。器件1002可以是相同类型的器件 或不同类型的器件。示例器件1002包括rf器件、逻辑器件、模拟器件、 存储器器件、计算单元或它们的组合。管芯层1000中的vis具有第二密 度，这些vis以网格布局布置在管芯层1000上，并且以网格布局布置在 每个器件1002周围。管芯层1000中的vis的第二密度大于管芯层900中 的vis的第一密度。
65.图11示出了根据一些实施例的管芯层的第五示例。管芯层1100是由 管芯层900、1000和1100形成的3d ic结构的顶部管芯层，并且管芯层 1100包括十六(16)个器件1102的阵列。如前所述，这些器件1102可以 是相同类型的器件或不同类型的器件。示例器件1102包括但不限于 adc、模拟电路、rf电路、逻辑电路、i/o器件、存储器器件或它们的组 合。
66.管芯层1100中的vis具有第三密度，这些vis以网格布局布置在管 芯层1100上，并且以网格布局布置在每个器件1102周围。电源1104能够 操作以连接到管芯层1100。因此，管芯层1100中的vis支持3d ic结构 中的所有器件902、1002和1102的功率要求。因此，管芯层1100中的 vis的密度大于管芯层900、1000中的vis的密度。
67.图12示出了根据一些实施例的制造管芯层的示例方法的流程图。首 先，如块1200所示，提供衬底。衬底可以是任何合适类型的衬底。示例 衬底包括(但不限于)硅衬底、绝缘体上硅(soi)衬底、蓝宝石衬底或 化合物衬底(例如砷化镓衬底、氮化镓衬底)。
68.接下来，如块1202所示，确定器件的位置和vis的位置。在一个实 施例中，基于在器件规范和布局图来确定器件的位置和vis的位置。此 外，可以使用eda来确定这些位置。在一些实施例中，这些位置中一部 分或全部是手动建立的。
69.在块1204形成vis。vis可以是tsv、tdv和其他类型的竖直互连 结构。可以使用任何合适的过程来构造vis。例如，一种用于形成tsv的 技术包括在衬底之上形成第一掩模层并图案化第一掩模层以包括将形成 vis的开口。
70.在开口中形成(例如沉积)导电材料。在非限制性实例中，使用pvd 工艺或cvd工艺来沉积导电材料。导电材料可以由任何合适的导电材料 制成，例如铜、钴、铝、钨、掺杂多晶硅、其他合适的导电材料、和/或它 们的组合。
71.然后去除第一掩模层，并且在衬底之上形成第二掩模层。对第二掩模 层进行图案化以包括开口，在这些开口处将围绕导电材料形成绝缘材料。 在这些开口中在导电材料周围形成绝缘材料以电隔离tsv。然后去除第二 掩模层。
72.在块1206，在衬底内和/或衬底上形成器件。可以使用任何合适的方 法构建器件。在块1208，形成一个或多个信号线以将一个或多个器件连接 到管芯层中的所选vis。(一个或多个)信号线将一个或多个器件电连接 到相应的vis。
73.图13示出了根据一些实施例的制造3d ic结构的示例方法的流程图。 首先，如块1300所示，对第一管芯层进行处理。对第一管芯层的处理包 括在第一管芯层内和/或上形成器件、vis和信号线。可以使用任何合适的 制造工艺来构造器件、vis和信号线。
74.在第一管芯层的表面上形成中间导电层，并对其进行图案化以产生一 个或多个接触件和/或一个或多个信号线(块1302)。在示例工艺中，在 第一管芯层的表面上沉积导电材料(例如铜)。在导电材料之上形成掩模 层并将该掩模层图案化以限定(一个或多个)接触件和/或(一个或多个) 信号线的位置。去除(蚀刻)在图案化掩模层中暴露的导电材料，以产生 一个或多个接触件和/或一个或多个信号线。然后在(一个或多个)接触件 和/或(一个或多个)信号线之间形成绝缘材料。如前所述，中间导电层被 用来在第一管芯层和位于第一管芯层之上的第二管芯层之间路由信号。
75.在块1304，对第二管芯层进行处理。与对第一管芯层的处理类似，对 第二管芯层的处理包括在第二管芯层内和/或上形成器件和vis。第二管芯 层被处理与第一管芯层对齐。
76.接着，如块1306所示，将第二管芯层附接到中间导电层和第一管芯 层，以产生3d ic结构。在一个实施例中，第一管芯层中的vis的间距、 密度和/或直径中的至少一个不同于第二管芯层中的vis的间距、密度和/ 或直径中的至少一个。附加地或替代地，第一管芯层中的vis以第一网格 布局布置在第一管芯上，并且第二管芯层中的vis以第二网格布局布置在 第二管芯上。第一网格布局中的vis的布置不同于第二网格布局中的vis 的布置。
77.在其他实施例中，在这些块中指出的操作可以不按照图12和13所示 的顺序进行。例如，连续示出的两个块可以实际上基本上同时执行。附加 地或替换地，取决于所涉及的功能/动作，可以以相反的顺序执行块。
78.图14描绘了根据一些实施例的适合于设计3d ic结构的示例系统。设 计工艺可以由计算机系统(例如ecad系统)实现。本文公开的设计(例 如，布局)方法的一些或全部操作能够作为在设计室(例如以下结合图15 讨论的设计室1502)中执行的设计过程的一部分来执行。
79.在一些实施例中，系统1400包括自动布局和路线(apr)系统。在一 些实施例中，系统1400包括处理器件1402和非暂时性计算机可读存储介 质1404(“存储器件”)。处理器件
1402是任何合适的一个或多个处理 器件。示例处理器件包括但不限于中央处理单元、微处理器、分布式处理 系统、专用集成电路、图形处理单元、现场可编程门阵列或其组合。
80.存储器件1404可以用例如计算机程序代码(例如，一组可执行指令 1406)编码或存储。处理器件1402对可执行指令1406的执行代表(至少 部分地)ecad工具，该ecad工具实施本文描述的方法的一部分或全部 以产生针对本文公开的结构和ic的设计。此外，可以包括制造工具1408 用于ic的布局和物理实现。在一个或多个实施例中，存储器件1404是电 子、磁、光、电磁、红外线和/或半导体系统(或装置或器件)。例如，存 储器件1404包括半导体或固态存储器、磁带、可移动计算机软盘、随机 存取存储器(ram)、只读存储器(rom)、硬磁盘和/或光盘。在使用 光盘的一个或多个实施例中，存储器件1404包括光盘只读存储器(cd
‑ꢀ
rom)、光盘读/写(cd-r/w)和/或数字视频盘(dvd)。
81.处理器件1402经由总线1410能够操作以连接到存储器件1404。处理 器件1402还通过总线1410能够操作以连接到输入/输出(i/o)接口1412 和网络接口1414。网络接口1414能够操作以连接到网络1416，使得处理 器件1402和存储器件1404能够经由网络1416连接到外部元件。在一个或 多个实施例中，网络1416说明任何类型的有线和/或无线网络，例如内联 网和/或分布式计算网络(例如，因特网)。
82.网络接口1414允许系统1400经由网络1416与其他计算或电子器件 (未示出)通信。网络接口1414包括无线网络接口和/或有线网络接口。 示例无线网络接口包括蓝牙、wifi、wimax、gprs或wcdma。示例 有线网络接口包括ethernet、usb或ieee-1364。在一个或多个实施例 中，本文公开的一些或全部工艺和/或方法通过网络1416在分布式系统中 实现。
83.处理器件1402被配置为执行在存储器件1404中编码的可执行指令 1406以使得系统1400可用于执行一些或全部工艺和/或方法。例如，电子 设计应用(例如，在ecad系统中或作为独立应用)可以被配置为执行图 1至图13中所示的方法和技术。
84.在一个或多个实施例中，存储器件1404存储可执行指令1406，该可 执行指令1406被配置为使系统1400可用于执行一些或全部工艺和/或方 法。在一个或多个实施例中，存储器件1404还存储有助于执行工艺和/或 方法的一部分或全部的信息。在一个或多个实施例中，存储器件1404存 储包括(至少部分地)标准和/或先前设计的单元的单元库1418。
85.i/o接口1412能够操作以连接到i/o器件1420。在一个或多个实施例 中，i/o器件1420包括图像捕获器件、麦克风、扫描仪、键盘、小键盘、 鼠标、触控板、触摸屏和/或光标方向键，用于向处理器件1402传送信息 和命令。i/o器件1420还可以包括一个或多个显示器、一个或多个扬声 器、打印机、耳机、触觉或触觉反馈器件等。
86.系统1400被配置为通过i/o接口1412接收信息。通过i/o接口1412 接收的信息包括指令、数据、设计规则、单元库和/或其他参数中的一个或 多个，用于由处理器件1402进行处理。信息通过总线1410传送到处理器 件1402。系统1400被配置为通过i/o接口1412接收与用户界面(ui)相 关的信息。信息存储在存储器件1404作为ui 1422或用于在ui 1422中呈 现。
87.在一些实施例中，工艺和/或方法的一部分或全部被实现为由处理器件 (例如，处理器件1402)执行的独立软件应用(例如，eda)。在一些实 施例中，工艺和/或方法的一部分或全部被实现为作为附加软件应用的一部 分的软件应用。在一些实施例中，工艺和/或方
法的一部分或全部被实现为 软件应用的插件。在一些实施例中，工艺和/或方法中的至少一个被实现为 作为eda工具的一部分的软件应用。在一些实施例中，工艺和/或方法的 一部分或全部被实现为由系统1400使用的软件应用。在一些实施例中， 使用工具(例如，可从cadence design systems公司获得的 virtuoso，或其他合适的布局生成工具)生成包括标准和/或先前设计的 单元的布局图。
88.在一些实施例中，工艺被实现为存储在非暂时性计算机可读记录介质 (例如，存储器件1404)中的程序的功能。非暂时性计算机可读记录介质 的示例包括但不限于外部/可移动和/或内部/内置存储器件或存储单元，例 如光盘(例如dvd)、磁盘(例如硬盘)、半导体存储器(例如rom、 ram)、存储卡等中的一个或多个。
89.如上所述，系统1400的实施例可以包括制造工具1408，用于实施存 储在存储器件1404中的工艺和/或方法。例如，可以在设计中执行综合， 其中通过将设计与从单元库1418中选择的单元相匹配，设计所需的行为 和/或功能被转换为功能等效的逻辑门级电路描述。综合产生功能等效的逻 辑门级电路描述，例如门级网表。基于门级网表，可以生成用于通过制造 工具1408制造ic的光刻掩模。结合图15公开了器件制造的其他方面，图 15是根据一些实施例的集成电路制造系统和与其相关联的制造流程的框 图。在一些实施例中，基于布局图，使用制造系统1500制造以下项中的 至少一者：(a)一个或多个半导体掩模；或(b)半导体ic层中的至少一 个组件。
90.图15图示了根据一些实施例的示例集成电路制造系统和制造流程的 框图。在图示的实施例中，ic制造系统1500包括实体，例如设计室 1502、掩模室1504和ic制造商/制造者(“fab”)1506，它们在与制造 ic 1508(例如本文公开的ic)相关的设计、开发和制造周期和/或服务中 彼此交互。系统1500中的实体能够操作以通过通信网络(未示出)连 接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络 是各种不同的网络，例如内联网和因特网。通信网络包括有线和/或无线通 信信道。
91.每个实体与一个或多个其他实体交互并向一个或多个其他实体提供服 务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室 1502、掩模室1504和ic fab 1506中的两个或更多个由单个公司拥有。在 一些实施例中，设计室1502、掩模室1504和ic fab 1506中的两个或更多 个共存于公共设施中并使用公共资源。
92.设计室(或设计团队)1502生成ic设计布局图1510。ic设计布局图 1510包括各种几何图案，或为要制造的ic 1508设计的ic布局图。几何图 案对应于构成要制造的ic 1508的各种组件的金属、氧化物或半导体层的 图案。各种层结合以形成各种ic特征。例如，ic设计布局图1510的一部 分包括各种ic特征，例如有源扩散区域、栅极电极、源极和漏极、金属 线或局部过孔以及用于接合焊盘的开口，以形成在半导体衬底(例如硅晶 圆)和被布置在半导体衬底上的各种材料层中。
93.设计室1502实施设计过程以形成ic设计布局图1510。设计过程包括 逻辑设计、物理设计或布局和布线中的一个或多个。ic设计布局图1510 呈现在一个或多个具有几何图案信息的数据文件中。例如，ic设计布局图1510可以用gds文件格式、gdsii文件格式或dfii文件格式来表达。
94.掩模室1504包括掩模数据准备1512和掩模制造1514。掩模室1504 使用ic设计布局图1510来制造一个或多个掩模1516，以用于根据ic设 计布局图1510制造ic 1508的各个
层。掩模室1504执行掩模数据准备 1512，其中ic设计布局图1510被转换成代表性数据文件(“rdf”)。 掩模数据准备1512向掩模制造1514提供rdf。掩模制造1514包括将 rdf转换为衬底上的图像的掩模写入器(未示出)，例如半导体晶圆上的 掩模(掩模版)1516。ic设计布局图1510由掩模数据准备1512操纵以符 合掩模写入器的特定特性和/或ic fab 1506的要求。在图15中，掩模数据 准备1512和掩模制造1514被图示为单独的元件。在一些实施例中，掩模 数据准备1512和掩模制造1514可以统称为掩模数据准备。
95.在一些实施例中，掩模数据准备1512包括光学邻近校正(opc)，其 使用光刻增强技术来补偿图像误差，例如可能由衍射、干涉、其他工艺效 应等引起的图像误差。opc调整ic设计布局图1510。在一些实施例中， 掩模数据准备1512包括进一步的分辨率增强技术(ret)，例如离轴照 明、亚分辨率辅助特征、相移掩模、其他合适的技术、等或其组合。在一 些实施例中，还使用逆光刻技术(ilt)，ilt将opc视为逆成像问题。
96.在一些实施例中，掩模数据准备1512包括掩模规则检查器(mrc) (未示出)，mrc利用一组掩模创建规则来检查经历了opc中的工艺的 ic设计布局图1510，这些规则包含某些几何形状和/或连接限制以确保足 够的余量，以解决半导体制造工艺中的可变性等。在一些实施例中，mrc 修改ic设计布局图1510以补偿掩模制造期间的限制，这可以撤销由opc 执行的部分修改以满足掩模创建规则。
97.在一些实施例中，掩模数据准备1512包括光刻工艺检查(lpc)(未 示出)，lpc模拟将由ic fab 1506实施以制造ic 1508的处理。lpc基于 ic设计布局图1510模拟该处理以创建模拟制造的器件，例如ic 1508。 lpc模拟中的处理参数可以包括与ic制造周期的各种工艺相关联的参 数、与用于制造ic的工具相关联的参数和/或制造工艺的其他方面。lpc 考虑各种因素，例如空间图像对比度、焦深(“dof”)、掩模误差增强 因子(“meef”)、其他合适的因素等或其组合。在一些实施例中，在 由lpc创建模拟制造的器件之后，并且如果模拟器件的形状不够接近以满 足设计规则，则重复opc和/或mrc以进一步细化ic设计布局图1510。
98.应当理解，为了清楚起见，已经简化了掩模数据准备1512的以上描 述。在一些实施例中，掩模数据准备1512包括附加特征，例如用于根据 制造规则修改ic设计布局图1510的逻辑操作(lop)。此外，在掩模数 据准备1512期间应用于ic设计布局图1510的工艺可以以多种不同的顺序 执行。
99.在掩模数据准备1512之后和掩模制造1514期间，基于ic设计布局图 1510制造掩模1516或一组掩模1516。在一些实施例中，掩模制造1514包 括基于ic设计布局图1510执行一个或多个光刻曝光。在一些实施例中， 使用电子束(e-beam)或多个电子束的机制用于基于ic设计布局图1510 形成(一个或多个)掩模1516(光掩模或掩模板)上的图案。(一个或多 个)掩模1516可以用各种技术形成。例如，在一些实施例中，(一个或 多个)掩模1516使用二元技术形成。在一些实施例中，掩模图案包括不 透明区域和透明区域。用于曝光已涂覆在晶圆上的图像敏感材料层(例 如，光致抗蚀剂)的辐射束(例如紫外(uv)束)被不透明区域阻挡并 透射穿过透明区域。在一个示例中，(一个或多个)掩模1516的二元掩 模版本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域 中的不透明材料(例如，铬)。
100.在另一个示例中，(一个或多个)掩模1516是使用相移技术形成 的。在(一个或多个)掩模1516的相移掩模(psm)版本中，形成在相 移掩模上的图案中的各种特征被配置为
具有适当的相位差以提高分辨率和 成像质量。在各种示例中，相移掩模可以是衰减psm或交替psm。掩模 制造1514产生的(一个或多个)掩模1516用于各种工艺。例如，(一个 或多个)掩模1516在离子注入工艺中用于在半导体晶圆中形成各种掺杂 区域、在蚀刻工艺中用于在半导体晶圆中形成各种蚀刻区域、和/或用于其 他合适的工艺中。
101.ic fab 1506包括晶圆制造1518。ic fab 1506是ic制造企业，其包括 用于制造各种不同ic产品的一个或多个制造设施。在一些实施例中，icfab 1506是半导体代工厂。例如，可以有一个制造工厂用于多个ic产品的 前端制造(feol制造)，而第二个制造工厂可以提供ic产品的互连和封 装(beol制造)的后端制造，并且第三个制造工厂可以为代工业务提供 其他服务。
102.ic fab 1506使用由掩模室1504制造的(一个或多个)掩模1516来制 造ic 1508。因此，ic fab 1506至少间接地使用ic设计布局图1510来制造 ic 1508。在一些实施例中，半导体晶圆1520由ic fab 1506使用(一个或 多个)掩模1516制造以形成ic 1508。在一些实施例中，ic fab 1506包括 至少间接地基于ic设计布局图1510执行一次或多次光刻曝光。半导体晶 圆1520包括其上形成有材料层的硅衬底或其他合适的衬底。半导体晶圆 1520还包括各种掺杂区域、介电特征、多级互连等中的一个或多个(在随 后的制造步骤中形成)。
103.在一个方面，一种3d集成电路结构包括第一管芯层和在竖直方向上 设置在第一管芯层上方的第二管芯层。第一管芯层包括一个或多个第一器 件以及vis，这些vis形成在第一管芯层中并且以第一网格布局布置在一 个或多个第一器件周围。第二管芯层包括多个第二器件和多个vis，这些 vis形成在第二管芯层中并且以第二网格布局布置在第二器件周围。第一 网格布局与第二网格布局不同。第二管芯层中的vis的密度大于第一管芯 层中的vis的密度。
104.在另一方面，一种系统包括3d集成电路结构和能够操作以连接到该 3d集成电路结构的电源。3d集成电路结构包括第一管芯层和第二管芯 层。第一管芯层包括器件和竖直互连结构(vis)，这些竖直互连结构形 成在第一管芯层中并且以第一网格布局布置。第二管芯层在竖直方向上附 接到第一管芯层，并且包括器件和vis，这些vis形成在第二管芯层中并 且以第二网格布局布置。第一网格布局中的vis的布置不同于第二网格布 局中的vis的布置。第一管芯层中的vis的第一密度不同于第二管芯层中 的vis的第二密度。
105.在又一方面，一种用于制造3d集成电路结构的方法包括：对第一管 芯层进行处理，以在第一管芯层上产生器件和第一多个竖直互连结构 (vis)，这些第一多个竖直互连结构以第一网格布局布置。对第一管芯 层上的中间导电层进行处理。对第二管芯层进行处理，以在第二管芯层上 产生多个器件和第二多个vis，这些第二多个vis以第二网格布局布置。 中间导电层中的信号线将第一多个vis中的相应vis电连接到第二多个 vis中的相应vis。第一管芯层上的第一网格布局不同于第二管芯层上的 第二网格布局。
106.前述概述了若干实施例的特征，使得本领域技术人员可以更好地理解 本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开 作为设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同 的目的和/或实现与本文介绍的实施例相同的优点。本领域技术人员还应当 认识到，这样的等效构造不脱离本公开的精神和范围，并且他们可以在不 脱离本公开的精神和范围的情况下在此进行各种改变、替换和变更。
107.示例1是一种3d集成电路结构，包括：第一管芯层，包括：一个或 多个第一器件；以及第一多个竖直互连结构(vis)，形成在所述第一管 芯层中并且以第一网格布局布置在所述一个或多个第一器件周围；以及第 二管芯层，在竖直方向上设置在所述第一管芯层之上，并且包括：多个第 二器件；第二多个vis，形成在所述第二管芯层中并且以第二网格布局布 置在所述多个第二器件周围，其中：所述第一网格布局不同于所述第二网 格布局；并且所述第二多个vis的密度大于所述第一多个vis的密度。
108.示例2是示例1所述的3d集成电路结构，其中，所述第一多个vis 中的vis的第一间距不同于所述第二多个vis中的vis的第二间距。
109.示例3是示例1所述的3d集成电路结构，其中，所述一个或多个第 一器件和所述多个第二器件中的每个器件包括以下项中的一者：存储器器 件、逻辑电路、输入/输出器件、传感器、rf电路、模拟电路、模拟到数 字转换器、或计算单元。
110.示例4是示例1所述的3d集成电路结构，其中，所述第一多个vis 中的至少一个vis被配置为传输电源信号。
111.示例5是示例1所述的3d集成电路结构，其中，所述第一多个vis 中的至少一个vis被配置为传输数据信号。
112.示例6是示例1所述的3d集成电路结构，其中，所述第一多个vis 中的每个vis的第一直径不同于所述第二多个vis中的每个vis的第二直 径。
113.示例7是示例1所述的3d集成电路结构，还包括：中间导电层，所 述中间导电层被设置在所述第一管芯层和所述第二管芯层之间，并且被配 置为在所述第一管芯层和所述第二管芯层之间传输电源信号。
114.示例8是示例1所述的3d集成电路结构，其中，所述3d集成电路结 构是异构3d集成电路结构。
115.示例9是一种集成电路系统，包括：3d集成电路结构；以及电源，能 够操作以连接到所述3d集成电路结构，其中，所述3d集成电路结构包 括：第一管芯层，所述第一管芯层包括：第一多个第一器件；以及第一多 个竖直互连结构(vis)，形成在所述第一管芯层中并且以第一网格布局 布置；第二管芯层，在竖直方向上设置在所述第一管芯层之上，所述第二 管芯层包括：第二多个第二器件；以及第二多个vis，形成在所述第二管 芯层中并且以第二网格布局中布置，其中：所述第一网格布局中的所述第 一多个vis的布置不同于所述第二网格布局中的所述第二多个vis的布 置；并且所述第一多个vis的第一密度不同于所述第二多个vis的第二密 度。
116.示例10是示例9所述的系统，其中，所述第一多个vis中的vis的 第一间距不同于所述第二多个vis中的vis的第二间距。
117.示例11是示例9所述的系统，其中，所述第一多个vis中的vis的 第一直径不同于所述第二多个vis中的vis的第二直径。
118.示例12是示例9所述的系统，其中，所述3d集成电路结构是同构 3d集成电路结构。
119.示例13是示例9所述的系统，其中：所述第一多个第一器件中的至 少一个第一器件包括计算单元；并且所述第二多个第二器件中的至少一个 第二器件包括存储器器件。
120.示例14是示例13所述的系统，其中，所述第二多个第二器件中的至 少一个第二器件包括以下项中的至少一者：逻辑电路、输入/输出器件、 rf电路、模拟电路、或模拟到数字
转换器。
121.示例15是示例9所述的系统，其中：所述电源能够操作以连接到所 述第一管芯层；并且所述第一密度大于所述第二密度。
122.示例16是示例9所述的系统，其中：所述电源能够操作以连接到所 述第二管芯层；并且所述第二密度大于所述第一密度。
123.示例17是示例9所述的系统，还包括：中间管芯层，所述中间管芯 层放置在所述第一管芯层和所述第二管芯层之间，并且附接到所述第一管 芯层和所述第二管芯层，所述中间管芯层包括：第三多个第三器件；以及 第三多个vis，其中，所述第三多个vis的第三密度小于所述第二密度并 且大于所述第一密度。
124.示例18是示例9所述的系统，还包括：中间导电层，所述中间导电 层设置在所述第一管芯层和所述第二管芯层之间，所述中间导电层包括信 号线，所述信号线被配置为在所述第一管芯层中的所述第一多个vis中的 相应vis与所述第二管芯层中的所述第二多个vis中的相应vis之间传输 电源信号。
125.示例19是一种用于制造3d集成电路结构的方法，所述方法包括：对 第一管芯层进行处理，以在所述第一管芯层上产生器件和第一多个竖直互 连结构(vis)，所述第一多个vis以第一网格布局布置；对所述第一管 芯层之上的中间导电层进行处理，以产生信号线；对第二管芯层进行处 理，以在所述第二管芯层上产生多个器件和第二多个vis，所述第二多个 vis以第二网格布局布置；以及将所述第二管芯层附接到所述第一管芯 层，其中：所述第一网格布局中的所述第一多个vis的布置不同于所述第 二网格布局中的所述第二多个vis的布置；并且所述信号线将所述第一多 个vis中的相应vis电连接到所述第二多个vis中的相应vis。
126.示例20是示例19所述的方法，其中：所述第一管芯层上的器件是计 算单元；并且所述第二多个器件中的每个器件包括以下项中的一者：存储 器器件、逻辑电路、输入/输出器件、传感器、rf电路、模拟电路、或模 拟到数字转换器。