形成单片发光二极管前驱体的方法与流程

1.本公开涉及发光二极管(light emitting diode,led)。具体地，本公开涉及包含iii族氮化物的led。


背景技术：

2.微型led阵列通常定义为尺寸为或小于100
×
100μm2的led阵列。微型led阵列是微型显示器/投影仪中的自发光组件，其适用于各种设备，例如智能手表、头戴式显示器、抬头显示器、摄像机、取景器、多点激发源和微型投影仪。
3.一种类型的微型led阵列包括多个由iii族氮化物形成的led。iii族氮化物led是无机半导体led，包括如gan及gan与inn和aln在有源发光区的合金等。与传统的大面积led相比，iii族氮化物led可以在明显更高的电流密度下驱动并发出更高的光功率密度，例如，发光层是有机化合物的有机发光二极管(organic light emitting diode,oled)。
4.在一种用于制造包含iii族氮化物的led的已知工艺中，如wong,m.s在2018年8月6日的光学快报第26卷第16期“通过使用原子层沉积进行侧壁钝化来实现iii族氮化物微型发光二极管的高效率”(“high efficiency of iii-nitride micro-light emitting diodes by sidewall passivation using atomic layer deposition”optics express,vol.26,no.16,6august2018)中公开的工艺，微型led结构和ito接触层沉积在蓝宝石衬底上。然后使用其中去除了部分ito层和微型led结构的反应离子蚀刻步骤定义单独的微型led台面结构。这种蚀刻工艺导致从具有暴露侧壁表面的衬底延伸的微型led结构。rie步骤将缺陷引入微型led台面的侧壁表面，从而在侧壁表面上存在电荷俘获位点。侧壁表面上陷阱位点的存在降低了微型led的外部量子效率(external quantum efficiency,eqe)。
5.随着led的表面尺寸减小到微型led尺寸，led周长与led表面积的比率增加。因此，侧壁表面可能包括由蚀刻导致的缺陷对器件eqe具有更显著的影响。
6.正如wong,m.s等人所解释的，一种提高微型led的eqe的方法是在侧壁表面上沉积电介质钝化层。例如,包含sio2的电介质钝化层可用于覆盖led台面结构的侧壁表面以试图钝化侧壁缺陷。
7.一种形成包含iii族氮化物的led的替代工艺使用选择性区域生长(sag)工艺。例如，英国专利申请gb 1811109.6公开了通过掩模层的孔生长led前驱体。每个led前驱体形成为柱状结构，该柱状结构具有垂直于衬底的规则梯形横截面。掩模中的材料使得在生长条件下，掩模上没有直接生长额外的材料，而是仅在下面缓冲层表面的暴露部分上生长额外的材料。沿[0001]方向生长的iii族氮化物的选择性区域生长的另一个值得注意的特征是，取决于生长参数，例如生长温度、压力和v/iii比，相对于(0001)平面(也称为c平面)的倾斜面围绕由图案化掩模的开口区域限定的c平面半导体的生长部分的周长而获得。倾斜面通常沿纤锌矿晶体的{101}或{102}面取向，并且与c平面表面(半极性表面)相比呈现减小的极化场。因此，led前驱体的倾斜面(侧壁)不是通过蚀刻步骤形成的。
[0008]
本发明的目的是提供一种用于形成led前驱体的改进方法以及改进的led前驱体，
这种改进的前驱体至少解决与现有技术方法和阵列相关的一个问题，或者至少提供一种商业上有用的替代方案。


技术实现要素：

[0009]
本发明的目的是提供一种eqe提高的led前驱体。因此，本发明的目的是使用不会将缺陷引入led结构侧壁的工艺形成led结构，例如由蚀刻步骤产生的缺陷。
[0010]
根据本公开的第一方面，提供了一种形成单片led前驱体的方法。该方法包括：
[0011]
(a)提供具有顶表面的衬底；
[0012]
(b)在衬底的顶表面上形成包含iii族氮化物的第一半导体层；
[0013]
(c)用led掩模层选择性地掩模第一半导体层，led掩膜层包括孔，该孔通过led掩膜层的厚度到第一半导体层的未掩膜部分限定led阱，led阱包括从第一半导体层的顶表面延伸到led掩模层的顶表面的阱侧壁；
[0014]
(d)在第一半导体层的未掩膜部分上的led阱内选择性地形成单片led堆叠，该单片led堆叠包括：
[0015]
n型半导体层，n型半导体层包含iii族氮化物，形成在第一半导体层上；
[0016]
有源层，有源层形成在第一半导体层上，有源层包括一个或多个量子陷阱层，有源层包含iii族氮化物。
[0017]
p型半导体层，p型半导体层包含iii族氮化物，形成在第二半导体层上；
[0018]
其中，单片led堆叠的从第一半导体层的顶表面延伸的led堆叠侧壁与led掩模层的led阱侧壁一致。
[0019]
单片led堆叠的led堆叠侧壁靠着led掩模层的led阱侧壁形成。因此，led堆叠侧壁由led掩模层成形。因此，可以在不蚀刻led堆叠侧壁的情况下形成和成形单片led堆叠，从而不会将蚀刻引起的损坏引入单片led堆叠中。通过在制造过程中减少或消除对led堆叠侧壁的损坏，可以提高所得led的eqe。
[0020]
单片led堆叠在垂直于第一半导体层的平面中的截面形状由led掩模层中的led阱的截面形状控制。因此，与sag工艺不同，可以通过基于限定led阱的led掩模侧壁的横截面形状提供不同的几何形状，从而来控制led结构的侧壁形状。也就是说，单片led堆叠在第一半导体层上的横截面积与led阱暴露的第一半导体层的未掩膜部分的横截面积(即led阱的横截面积)一致。相比之下，在sag工艺中，led形成在掩模层的顶部，使得led横截面的形状和尺寸与掩模孔不同。
[0021]
在单片led堆叠的制造过程中，led掩模层的存在导致与led掩模侧壁直接接触的led堆叠侧壁表面的形成。因此，led堆叠侧壁由已经在适当位置的钝化层(led掩模侧壁)形成。因此，形成led前驱体的方法可以使用有效、经济的制造方法提供eqe提高的led前驱体。
[0022]
在一些实施方式中，用led掩模层选择性地掩模第一半导体层包括：在第一半导体层的顶表面上沉积led掩模层；通过led掩模层的厚度选择性地去除led掩模层的第一部分以形成led阱。因此，可以使用光刻技术形成led掩模层。
[0023]
在一些实施方式中，led阱侧壁在大致垂直于第一半导体层顶表面的方向上延伸。因此，单片led堆叠可以由led堆叠侧壁形成，led堆叠侧壁在大致垂直于第一半导体层的顶表面的方向上延伸。相反，在sag工艺中，由于生长工艺，led的侧壁可能相对于法线倾斜。
[0024]
在一些实施方式中，led阱侧壁的在第一半导体层和led掩模层顶表面之间延伸的一部分相对于垂直于第一半导体层的顶表面的方向倾斜。例如，在一些实施方式中，led阱侧壁可包括第一部分和第二部分，第一部分大致垂直于第一半导体层延伸，第二部分在相对于垂直于第一半导体层顶表面的方向倾斜的方向上延伸。第一部分可以布置在第二部分和第一半导体层的顶表面之间，反之亦然。在一些实施方式中，基本上所有的led阱侧壁都可以相对于垂直于第一半导体层顶表面的方向倾斜。
[0025]
在一些实施方式中，该部分的led阱侧壁可倾斜，以使得在平行于第一半导体层的顶表面的平面中，led阱的横截面积在从第一半导体层的顶表面朝向led掩模层的顶表面的方向上减小。或者，该部分的led阱侧壁可倾斜，以使得在平行于第一半导体层的顶表面的平面中，led阱的横截面积在从第一半导体层的顶表面朝向led掩模层的顶表面的方向上增大。因此，可以通过对led阱侧壁进行成形以限定所得单片led堆叠的结构，该结构改善了从led的光提取。例如，减小的表面积可以提供光准直结构。
[0026]
在一些实施方式中，每个led阱侧壁的从第一半导体层延伸的准直部分大致沿垂直于第一半导体层的方向延伸；每个led阱侧壁的在准直部分和led掩模层的顶表面之间延伸的锥形部分倾斜以使得在平行于第一半导体层的顶表面的平面中，led阱的横截面积从第一半导体层的顶表面朝向led掩模层的顶表面的方向上减小。
[0027]
在一些实施方式中，第一方面的方法还包括：
[0028]
(f)从led掩模层的顶表面去除led掩模层的第二部分，使得led掩模层与单片led堆叠的顶表面形成平面化表面。
[0029]
因此在制造过程中，led掩模层的用于成形单片led堆叠的一部分可以保留，用来作为钝化led堆叠侧壁的间隙填充绝缘体。通过不去除led掩模层的与led堆叠侧壁接触的部分，可以减少和/或防止对led堆叠侧壁的损坏，并且可以简化制造过程。
[0030]
在一些实施方式中，使用抛光工艺去除led掩模层的第二部分。在其它实施方式中，可以使用选择性蚀刻剂来去除led掩模层。因此，可以不蚀刻单片led堆叠，而只选择性地去除led掩模层。
[0031]
在一些实施方式中，第一方面的方法还包括：
[0032]
(f)在形成单片led堆叠后，选择性地去除所有的led掩模层。
[0033]
因此，在形成单片led堆叠后，可以去除所有的led掩模层。该方法还可以进一步包括，在围绕单片led堆叠的第一半导体层的顶表面上沉积间隙填充绝缘体，间隙填充绝缘体与单片led堆叠的顶表面形成平面化表面。
[0034]
一旦形成平面化表面，该方法还可以包括：
[0035]
(g)将led前驱体的平面化表面键合到另一包括背板电子器件的衬底上；可选地，
[0036]
(h)从第一半导体层去除衬底。
[0037]
因此，第一方面的led前驱体可以被制造成使其与倒装芯片键合表面兼容。具体地，在一些实施方式中，无需使用蚀刻步骤，led前驱体就可以被制造和制备用于衬底与背板电子器件的键合。
[0038]
在一些实施方式中，led掩模层包括电介质，例如sio2或sin
x
。
[0039]
在一些实施方式中，led阱在第一半导体层上的横截面积不大于100μm
×
100μm。因此，第一方面的方法可用于制造微型led前驱体。特别地，led阱在第一半导体层上的横截面
积可以不大于50μm
×
50μm、30μm
×
30μm、20μm
×
20μm、10μm
×
10μm、5μm
×
5μm、2μm
×
2μm或1μm
×
1μm，因此，相应横截面积的微型led前驱体根据第一方面的方法制造出来。
[0040]
根据本公开的第二方面，提供了一种制造led阵列前驱体的方法。该方法根据本公开第一方面的方法，包括在衬底上形成多个led前驱体。
[0041]
因此，第二方面的方法可以结合上面列出的任何可选特征。
附图说明
[0042]
现在将结合以下非限制性附图来描述本公开。当结合附图考虑时，通过参考详细描述，本公开的进一步优点是显而易见的，其中：
[0043]
图1示出了根据本公开实施方式的形成led阵列的方法的流程图；
[0044]
图2示出了在第一半导体层上形成的包括多个led阱的led掩模层的示意图；
[0045]
图3示出了单片led堆叠形成在图2的每个led阱结构中的示意图；
[0046]
图4示出了图3中a部分的详细视图，其中led堆叠侧壁与led阱侧壁之间的界面根据第一生长机理示出；
[0047]
图5示出了图3中a部分的详细视图，其中led堆叠侧壁与led阱侧壁之间的界面根据第二生长机理示出；
[0048]
图6示出了具有钝倾斜角的led阱侧壁的示意图；
[0049]
图7示出了具有锐倾斜角的led阱侧壁的示意图；
[0050]
图8示出了具有第一led阱侧壁部分和第二led阱侧壁部分的复合led阱侧壁的示意图；
[0051]
图9示出了在图3单片led堆叠结构上形成的接触层的示意图；
[0052]
图10示出了图9在化学机械抛光工艺之后的结构示意图；
[0053]
图11示出了背板电子衬底与图10结构对齐的示意图；
[0054]
图12示出了在衬底键合后硅衬底从图11结构中去除的示意图；
[0055]
图13示出了在图12的第一半导体层的发光表面上形成进一步光提取结构的结构示意图；
[0056]
图14示出了在去除led掩模层后，接触层形成在图3的单片led堆叠结构上的示意图；
[0057]
图15示出了间隙填充绝缘体形成在图14的结构上的示意图；
[0058]
图16示出了与图15结构对齐的背板电子衬底的示意图；
[0059]
图17示出了在衬底键合后，硅衬底从图16的结构中去除的示意图；
[0060]
图18示出了在图17的第一半导体层的发光表面上形成进一步的光提取结构的结构示意图；
[0061]
图19示出了包括串扰减少结构的led的示意图。
具体实施方式
[0062]
根据本公开的实施方式，一种形成led前驱体的方法100被提供。led前驱体包括多个iii族氮化物层。方法100的流程图如图1所示。
[0063]
需要注意的是，根据led前驱体中术语“前驱体”，所描述的led前驱体不一定包括
每个led的电接触，例如用以允许发光，也不一定包括相关电路。当然，led前驱体及其形成方法不排除添加另外的电接触和相关电路。因此，在本公开中使用的术语前驱体旨在包括最终确定的产品(即led、led阵列等)。
[0064]
本公开涉及led前驱体层的各种顶表面。在本公开中，顶表面的概念被认为是相对于形成led前驱体的衬底10而言的。也就是说，一个层的顶表面是垂直于衬底的方向上离衬底10最远的相应层的表面。
[0065]
如图1所示，方法100包括以下步骤：
[0066]
(a)提供衬底(101)；
[0067]
(b)在衬底上形成第一半导体层(102)；
[0068]
(c)选择性地掩膜第一半导体层(103)；
[0069]
(d)在led阱中选择性地形成单片led堆叠(104)；
[0070]
(e)形成包括单片led堆叠的平面化表面(105)；
[0071]
(f)将led前驱体与背板电子衬底对齐并键合(106)；
[0072]
(g)去除衬底(107)。
[0073]
在步骤101中，提供衬底10。衬底10可以是任何适合与iii族氮化物半导体层一起使用的衬底。例如，衬底10可以由一系列材料形成，包括硅、gan、蓝宝石、碳化硅、sio2或本领域已知的其它任何衬底10的已知材料。在一些实施方式中，衬底可包含硅晶片、蓝宝石晶片或sic晶片。衬底10包括适合在其上形成iii族氮化物层的顶表面12。
[0074]
在步骤102中，在衬底10的顶表面12上形成第一半导体层20。第一半导体层20包含iii族氮化物。在一些实施方式中，第一半导体层20包含gan。在一些实施方式中，第一半导体层20可以是n型掺杂的。例如，第一半导体层可包含n型掺杂gan。n型掺杂剂可以是任何适合iii族氮化物的n型掺杂剂，例如si或ge。第一半导体层20可以是n型掺杂的，供体密度为约10
16
–
10
19
cm-3
。
[0075]
第一半导体层20可以基本在衬底10的整个顶表面12上作为连续层提供。第一半导体层20包括顶表面22，顶表面22通常与衬底10的顶表面12对齐。因此，第一半导体层22的顶表面22位于第一半导体层20与衬底10的顶表面12的相对侧。
[0076]
第一半导体层20可以通过任何合适的本领域已知的用于形成iii族氮化物层的沉积技术来沉积。例如，包含n型掺杂gan的第一半导体层20，可通过金属有机化学气相沉积(metal organic chemical vapour deposition,mocvd)、分子束外延(molecular beam epitaxy,mbe)、氢化物气相外延(hydride vapour phase epitaxy,hvpe)或远程等离子体化学气相沉积(remote plasma chemical vapour deposition,rpcvd)沉积。
[0077]
在一些实施方式中，第一半导体层20在垂直于衬底表面的方向上可具有至少500nm的厚度。因此，第一半导体层20可以在衬底10上提供大致均匀的层，该大致均匀的层适合多个led前驱体在其上的形成。在一些实施方式中，第一半导体层20垂直于衬底表面12的厚度可以至少为：700nm、1μm、1.3μm或1.5μm。在一些实施方式中，第一半导体层20垂直于衬底表面12的厚度可以为不大于2μm。
[0078]
在步骤103中，led掩模层30在第一半导体层20的顶表面上选择性地形成。如图2所示，led掩模层30选择性地形成，以便通过led掩模层30的厚度到第一半导体层20的未掩模部分24来限定多个led阱31。
[0079]
在一些实施方式中，选择性地用led掩模层30掩膜第一半导体层20包括：在第一半导体层20的顶表面22上沉积led掩模层。例如，在一些实施方式中，led掩模层30最初形成为在第一半导体层20的顶表面22上基本连续的层。然后，通过led掩膜层的厚度，选择性地去除led掩模层30的第一部分，形成led阱31。例如，led掩模层30可以被选择性地蚀刻以去除led掩模层30的部分从而限定每个led阱31。在其它实施方式中，第一半导体层30可以使用合适的图案层选择性地图案化，随后将led掩模层30沉积到第一半导体层20的暴露部分。然后可以去除图案层以限定如图2所示的led阱31。因此，应理解led掩模层30的孔可以通过本领域已知的光刻方法形成。
[0080]
led掩模层30包括多个孔。每个孔通过led掩模层30的厚度限定led阱。每个led阱限定了形成led前驱体(即单片led堆叠)的容器体积。如图2所示，每个led阱31包括led阱侧壁34，led阱侧壁34从第一半导体层20的顶表面22延伸到led掩模层的顶表面32。led阱侧壁34限定led阱31。
[0081]
led掩模层30可以包含作为电绝缘体的材料。特别地，led掩模层30可以包括这样一种材料，这种材料上iii族氮化物的生长速率相对于其在第一半导体层20上的生长速率显著降低。例如，led掩模层可包括：sin
x
、sion或sio2。
[0082]
led掩模层30中的孔限定了每个led阱31，从而限定了在led阱中形成的单片led堆叠的形状。第一半导体层20的顶表面22的平面(以及平行于此的平面)中的孔(led阱31)的形状和尺寸限定了led的表面积。每个led阱的横截面形状可以是所需的任何二维形状。例如，led阱31的横截面形状可以是椭圆形、三角形、矩形、五边形、六边形或任何其它多边形(规则或不规则)。
[0083]
在一些实施方式中，led前驱体是微型led前驱体。因此，每个led阱31的横截面形状可以限定一个不大于100μm
×
100μm的横截面积(即该形状适合100μm
×
100μm区域内)。在一些实施方式中，每个led阱31的横截面形状可以不大于：50μm
×
50μm、30μm
×
30μm、20μm
×
20μm、10μm
×
10μm、5μm
×
5μm、2μm
×
2μm或1μm
×
1μm。因此，可以根据本实施方式的方法形成微型led。
[0084]
led掩模层30可以在垂直于第一半导体层20的方向上具有厚度，使得在led阱31内形成单片led堆叠。led掩模层30的厚度将取决于所需的单片led堆叠40的厚度。例如，在一些实施方式中，led掩模层的厚度设置为至少比单片led堆叠40的厚度厚100nm。在一些实施方式中，led掩模层的厚度设置为至少比单片led堆叠40的厚度厚：500nm、700nm、1μm、2μm或5μm。在一些实施方式中，led掩模层的厚度可至少为2μm。在其它实施方式中，led掩模层30的厚度可以至少为：3μm、5μm或10μm。在一些实施方式中，led掩模层30的厚度可以不大于30μm。因此，可以使用有效的方式设置led掩模层30，并且还不会对led阱31产生过多遮蔽。
[0085]
在步骤104中，单片led堆叠40可以在每个led阱31中形成。单片led堆叠40在第一半导体层的暴露顶表面22上形成。因此，单片led堆叠与第一半导体层20电接触。根据此步骤104形成的单片led堆叠40的示例如图3所示。
[0086]
每个单片led堆叠40包括多个层。每层可包含iii族氮化物。特别地，单片led堆叠40包括n型半导体层42、有源层44和p型半导体层46。如图3所示，每个层的形成单片led堆叠40的侧壁形成了led堆叠侧壁47。每个单片堆叠的led堆叠侧壁47从第一半导体层20的顶表面22延伸到单片led堆叠的顶表面(例如p型半导体层46的顶表面)。
[0087]
n型半导体层42包含iii族氮化物，在第一半导体层上形成。n型半导体层42可包含iii族氮化物。n型半导体层42可以掺杂合适的电子供体，例如si或ge。n型半导体层42作为连续层沉积在第一半导体层20的暴露部分。n型半导体层42可改善第一led的第一有源层21的电荷载流子注入。
[0088]
n型半导体层42可在垂直于第一半导体层表面22的方向上具有至少100nm的厚度。在一些实施方式中，n型半导体层42可在垂直于第一半导体层表面22的方向上具有不大于2μm的厚度。
[0089]
有源层44形成在第一半导体层42上。有源层包括一个或多个量子阱子层。有源层包含iii族氮化物。在图3的实施方式中，有源层44可以包括一个或多个量子阱层(未示出)。因此，有源层44可以是多个量子阱层。有源层44内的量子阱层可包括iii族氮化物半导体，优选包括含in的iii族氮化物合金。例如，在图3的实施方式中，有源层44可以包括gan和in
x
ga
1-x
n的交替层，其中0《x≤1。特别地，在一些实施方式中，有源层42可包含in
x
ga
1-x
n层，其中0《x≤0.5。所以，在一些实施方式中，led前驱体的有源层42可以被配置用于输出波长为至少360nm且不大于650nm的光线。可以通过控制量子阱层的厚度和in含量(x)，来控制有源层42产生的光线的波长。有源层44可以使用任何合适的方法来沉积以制造iii族氮化物薄膜，例如，金属有机化学气相沉积(mocvd)、氢化物气相外延(hvpe)、远程等离子体化学气相沉积(rpcvd)或分子束外延(mbe)。例如，在一些实施方式中，有源层44可在垂直于第一半导体表面22的方向上具有至少50nm的总厚度(即有源层40的所有层的组合)。在一些实施方式中，有源层44的总厚度可以不大于300nm。
[0090]
p型半导体层46包含iii族氮化物。例如，p型层可以包含gan。p型半导体层46形成在有源层上。p型半导体层46可以掺杂合适的电子受体，例如mg。p型半导体层46可以具有约10
17-10
21
cm-3
的受体密度(na)。p型半导体层46可以形成为连续层，覆盖每个led阱31中有源层44的暴露表面的大部分(例如全部)。在一些实施方式中，p型半导体层46在垂直于第一半导体层22的方向上可以具有至少50nm的厚度。在一些实施方式中，p型半导体层46在垂直于第一半导体层22的方向上的厚度可以不大于400nm。
[0091]
在一些实施方式中，单片led堆叠40的每一层可以使用任何合适的方法来沉积以制造iii族氮化物薄膜，例如金属有机化学气相沉积(mocvd)或分子束外延(mbe)。
[0092]
应理解单片led堆叠40的层将基本上在第一半导体层20的暴露表面上形成，而不是在led掩模层30的表面上形成。因此，单片led堆叠40将形成在led掩模层30限定的led阱31内。由于单片led堆叠40的层在led阱31中形成，因此单片led堆叠的led堆叠侧壁与led掩模层30的led阱侧壁一致。也就是说，led阱侧壁34被配置用于在生长单片led堆叠时成形led堆叠侧壁47。因此，led阱31的led阱侧壁可用于控制所生长的单片led堆叠40的形状。具体地，可以实现led堆叠侧壁的各种不同的形状和轮廓，如下面更详细地解释的。
[0093]
应理解，单片led堆叠40的总厚度将取决于形成单片led堆叠的层数和层的厚度。例如，单片led堆叠40在垂直于第一半导体层表面22的方向上可具有至少400nm的厚度。在一些实施方式中，单片led堆叠40在垂直于第一半导体层表面22的方向上可具有不大于2.7μm的厚度。
[0094]
图4和图5示出了led阱侧壁34和单片led堆叠40之间的两种可能界面的详细视图。在图4中，单片led堆叠40的层已经生长在大致均匀的层中，这些大致均匀的层各自延伸跨
过led阱31。因此，在图4的实施方式中，单片led堆叠的每一层的生长速率在led阱31的所有区域上基本相同。具体地，单片led堆叠40的层的生长速率在led阱31的靠近led阱侧壁34的区域中与其在朝向led阱侧壁31中心的区域中通常是相同的。
[0095]
在图5的实施方式中，单片led堆叠40的朝向led阱侧壁34的层具有与朝向led阱31的中心不同的厚度(垂直于第一半导体层20)。如图5所示，由于生长速率较低，单片led堆叠40的层在靠近led阱侧壁34的区域处可能更薄。由于iii族氮化物层的纤锌矿晶体结构，单片led堆叠的层42、44、46可沿着该区域的倾斜平面生长。在图5中，led堆叠侧壁47在大致垂直于第一半导体层20的方向上延伸，使得其与led阱侧壁34一致。p型半导体层46的顶表面延伸远离led阱侧壁34。
[0096]
在图4和图5中，应理解，led堆叠侧壁47与led阱的led阱侧壁34一致。在图10和图11中，单片led堆叠40的每一层由led阱侧壁34终止。也就是说，每个单片led堆叠40通过led掩模层30与其它单片led堆叠40分离。因此，每个单片led堆叠40的层与其它单片led堆叠40的层是不连续的。相应地，每个单片led堆叠40的成型层与其它可能在相同的第一半导体层20上形成的单片led堆叠40进行适当的电子隔离，以用于形成led。因此，根据本实施方式的形成led前驱体的方法可以减少或消除在形成led前驱体期间与电隔离led堆叠的沉积层有关的处理步骤。
[0097]
在一些实施方式中，可理解，掩模层30还充当用于led堆叠侧壁47的钝化层。因此，如图4和图5所示，掩模层30将对led堆叠侧壁47的表面状态进行钝化。因此，根据本实施方式的方法形成的led前驱体可以结合钝化层作为制造过程的一部分，从而使led前驱体的制造更加高效。
[0098]
在图2-图5中，led阱侧壁34被描述成大致垂直于第一半导体层20延伸。在其它实施方式中，led阱侧壁34可以被配置为在led堆叠侧壁47上赋予不同的侧壁轮廓。这种led阱侧壁的示例如图6-图8所示。
[0099]
在图6和图7中，led阱侧壁34的在第一半导体层20和led掩模层30的顶表面32之间延伸的一部分相对于垂直于第一半导体层20顶表面的方向倾斜。在图6和图7中，led阱侧壁34在led掩模层30的所有限定led阱31的表面上具有相同的倾斜度。当然，在其它实施方式中，led阱侧壁34的倾斜度可以根据围绕led阱31的周长而变化。
[0100]
在图6中，led阱侧壁34相对于(第一半导体层20的)垂直方向倾斜，使得在平行于第一半导体层20的顶表面22的平面中，led阱31的横截面积在从第一半导体层20的顶面22朝向led掩模层的顶表面32的方向上增大。在图6中，led侧壁34在led阱侧壁34和第一半导体层20的暴露表面24之间以钝角(α)倾斜。
[0101]
在图7中，led阱侧壁34相对于(第一半导体层20的)垂直方向倾斜，使得在平行于第一半导体层20的顶表面22的平面中，led阱31的横截面积在从第一半导体层的顶表面朝向led掩模层30的顶表面32的方向上减小。在图7中，led侧壁34在led阱侧壁34和第一半导体层20的暴露表面24之间以锐角(β)倾斜。
[0102]
在图8中，led阱侧壁34具有包含多个led阱侧壁部分的复合轮廓。因此，led阱侧壁34可以包括沿第一方向延伸的第一led阱侧壁部分34a，以及沿第二方向延伸的第二led阱侧壁部分34b。在图8的实施方式中，第一led侧壁部分34a从第一半导体层20延伸到第二led侧壁部分34b，第二led侧壁部分34b从第一led侧壁部分34a延伸到led掩模层30的顶表面
32。如图8所示，第一led侧壁部分34a沿大致垂直于第一半导体层的第一方向延伸，第二led阱侧壁部分34b沿相对于垂直方向倾斜的第二方向延伸。应理解，图8是复合轮廓的一个可能示例。在其它实施方式中，复合轮廓可以由多个led阱侧壁部分形成。每个led阱侧壁部分沿相应方向延伸，垂直方向或相对于垂直方向的倾斜方向(锐角或钝角)，以形成任何所需的复合轮廓。
[0103]
在图8中，单片led堆叠40的有源层44沿第二led阱侧壁部分34b的一部分布置。n型半导体层42被布置为填充第一led阱侧壁部分34a。因此，单片led堆叠40包括n型半导体层的细长柱状部分，该细长柱状部分在有源层44和第一半导体层20之间延伸(朝向发光表面28)。因此，n型半导体层42充当led前驱体的光导结构，以帮助提高光提取效率和/或改善从led提取的光的准直度。
[0104]
这样，在图8中，每个led阱侧壁的准直部分34a从第一半导体层20沿大致垂直于第一半导体层20的方向延伸。该准直部分导致形成led堆叠侧壁的准直部分47a。led堆叠侧壁的准直部分从第一半导体层20沿大致垂直于第一半导体层20的方向延伸。led阱侧壁还包括led阱侧壁的锥形部分34b，该锥形部分在准直部分34a和led掩模层30的顶表面32之间延伸。锥形部分34a以锐角倾斜，使得在平行于第一半导体层20的顶表面22的平面中，led阱31的横截面积在从第一半导体层的顶表面朝向led掩模层30的顶表面的方向上减小。这导致以锐角倾斜的led堆叠侧壁的锥形部分47b的形成。led堆叠侧壁的锥形部分47b从准直部分47a延伸到单片led堆叠40的顶表面。
[0105]
可以使用本领域技术人员已知的光刻技术来形成led掩模侧壁的复合轮廓。
[0106]
尽管图6-图8中所示的led掩模侧壁34的示例包括大体平面化(即平坦的)表面，也应理解，在其它实施方式中，led掩模侧壁34可以包括凹入部分或凸出部分。因此，led堆叠侧壁47也可以包括凹入部分或凸出部分。
[0107]
通过在led阱31中沉积单片led堆叠40，led前驱体可以被提供。按照步骤101-104，通过添加电接触和相关电路，led前驱体可以被进一步处理以形成led。图1的步骤105至107概述了用于形成led的附加的工艺步骤。
[0108]
一旦在led阱31中形成单片led堆叠40，该方法的步骤105包括形成与单片led堆叠的接触，并使接触表面平面化以用于衬底键合。步骤105可以根据led掩模层30的进一步处理程度以各种方式执行。现在将描述两种可能的方法。在第一种方法中，如图9-图13中所示，led阱侧壁34被保留。在第二种方法中，如图14-图18所示，在沉积接触层之前去除led掩模层30。
[0109]
在第一种方法中，在p型半导体层46的顶表面上可形成阳极接触层50。阳极接触层可以包括用于与p型半导体层46形成欧姆接触的任何合适的材料。
[0110]
可以使用任何合适的图案化技术来图案化阳极接触层50。例如，可以使用光刻工艺对阳极接触层50进行图案化。在图9所示的示例中，阳极接触层50被图案化以覆盖每个单片led堆叠40的顶表面。阳极接触层50沉积在led阱31中。因此，led掩膜层30的顶表面沿垂直于第一半导体层的方向延伸超过阳极接触层50。通过在led阱中沉积阳极接触层50，阳极接触层形成为单片led堆叠40的一部分。
[0111]
在阳极接触层50沉积之后，led前驱体被平面化。平面化led前驱体提供了led前驱体的适用于键合到背板电子衬底的表面。根据第一种方法，led前驱体使用化学机械抛光
(chemical mechanical polishing,cmp)工艺进行平面化。图10示出了图9的led前驱体经受cmp处理的示意图。如图10所示，led掩模层中的在垂直于第一半导体层的方向上延伸超过阳极接触层50之外的那部分已被去除。因此，cmp工艺从led掩模层的顶表面上去除led掩模层的第二部分，使得led掩模层的剩余第一部分与单片led堆叠的顶表面形成平面化表面。因此，cmp工艺之后，led掩模层30的顶表面与阳极接触层50的顶表面52(即单片led堆叠40的顶表面)形成基本连续的平面。
[0112]
所述化学机械抛光工艺可以是任何已知的适合与iii族氮化物一起使用的cmp工艺等。
[0113]
一旦形成平面化表面，led前驱体就可以被键合到背板电子衬底60上(图1的步骤106)。图11示出了背板电子衬底60与led前驱体对齐以进行衬底键合的示例。背板电子衬底包括多个接触焊盘62和电介质键合层64。
[0114]
接触焊盘62可以被布置在背板电子衬底上，布置方式对应于阳极接触/单片led堆叠40在第一半导体层20上的布置。接触焊盘62被配置用于在背板电子衬底60和阳极接触50之间形成电连接。接触焊盘60在键合过程中可以被布置成与阳极接触50形成扩散键合、直接键合或共晶键合。
[0115]
电介质键合层64围绕背板电子衬底60上的接触焊盘62布置。电介质键合层在键合过程中可以被配置为与led掩模层30形成键合，从而形成混合衬底键合。更多有关合适的混合键合工艺的信息在gb1917182.6中至少有说明。
[0116]
可以通过施加压力和/或温度将衬底键合在一起。例如，在一些实施方式中，在对齐之后，衬底可以在压机中，以至少100
°
的温度被压在一起。在一些实施方式中，可以施加至少10kn的压力。在一些实施方式中，可以施加至少20kn、30kn或40kn的压缩力。通过对要键合的衬底施加更大的压缩力，可以提高在衬底之间形成键合的可靠性。在一些实施方式中，压机可以施加不大于45kn的压缩力，这是为了降低衬底断裂的风险，以及降低接触焊盘62和阳极接触50在键合过程中出现不希望的变形的风险。
[0117]
一旦led前驱体与背板电子衬底60键合到一起，就可以去除衬底10(图1中的步骤107)。图12示出了去除衬底10从而暴露第一半导体层20的发光表面28的示意图。
[0118]
去除衬底后，可以对第一半导体层20的发光表面28进行进一步的处理步骤。例如，在图13中，公共阴极接触70在第一半导体层20上形成。由于公共阴极接触70形成在发光表面28上，本实施方式中的公共阴极包括一种对可见光透明的材料。例如，公共阴极接触70可以包括氧化铟锡，或任何其它合适的透明导电氧化物。当然，应理解图13仅是公共阴极接触70一种可能布置的示例。在其它实施方式中，可以使与第一半导体层20进行的电接触穿过led掩模层30到达背板电子衬底60。
[0119]
如图13所示，可以在去除衬底之后形成另外的光导结构80。在图13中，光导结构80在每个单片led堆叠40周围形成从而防止led之间的串扰。例如，光导结构可以包括al、ag、au或任何其它合适的金属。在一些实施方式中，光导结构可以包括反射器，例如分布式布拉格反射器(distributed bragg reflector,dbr)。因此，应理解，可以根据上面概述的第一种方法形成led阵列。
[0120]
根据第二种方法，led阵列也可以被提供。第二种方法如图14-图18所示。
[0121]
如图14所示，可以在形成单片led堆叠40之后选择性地去除led掩模层30。在图14
的实施方式中，基本上所有的led掩模层30都被去除。因此，led堆叠侧壁47在图14所示的中间处理步骤期间暴露。
[0122]
与p型半导体层46和第一半导体层20的接触可以被形成。如图14所示，阳极接触50可以在p型半导体层46的顶表面上形成。阳极接触50可以包括与上面讨论的用于第一种方法中的阳极接触50类似的材料。
[0123]
阴极接触71也可以被形成，它被配置为与第一半导体层20进行电接触。如图14所示，可以在至少部分单片led堆叠上提供绝缘层74，从而在阴极接触71和单片led堆叠40之间提供电隔离。
[0124]
在形成接触(阳极接触50和阴极接触71)之后，间隙填充绝缘体90可以在单片led堆叠40之间的空隙中形成。因此，间隙填充绝缘体填充去除led掩模层后留下的剩余空隙。可沉积间隙填充绝缘体，其包括顶部绝缘体表面92，该表面分别与阳极接触50和阴极接触71的顶表面52、72形成基本连续的平面化表面(即平坦表面)。
[0125]
在去除led掩模层30之后，间隙填充绝缘体可以被配置为填充单片led堆叠40之间的空隙。间隙填充绝缘体包括绝缘材料从而确保每个单片led堆叠不会短路在一起。间隙填充绝缘体还用来作为每个单片led堆叠40的led堆叠侧壁47的钝化层。间隙填充绝缘体90可以包括sio2、sin
x
或任何其它合适的绝缘体。例如，可以通过化学气相沉积方法或其它合适的沉积技术来形成间隙填充绝缘体90。
[0126]
一旦形成平面化表面，led前驱体可以键合到背板电子衬底60(图1中的步骤106)。图16中示意性地示出了将led前驱体键合到背板衬底的方法。在图16中，背板电子衬底60与第一半导体层20上的阳极接触和阴极接触对齐。将两个衬底键合在一起的方法可以以与上述方法类似的方式执行。
[0127]
在键合衬底之后，可以从第一半导体层20去除衬底10(图1中的步骤107)。图17中示出了这一过程的示意图。用于执行该步骤的步骤可以与上面针对第一种方法描述的步骤基本相同。在去除衬底10之后，剩余结构包括led的阵列(即led阵列)。
[0128]
在图18中，可以在第一半导体层20的发光表面上形成额外的光导结构(即透镜84)。例如，第一半导体层的发光表面可以进一步被图案化或成形。光导结构84可以包括诸如透镜84等准直结构以改进从led的光提取。
[0129]
在图19中，图18的实施方式被进一步处理以包括光导结构80从而减少串扰(即，串扰减少结构)。可以在每个led周围提供串扰减少结构以减少或防止led之间的串扰。光导结构80的提供方式可以以与图13的光导结构类似。
[0130]
因此，根据本公开的方法，可以由led前驱体阵列形成led阵列。