射频辅助等离子体生成中的阻抗变换的制作方法

射频辅助等离子体生成中的阻抗变换
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背景技术：

2.在此包含的背景及上下文的描述仅针对整体呈现公开内容的上下文的目的而提供。本公开内容的许多呈现发明人的成果，且单纯由于如此成果在背景技术部分中描述或在本文其他位置呈现为上下文并不表示将这样的成果认为是现有技术。
3.用于形成集成电路的半导体晶片的制造可能包括许多不同的处理步骤。在可能在各种材料沉积到半导体晶片上之后发生的某些处理步骤中，材料可能被蚀刻掉，以便使得诸如金属之类的附加材料能被沉积。这种沉积可以涉及导电迹线、晶体管栅极、通孔、电路元件等的形成。然而，至少在某些情况下，半导体制造工艺，例如涉及基于等离子体的蚀刻、等离子体增强原子层沉积或其他工艺的那些工艺，无法控制的工艺变化可能会导致较低的产量、成本、半导体布局和掩模的重新设计等等。在一些情况下，响应于耦合到用于形成等离子体的制造室的能量的变化，可能会导致这种不可控的工艺变化。因此，增加对基于等离子体的晶片蚀刻和/或等离子体增强的原子层沉积或其他制造工艺的控制的技术仍然是一个活跃的研究领域。


技术实现要素：

4.在一方面，提供了一种用于向设备提供信号的装置，其中该装置包括：一个或多个射频(rf)信号发生器；一条或多条电气小传输线，其用于将来自所述一个或多个rf信号发生器的信号耦合到制造室；以及电抗电路，其用于将所述电气小传输线中的每一条的阻抗从具有第一阻抗灵敏度的区域变换到具有第二阻抗灵敏度的区域。
5.在一些方面，所述电抗电路至少包括串联电抗。在一些方面，所述电抗电路至少包括并联电纳。在一些方面，所述电抗电路至少包括串联电抗和并联电纳。在一些方面，所述具有相对高阻抗灵敏度的区域对应于阻抗空间中的区域，并且所述阻抗的实部对应于大于约100欧姆的值。在一些方面，所述相对低阻抗灵敏度的区域对应于阻抗空间中的区域，并且其中所述阻抗的实部对应于小于约100欧姆的值。在一些方面，用于变换所述阻抗的所述电抗电路避免谐振传输线在小于来自所述rf信号发生器中的一个或多个的信号的频率的任何频率下的可能性。在一些方面，所述电气小传输线对应于在小于所述rf信号发生器在所述传输线的介质中产生的所述信号的频率的频率下将阻抗从所述相对高阻抗敏感度的区域变换到所述相对低阻抗敏感度的区域而不遍历传输线谐振的传输线。在一些方面，与所述电抗电路的损耗相结合的所述电气小传输线的电阻损耗对应于小于约20％。在一些方面，所述电气小传输线的电阻损耗对应于小于10％。
6.在另一方面，提供了一种装置，其中该装置包括：电气小传输线，其用于将来自rf
信号发生器中的一个或多个的信号耦合到制造室；以及电抗电路，其将所述电气小传输线的阻抗从相对高阻抗灵敏度的区域转换到相对低阻抗灵敏度的区域，所述电抗电路用于在与通过传输线的长度移动的方向相反的方向上移动阻抗控制点。
7.在一些方面，所述电气小传输线对应于在小于所述rf信号发生器在所述传输线的介质中产生的所述信号的频率的频率下将所述阻抗控制点从所述相对高阻抗敏感度的区域移动到所述相对低阻抗敏感度的区域而不遍历传输线谐振的传输线。在一些方面，所述电抗电路包括串联容抗。在一些方面，所述电抗电路包括至少并联感纳。在一些方面，所述电抗电路包括串联容抗和并联感纳。在一些方面，与所述电抗电路的损耗相结合的所述电气小传输线的电阻损耗对应于小于约20％。在一些方面，所述电气小传输线的电阻损耗对应于小于10％。
8.在另一方面，提供了一种集成电路制造室，其中该集成电路制造室包括：多个集成电路制造站；一个或多个输入端口，其用于将射频(rf)信号耦合到所述多个集成电路制造站中的至少一个；电气小传输线，其用于将来自rf信号发生器中的一个或多个的信号耦合到所述制造室；以及电抗电路，其用于将所述电气小传输线的阻抗从相对高阻抗灵敏度的区域转换到相对低阻抗灵敏度的区域。
9.在一些方面，所述具有相对高阻抗灵敏度的区域对应于阻抗空间中的区域，并且其中所述阻抗的实部对应于大于约100欧姆的值。在一些方面，所述相对低阻抗灵敏度的区域对应于阻抗空间中的区域，其中所述阻抗的实部对应于小于约100欧姆的值。在一些方面，具有所述第一阻抗灵敏度的区域对应于具有低阻抗灵敏度的区域，并且具有所述第二阻抗灵敏度的区域对应于具有高阻抗灵敏度的区域。
附图说明
10.图1显示了用于利用任意数量的工艺在半导体衬底上沉积膜的衬底处理装置。
11.图2是示出了根据一实施方案的用于执行半导体制造工艺的系统的各种部件的框图。
12.图3示出了根据一实施方案的耦合到多站集成电路制造室的站的射频(rf)功率的功率与时间的关系曲线。
13.图4是示出根据一实施方案的通过不同长度的传输线耦合到负载(z
l
)的rf匹配单元的图，以及阻抗空间中的对应阻抗图。
14.图5a和5b描绘了根据实施方案的在rf匹配单元的控制点处响应于不同长度的传输线的阻抗灵敏度。
15.图6a和6b是示出根据一实施方案使用电气小传输线和电抗元件的示意图，所述电气小传输线和电抗元件被布置为将控制点的阻抗从阻抗空间的相对高阻抗灵敏度区域变换到阻抗空间的相对低阻抗灵敏度区域。
16.图7是根据实施方案的传输线模型的电路图。
具体实施方式
17.在特定实施方案或实现方案中，射频(rf)辅助等离子体生成中的阻抗变换可用于各种半导体制造工艺，例如基于等离子体的晶片制造。阻抗变换可以带来以允许动态调整
由多站处理室的一个或多个站呈现的变化负载的方式更容易地控制传送到所述处理室的所述站的rf功率的能力。这种动态调整提供了一种实时能力，以将站内等离子体呈现的负载阻抗与一个或多个射频功率发生器的源阻抗相匹配，即使这样的负载在制造工艺的过程中可能会经历显著的增加和减少也如此。因此，可以增加传送到各个站的rf功率，同时可以减少从rf功率发生器反射的rf功率。
18.某些实施方案或实现方案可用于多种晶片制造工艺，例如各种等离子体增强原子层沉积(ald)工艺、各种等离子体增强化学气相沉积(cvd)工艺，或可以在单次沉积工艺期间即时(on-the-fly)使用。在某些实现方案中，rf功率匹配网络利用简化的电路拓扑来适应任何信号频率下的负载变化，所述任何信号频率例如中频(例如，介于300khz和3mhz之间的频率)、高频(例如，介于3mhz和30mhz之间的频率)和非常高的频率(例如，介于30mhz和300mhz之间的频率)。然而，在其他实现方案中，rf功率匹配网络可以在任何信号频率下操作，例如在相对较低的频率下，例如在50khz和300khz之间的频率下操作，以及在较高的信号频率下，例如在300mhz以上的频率下操作。
19.应当注意，虽然本文描述的特定实施方案可以显示和/或描述用于与处理室的4个站一起使用的电气小传输线和电抗元件，但在其他实施方案中，可以使用处理室的较少数量的站，例如1个站、2个站或3个站。在其他实施方案中，电气小传输线和电抗元件可以与处理室的更多站一起使用，例如与处理室的5个站、6个站、7个站、8个站、10个站、12个站或任何其他数量的站一起使用。
20.半导体器件的制造通常涉及在集成制造工艺中在平面或非平面衬底上沉积一层或多层薄膜。在集成工艺的一些方面，沉积符合衬底形貌的薄膜可能是有用的。在某些情况下有用的一种类型的反应涉及化学气相沉积(cvd)。在典型的cvd工艺中，气相反应物同时被引入反应室的站并进行气相反应。反应产物沉积在衬底表面上。该反应可以由等离子体驱动，在这种情况下，该工艺可称为等离子体增强化学气相沉积(pecvd)反应。如此处所使用的，除非另外指出，否则术语cvd旨在包括pecvd。cvd工艺具有某些缺点，使其在某些情况下不太适合。例如，cvd气相反应的质量传输限制可能导致“面包条形”沉积效果，该沉积效果在顶表面(例如，栅极堆叠件的顶表面)处呈现较厚的沉积，而在凹陷表面(例如，栅极堆叠件的底角)处呈现较薄的沉积。此外，因为一些管芯会具有不同设备密度的区域，因此跨衬底表面的质量传输效应可能导致管芯内和晶片内的厚度变化。这些厚度变化会导致某些区域的过度蚀刻以及其他区域的蚀刻不足，这会降低设备性能和管芯良率。与cvd处理有关的另一个问题是他们通常不能在高深宽比的特征中形成保形膜。随着设备尺寸的不断缩小，这个问题可能会变得越来越严重。
21.在另一示例中，一些其他的沉积工艺涉及多个膜沉积循环，其中每一者会产生“离散的(discrete)”膜厚度。例如，在原子层沉积(ald)中，放置薄膜层并且用于重复顺序事项的任何技术可被视为涉及多个沉积循环。随着在半导体工业中设备及特征尺寸的持续缩小，且还随着三维设备结构在集成电路(ic)设计中变得更加普遍，沉积的薄保形膜(材料膜相对于下方结构的形貌具有均匀厚度，即使是非平面的)的能力也更加重要。ald是十分适合保形膜沉积的一种成膜技术，这是由于以下事实：ald的单一循环沉积单一薄材料层，其厚度受一或更多膜前体反应物的量所限制，所述膜前体反应物在其自身的成膜化学反应之前可吸附在衬底表面上(即，形成吸附受限层)。接着，可使用多个“ald循环”以建构所需厚
度的膜，并且由于各层是薄且保形的，因此所得到的膜基本上与下方设备结构的形状共形。在某些实施方案中，各ald循环包括下列步骤：
22.将衬底表面暴露于第一前体。
23.清扫(purge)衬底所在的反应室。
24.激活衬底表面的反应，通常是利用等离子体、和/或第二前体。
25.清扫衬底所在的反应室。
26.ald循环的持续时间通常可少于25秒、或少于10秒、或少于5秒。ald循环的一个(或更多)等离子体暴露步骤可具有短的持续时间，例如1秒或更短的持续时间。
27.图1示出了使用任何数量的工艺而将膜沉积在半导体衬底上的衬底处理装置。图1的装置100使用处理室的单一处理站102，该处理站102在内部容积中具有单一衬底保持器108(例如，基座)，该内容积可通过真空泵118而维持在真空下。气体输送系统101和喷头106也流体连接至该处理室，以用于输送(例如)膜前体、载体气体、和/或清扫气体、和/或处理气体、第二反应物等。在图1中还显示了用于在处理室中产生等离子体的装备。图1中所示意性描绘出的装置可适用于尤其执行等离子体增强cvd。
28.为了简单起见，将处理装置100描绘成处理室的独立的处理站(102)，其用于维持低压环境。然而，应理解，可将多个处理站包括于如本文所述的公共处理工具环境中(例如，在公共反应室内)。举例而言，图2描绘了多站处理工具的实现方案，其将在下文进一步详细讨论。此外，应理解，在一些实现方案中，处理装置100的一或更多硬件参数(包括本文详细讨论的那些)可通过一或更多个系统控制器而以编程方式进行调整。
29.处理室的站102与气体输送系统101流体连通，用于将工艺气体(其可包括液体和/或气体)输送至分配喷头106。气体输送系统101包括混合容器104，其用于将输送至喷头106的工艺气体进行混合和/或调节。一或更多个混合容器入口阀120可控制工艺气体向混合容器104的导入。
30.一些反应物可以在汽化以及随后输送至处理室的处理站102之前以液体形式储存。图1的实现方案包括汽化点103，其用于汽化将被供应到混合容器104的液态反应物。在一些实现方案中，汽化点103可以是加热的液体注入模块。在一些其他实现方案中，汽化点103可以是加热的汽化器。在还有的其他实现方案中，可以从处理站消除汽化点103。在一些实现方案中，汽化点103上游的液体流量控制器(lfc)可提供用于控制用于汽化并输送至处理站102的液体的质量流量。
31.喷头106将工艺气体和/或反应物(例如，膜前体)朝在处理站处的衬底112分配，其流量由喷头上游的一个以上的阀(例如，阀120、120a，105)控制。在图1所示的实现方案中，衬底112被定位于喷头106下方，并且显示为放置在基座108上。喷头106可以具有任何合适的形状，并且可以具有任何合适数量和布置的端口以将处理气体分配至衬底112。在具有两个或更多个站的一些实现方案中，气体输送系统101包括在喷头上游的阀或其他流量控制结构，其可以独立地控制工艺气体和/或反应物向每个站的流动，使得气体可以流向一站，而不是流向另一站。此外，气体输送系统101可以配置为独立地控制在多站式装置中输送到每个站的工艺气体和/或反应物，使得提供给不同站的气体组成是不同的；例如，在相同时间，气体成分的分压会在多个站之间变化。
32.将容积107定位于喷头106下方。在一些实现方案中，可升高或降低基座108以将衬
底112暴露于容积107和/或改变容积107的容积。任选地，基座108可在沉积处理的部分期间降低和/或升高，以调节在容积107内的处理压力、反应物浓度等等。
33.在图1中，喷头106和基座108电耦合至射频电源114和匹配网络116，以对等离子体产生器供电。在一些实现方案中，可以通过控制处理站压力、气体浓度、rf功率源等等中的一者以上，将等离子体能量(例如，经由具有适当机器可读指令和/或控制逻辑的系统控制器)进行控制。例如，射频电源114和匹配网络116可以在任何合适的功率下操作，以形成具有期望的自由基物质成分的等离子体。同样，射频电源114可以提供任何合适的频率或频率组和功率的rf功率。
34.在一些实现方案中，利用系统控制器中的适当的硬件和/或适当的机器可读指令来控制等离子体点燃和维持条件，该系统控制器可以经由一系列输入/输出控制(ioc)指令来提供控制指令。在一个示例中，以处理配方的等离子体活化配方的形式提供用于设置用于等离子体点燃或维持的等离子体的指令。在某些情况下，工艺配方可以顺序地安排，使得用于工艺的所有指令与该工艺同时执行。在一些实现方案中，用于设置一个或多个等离子体参数的指令可以被包括在等离子体工艺之前的配方中。例如，第一配方可以包括用于设置惰性气体(例如，氦气)和/或反应气体的流率的指令，用于将等离子体产生器设定至功率设定点的指令以及用于第一配方的时间延迟指令。第二后续配方可以包括用于启用等离子体产生器的指令以及用于第二配方的时间延迟指令。第三配方可以包括用于禁用等离子体产生器的指令和用于第三配方的时间延迟指令。应理解的是，在本公开内容的范围内，可以以任何合适的方式进一步细分和/或重复这些配方。
35.在一些沉积工艺中，等离子体激励持续时间为约几秒或更长时间。在此处描述的某些实现方案中，可以在处理循环期间施加短得多的等离子体激励。这些可以在小于50毫秒的量级，其中25毫秒是特定的示例。
36.为了简单起见，在图1中将处理装置100描绘为用于维持低压力环境的处理室的独立站(102)。然而，可以理解的是，多个处理站可以被包括在多站式处理工具环境中，例如图2所示，其描绘了多站式处理工具的实施方案的示意图。
37.处理装置200采用集成电路制造室263，该集成电路制造室包括多个制造处理站，每个处理站可用于在特定处理站处对保持在晶片保持器(例如图1的基座108)中的衬底执行处理操作。在图2的实施方案中，集成电路制造室263被显示为具有四个处理站251、252、253和254，以及4根电缆266，它们通过输入端口267向四个处理站中的每一个提供rf功率。其他类似的多站式处理装置可以根据实现方案以及例如所期望程度的平行晶片处理、尺寸/空间限制、成本限制等等而具有更多或更少的处理站。图2中还显示了衬底搬运机械手275，其可以在系统控制器290的控制下运行，配置为从晶片盒(在图2中未显示)移动衬底而从装载端口180进入集成电路制造室263，且到达处理站251、252、253和254中的一者上。
38.图2还描绘了用于控制处理装置200的处理条件和硬件状态的系统控制器290的实施方案。系统控制器290可以包括一个或多个存储器设备、一个或多个大容量存储设备、以及一个或多个处理器。该一个或多个处理器可以包括中央处理单元、模拟和/或数字输入/输出连接件、步进马达控制器板等等。在一些实施方案中，系统控制器290控制处理工具200的所有活动。系统控制器290执行存储在大容量存储设备中的系统控制软件，可以将其加载到存储器设备中，并且在系统控制器的硬件处理器上执行。由系统控制器290的处理器执行
的软件可以包括指令，其用于控制时序、气体混合物、制造室和/或站压力、制造室和/或站温度、晶片温度、衬底基座、卡盘和/或承载座位置、在一个或多个衬底上执行的循环数、以及由处理工具200所执行的特定处理的其他参数。这些编程的处理可以包括各种类型的处理，包括但不限于：与确定在室内部的表面上的堆积量有关的处理、与膜在衬底上的沉积有关的包含多个循环的处理、以及与清洁室有关的处理。可以以任何合适的方式来配置可以由系统控制器290的一个或多个处理器执行的系统控制软件。例如，可以写入各种处理工具部件子程序或控制对象，以控制执行各种工具处理所需的处理工具部件的操作。
39.在一些实施方案中，用于通过系统控制器290的处理器执行的软件可以包括用于控制上述各种参数的输入/输出控制(ioc)序列指令。例如，衬底的沉积和沉积循环的每个阶段可以包括由系统控制器290执行的一个或多个指令。用于设置ald/cfd沉积处理阶段的处理条件的指令可以包括在相应的ald/cfd沉积配方阶段中。在一些实施方案中，配方阶段可以被顺序地布置，使得用于处理阶段的所有指令与该处理阶段同时执行。
40.在一些实施方案中，可以采用存储在系统控制器290的大容量存储设备和/或系统控制器290可访问的存储器设备上的其他计算机软件和/或程序。为此目的的程序或程序片段的示例包括衬底定位程序、处理气体控制程序、压力控制程序、加热器控制程序、以及等离子体控制程序。衬底定位程序可以包括用于处理工具部件的程序代码，处理工具部件用于将衬底装载到(图2的)基座108上并且控制在衬底与处理装置200的其他零部件之间的间隔。定位程序可以包括用于根据需要适当地将衬底移入和移出反应室的指令，以在衬底上沉积膜并清洁室。
41.工艺气体控制程序可以包括程序代码，其用于控制气体组成和流率以及任选地用于在沉积之前使气体流入一个或多个处理站以稳定处理站中的压力。在一些实施方案中，工艺气体控制程序包括用于在反应室中的衬底上形成膜期间引入气体的指令。这可以包括对于不同数量的循环，针对批量衬底中的一个或多个衬底引入气体。压力控制程序可以包括程序代码，其用于通过调节例如在处理站的排放系统中的节流阀、流入处理站的气体流量等等来控制处理站中的压力。压力控制程序可以包括指令，其用于在批量处理期间在一个或多个衬底上不同数量的循环的沉积期间保持相同的压力。
42.加热器控制程序可以包括程序代码，其用于控制流到用于加热衬底的(图1的)加热单元110的电流。替代地，加热器控制程序可以控制传热气体(例如，氦气)向衬底的输送。
43.在一些实施方案中，可以存在与系统控制器290相关联的用户接口。该用户接口可以包括显示屏、装置和/或处理条件的图形软件显示、以及诸如指向设备、键盘、触控屏、麦克风等等用户输入设备。
44.在一些实施方案中，由系统控制器290调整的参数可以涉及处理条件。非限制性的示例包括处理气体成分和流率、温度、压力、等离子体条件等等。这些参数可以以配方的形式提供给用户，其可以使用用户接口输入。整批衬底的配方可包括针对该批次内的一个或多个衬底的补偿循环计数，以考虑在处理该批次的过程中的厚度趋势。
45.可以通过来自各种处理工具传感器的系统控制器290的模拟和/或数字输入连接来提供用于监测处理的信号。可以通过处理工具200的模拟和/或数字输入连接来输出用于控制处理的信号。可被监测的处理工具传感器的非限制性示例包括质量流量控制器、压力传感器(例如压力计)、热电偶等等。还可以包括传感器，其用来监测和确定室内部的一个或
多个表面上的堆积和/或室内的衬底上的材料层的厚度。经适当编程的反馈和控制算法可与来自这些传感器的数据一起使用，以维持处理条件。
46.系统控制器290可以提供用于实现上述沉积处理的程序指令。程序指令可以控制各种处理参数，例如dc功率水平、压力、温度、针对衬底的循环次数、在室内部的至少一个表面上的堆积量等等。指令可以控制参数以根据本文所述的各种实施方案操作膜堆叠件的原位沉积。
47.例如，系统控制器可以包括用于执行此处描述的技术的控制逻辑，例如(a)确定当前在沉积室内部的至少一个内部区域上的累积的沉积材料的量，将确定的沉积材料的量或从其导出的参数应用于在(i)实现目标沉积厚度所需的ald循环次数与(ii)代表累积的沉积材料量的变量之间的关系，以获得在给定当前在沉积室内部的内部区域上累积的沉积材料的量的情况下用于产生目标沉积厚度的ald循环的补偿数量，并且在该批次衬底中的一个或多个衬底上执行该补偿数量的ald循环。该系统还可以包括控制逻辑，其用于确定在室中的累积量已经达到累积极限并且响应于该确定而停止该批次衬底的处理，并且用于引起室内部的清洁。
48.除了由图2的系统控制器290所执行的前述确定的功能和/或操作之外，控制器可以额外地控制和/或管理rf子系统295的操作，该rf子系统295可以产生rf功率并将其经由射频输入端口267传送至集成电路制造室263。如此处进一步所述的，这样的操作可以涉及：例如，确定要传递给集成电路制造室263的rf功率的上和下阈值；确定传送到集成电路制造室263的rf功率的实际(例如实时)电平、rf功率激活/停用时间、rf功率开启/关闭持续时间、操作频率等等。
49.在特定实施方案中，集成电路制造室263可以包括除了输入端口267之外的输入端口(图2中未显示的额外的输入端口)。因此，集成电路制造室263可以利用8个rf输入端口。在特定实施方案中，集成电路制造室165的处理站251-254可以各自利用第一和第二输入端口，其中第一输入端口可以传送具有第一频率的信号，并且第二输入端口可以传送具有第二频率的信号。双频的使用可以带来改善的等离子体特性，这可以导致在特定限值之内的沉积速率和/或更容易控制的沉积速率。双频可能会带来其他期望的结果，不同于本文所述的那些。在某些实施方案中，可以利用介于约300khz与约300mhz之间的频率。
50.在图2中，来自rf信号源276的rf功率可以在四个输出通道之间分配，这些输出通道可以耦合到集成电路制造室263的输入端口267中的对应一个。在至少特定实施方案中，它可以用于将来自rf信号源276的rf功率分成相对相等的部分(例如相差约 1％)是有用的。因此，在示例中，如果rf信号源276提供1000w的输出功率，则约250w( 1％)被传送到制造室263的每个输入端口267。
51.图3示出了根据一个实施方案的耦合到多站集成电路制造室的站的rf功率的功率与时间的关系曲线。在图3中，竖直轴表示所输送的功率，其对应于由rf分配单元例如(图2的)单输入rf分配单元289输送到制造室的总功率。如总输入功率的波动曲线所指示的，输送到单输入射频分配单元的功率可能会发生显著变化，例如，其可能包括高达100w、150w或200w的变化。尽管图3描绘了总功率输入以及第一和第二处理站(sta1和sta2)的功率输入曲线，但在其他实施方案中，可以将功率耦合到多站制造室的更多站，例如3个站、4个站、5个站等。
52.响应于与多站集成电路制造室263的单个站相对应的高度不同的rf负载，可能会发生输送到单输入rf分配单元的功率波动。例如，在制造室263的站内发生转变期间，例如在原子层沉积工艺中使用的气体清扫期间，由单个站(例如站251、252、253、254中的一个)呈现的rf负载阻抗可能增加。在一些情况下，在原子层沉积循环的清扫部分期间，当从处理站清扫或抽出前体气体时，由特定站呈现的负载阻抗会显著增大。负载阻抗的这种增大可用于降低耦合到处理站的功率。相反，在原子层分布循环的一部分期间，当一定体积的前体气体被注入制造室时，由多站制造室的特定站呈现的输入阻抗可显著降低。
53.如图3所示，耦合到站1(sta1)的射频功率与耦合到站2(sta2)的射频功率相结合，总计形成总输入功率。因此，虽然未在图3中示出，但可以理解，如果总功率输入增加，则耦合到多站制造室的每个站的功率可以成比例地增加。此外，随着总功率输入的减少，耦合到多站制造室的每个站的功率可能会成比例地减少。然而，还可以理解的是，当多站制造室的总功率输入减少而耦合到特定站(例如，sta 1)的功率增加时，耦合到一个或多个其他站(例如，sta 2)的功率会减少，以保持基本恒定的总功率输入。
54.在图3的可以与具有两个处理站(sta 1和sta 2)的多站制造室有关的示例中，如果总功率输入保持稳定，例如处于标称值的100％的水平，耦合到多站制造室的单个站的功率可以保持在接近例如标称值的约50％的值。然而，同样如图3所示，有时，耦合到特定站(例如sta1)的rf功率可能会增加，可能会在短时间内增加，以响应例如由将气态前体转换成电离等离子体材料导致的负载阻抗的降低。响应于在sta 1处rf功率的增加，耦合到sta 2的rf功率可以减少与在类似的短暂时间段内的该增加相对应的量，以便总和等于总功率输入。然而，如图3所示，制造室的总功率输入可能偶尔会降低，这可能是由于rf功率发生器的输出阻抗与制造室的输入阻抗之间的不匹配而发生的。在这种情况下，当总功率输入减少且单个站(例如，sta 1)的功率增加时，耦合到不同站(例如，sta2)的功率可能会接近图3所示的下限阈值。
55.在特定实施方案中，可能不希望耦合到单个站的功率接近或达到特定的较低阈值。在一些情况下，响应于流向多站制造室的站的功率流下降到下阈值以下，该站可能代表高阻抗负载。因此，耦合到多站制造室的其他站的功率可能增加，这可能不希望地增加其他制造站中的等离子体密度。在一些情况下，多站集成电路制造室的站处的这种功耗增加可能导致电弧放电或其他异常等离子体事件。在一些情况下，低于阈值水平的功率耦合可能另外导致在多站制造室内发生的沉积速率的不平衡。因此，例如，如果耦合到站的功率低于sta 2的较低阈值，则可能需要扩展sta 2的制造工艺。这样的扩展可以包括额外的循环，例如原子层沉积循环，或者可以涉及其他额外的处理和/或计量以确定这样的功率降低是否对制造的晶片的质量产生负面影响。
56.因此，为了减少功率流下降到较低阈值以下的发生率，确保从rf功率发生器(例如rf信号源276)耦合的rf功率保持在一致且相对较高的水平可能是有用的。因此，输出端口，例如图2的单输入rf分配单元289的输出端口，可以包括匹配单元(图2中未示出)，其可以在没有用户输入的情况下操作以将电抗部件(例如，串联电容、串联电感、并联电容、并联电感)插入从rf信号源276开始的输入信号路径中。在一些情况下，单输入rf分配单元289可以利用一个或多个计算机处理器，其耦合到一个或多个存储器电路以允许执行一组计算机实现的指令(例如，算法)，这些指令可以用于将电抗部件动态插入从rf信号源276开始的信号
路径中。
57.图4是示出了根据一实施方案的通过第一或第二长度的传输线耦合到负载阻抗(z
l
)的rf匹配单元的图，以及代表性阻抗空间中的对应阻抗图。
58.在图4中，示意图401显示了rf信号源276被指示为向单输入rf分配单元289提供输入。如本文前面提到的，单输入rf分配单元289可以利用电抗部件(例如，串联电容、串联电感、并联电容、并联电感)，其在图4中用cser和cshu表示。电抗元件cser和cshu的值可以通过计算机控制，从而根据由多站集成电路制造室263的单个站呈现的负载的变化来动态调整。由制造室263的单个站呈现的负载阻抗在图4中表示为z
l
。虽然在图4中未显示，但附加负载阻抗由制造室263的其他站(例如，sta 1、sta 2、sta 3等)呈现。在特定实施方案中，单个站负载z
l
可以对应于具有相对小的实部和相对大的虚部的负载。在图4的特定示例中，在z
l
平面测得的阻抗可以表征为具有介于约1-10欧姆之间的实阻抗值和介于约10-40欧姆之间的虚阻抗值。
59.在特定的实施方案中，电气短电缆266，例如介于约35英寸和约45英寸之间的同轴电缆，可用于将单输入rf分配单元289耦合到多站集成电路制造室的站的输入端口。因此，在图4的示例中，将由z
l
在代表性阻抗空间402中呈现的负载阻抗从z
l
平面变换到单输入rf分配单元289的输出端口处的控制点对应于将z
l
平面旋转通过传输介质(例如同轴电缆)中的波长的大约一部分。在这种情况下，传输介质可以对应于50欧姆的同轴电缆。因此，在信号频率下(相对于代表性阻抗空间402的中心点)将负载旋转通过波长的一部分将负载变换为对应于具有介于约25-50欧姆之间的实部和介于约100-200欧姆之间的电抗分量的阻抗的阻抗值。代表性的阻抗空间402显示点(1)被旋转通过路径(2)，路径(2)对应于一个波长的大约一部分以到达点(3)。
60.可以理解，图4的代表性阻抗空间402包括阻抗灵敏度相对较低的区域(对应于阻抗的实部和虚部小于约100欧姆的代表性阻抗空间的区间)。代表性阻抗空间402可以另外包括阻抗灵敏度相对较高的区域(对应于阻抗的实部和虚部大于约100欧姆的阻抗空间的区间)。因此，可以理解的是，负载阻抗z
l
的平面旋转通过波长的一部分具有将阻抗z
l
从低阻抗灵敏度的区域(例如对应于相对低实阻抗和虚阻抗的区域(例如，电抗比电阻的比率《2.5))转换到高阻抗灵敏度的区域(例如对应于相对较高的实阻抗和虚阻抗的区域(例如，电抗比电阻的比率》2.5))的效果。然而，如关于图5a进一步讨论的，在某些情况下，可能难以确定电抗分量(例如图4的cser和cshu)的准确值，以便获得提供共轭的匹配或其他类型的匹配的容抗或感抗，该共轭的匹配或其他类型的匹配用于向负载阻抗z
l
提供最大功率流和最小反射功率。
61.图5a和5b描绘了根据实施方案的在rf匹配单元的控制点处响应于不同长度的传输线的阻抗灵敏度。如图5a所示，可能有问题的是，确定实现匹配(例如共轭匹配)所必需的实部和虚部，如果负载阻抗位于高阻抗灵敏度区域中，则会导致低反射系数。因此，例如通过电气短传输线(在10和100mhz之间的频率)转换阻抗可能导致由电阻和电抗电路元件引入的阻抗的不希望的高标准偏差。因此，匹配此类负载的努力可能需要多次迭代，因为电阻和电抗元件被插入匹配网络，被测试以确定插入此类元件对反射系数(或电压驻波比)的影响，然后进行调整和调重新测量，以努力将反射系数降低到阈值以下。这种阻抗变换在图4的代表性阻抗空间402中示出，其中点(1)处的负载阻抗zl位于低阻抗灵敏度的区域中。点
(1)旋转通过代表性阻抗空间的路径(2)导致负载阻抗z
l
转换为在高阻抗灵敏度的区域内的点(3)。
62.然而，再次参考图4，在代表性阻抗空间403，使用在介于约10mhz和约100mhz之间的频率处具有更大电气长度的rf电缆(266)可以用于将负载阻抗z
l
从阻抗灵敏度低的第一区域到阻抗灵敏度低的第二区域。如图4的代表性阻抗空间403所示，从点(1)通过路径(4)到点(5)的旋转对应于从低阻抗灵敏度的区域内的点到在低阻抗灵敏度的区域内的第二点的阻抗变换。路径(4)的长度对应于工作频率在10mhz和100mhz之间的10-20电缆所代表的波长数量。在一个示例中，例如图4的示例(右下部分)，一条15英尺的同轴电缆传输线代表略大于二分之一波长。还可以理解，通过路径(4)的这种旋转避免了试图在高阻抗灵敏度的区域内提供共轭匹配。
63.图5b说明了对应于代表阻抗空间403(图4)中指示的点(5)的实阻抗和虚阻抗的不确定性。如图5b所示，点(5)周围的不确定性对应于由电抗元件引入的阻抗中相对较低的标准偏差，以提供共轭匹配。因此，匹配这样的负载可能仅需要反射系数的单次测量，然后插入合适的电阻和/或电抗电路元件以将测量的反射系数驱动到低于阈值的值。
64.然而，应该指出，除了低阻抗灵敏度和高阻抗灵敏度的区域之外，图4的代表性阻抗空间402和403可以包括谐振和反谐振区间。例如，参考阻抗空间403，负载阻抗(z
l
)从点(1)到点(5)经由电气长(例如，在约10英尺和约20英尺之间)同轴电缆的变换对应于阻抗空间的交叉谐振和反-谐振点。例如，代表性阻抗空间403上所示的负载阻抗z
l
从点(1)通过路径(4)的变换被示为交叉点(6)，其可以对应于理论上无限阻抗的点。在这种情况下，传输线(例如同轴电缆)上存在的电压可能会增加到相对较高的值，而电流会降低到相对较低的值。响应于遍历反谐振点(6)的传输线中出现的这种高电压值可能导致同轴电缆的电介质击穿和/或导致其他不希望的后果。
65.应当注意，在特定实施方案中，阻抗变换可以从具有第一阻抗灵敏度的区域到具有第二阻抗灵敏度的区域发生。
66.代表性阻抗空间403上所示的路径(4)还与点(7)交叉或穿过点(7)，该点(7)可以表示理论上阻抗为0(零)的点。在这一点上，传输线(例如同轴电缆)上存在的电压可能会降低到非常低或可忽略的值，而电流会增加到非常高的值。如此高的电流值可能导致同轴电缆过热，这可能损坏同轴电缆和/或rf信号源276。
67.此外，除了穿越谐振(例如，高电流/低电压)点和反谐振(例如，高电压/低电流)点外，使用更长电缆(例如15英尺电缆)可能会导致其他不良后果，例如电阻损耗增加。此外，使用较长的电缆可能会引起电缆布线问题，其中多余的电缆长度必须盘绕、存放或以其他方式留出，以免干扰与制造室相关联的其他设备。例如，这种多余电缆长度的盘绕可能会产生寄生效应，其中盘绕电缆的相邻部分相互影响，这可能会导致电容增加，进而会影响电缆的特性阻抗(z0)。
68.因此，出于上述原因，可能需要使用电气小传输线(例如，约10英寸到50英寸的同轴电缆)而不是电气更长的传输线(例如，约10英尺到20英尺的同轴电缆)。在本文中，术语“电气小”涉及在不在比由rf信号发生器在传输线的介质中产生的信号的频率小的频率下遍历传输线谐振或传输线反谐振的情况下将阻抗从阻抗灵敏度相对较高的区域转换到阻抗灵敏度相对较低的区域的传输线。因此，作为示例，传输频率在1mhz和50mhz之间的信号
的40英寸传输线可以归类为电气小，因为将负载阻抗z
l
从代表性阻抗空间的点(1)转换到点(3)不遍历反谐振点(6)。另一方面，传送频率在约1mhz和50mhz之间的信号的15英尺传输线可以归类为非电气小，因为将负载阻抗z
l
从代表性阻抗空间的点(1)转换到点(5)遍历反谐振点(6)。
69.图6a和6b是根据一实施方案显示使用电气小传输线和电抗部件的示意图，所述电气小传输线和电抗部件被布置为将控制点的阻抗从阻抗空间的相对高阻抗灵敏度的区域转换为阻抗空间的相对低阻抗灵敏度的区域。
70.如图6a所示，电气长(例如，15英尺)电缆用于转换负载阻抗(zl)，该负载阻抗表示由多站集成电路制造室263的处理站呈现的负载。如之前参考图4和5a与5b所讨论的，负载阻抗(z
l
)可以从低阻抗灵敏度的区域中的第一点变换到低阻抗灵敏度的区域中的第二点。这种控制可以通过计算机控制的匹配网络(例如，通过执行适当的算法)在单输入rf分配单元289处实现。然而，同样如前所述，使用电气长(例如，15英寸)电缆或允许遍历代表性阻抗空间的谐振或反谐振点的其他传输线可能会带来不良后果，例如电阻损耗增加、寄生电容变化、电缆布线/存储问题等等。
71.因此，为了避免上述缺陷，可以利用电气小电缆连同适当的电抗电路来将负载阻抗从对应于多站制造室的站的输入端口的平面转换到所需的控制点。特定实施方案可以克服使用电气小电缆的缺点，例如将负载阻抗从低阻抗灵敏度的区域转换到高阻抗灵敏度的区域。因此，在图6b中，负载阻抗(z
l
)显示为从点(1)转换到点(2a)。如本文前面所述，这种变换对应于阻抗从低阻抗灵敏度的区域到高阻抗灵敏度的区域的变换。然而，通过插入集总元件并联电感器(例如，图6b中的l1)，单个rf分配单元的控制点处的阻抗通过插入l1创建的路径在代表性阻抗空间中移动。因此，可以理解，控制点的阻抗的这种变换可能是合乎需要的，因为这种变换有助于避免在阻抗空间的高阻抗敏感度部分进行匹配的必要性。通过使用集总元件串联电抗，例如在电路中插入c1，如图6b所示，可以实现负载阻抗从高阻抗灵敏度的区间到低阻抗灵敏度的区间的额外转换。可以理解，这种电抗的插入引起控制点的移动，例如从图6b的阻抗空间中的点(3a)到点(4)。
72.因此，在特定实施方案中，可以利用电气小传输线将rf分配单元耦合到输入端口，从而到达多站制造室的站。使用这种电气小传输线可以避免各种缺点，例如试图在高阻抗灵敏度的区域中提供共轭匹配。这种电气小传输线可以与引起容抗或感纳的电路元件的插入结合使用。使用这种电路元件有助于将阻抗从高阻抗灵敏度的区间转换回低阻抗灵敏度的区间。此外，使用这种电小的传输线，连同可以作为串联设备或并联设备耦合的适当的电感/电容电路元件，可以提供相对较低的电阻损耗，减少电容耦合，例如在较长并且也许是盘绕的传输线的相邻段之间的电容耦合，以及避免电缆布线问题。在特定实施方案中，通过使用电气小传输线(例如10英寸到50英寸同轴电缆)，传输线的电阻损耗可以减少到最小量，例如低于5％、低于10％，或低于15％。此外，虽然插入例如并联电感器和串联电容器之类的各种电路元件可能会导致电阻损耗。包括传输线损耗以及来自各种电路元件的损耗的组合损耗可以保持在标称水平以下，例如低于约20％。
73.虽然图6b的示例利用插入分流电感器来提供感纳，并且利用串联电容器来提供容抗，但是在其他实施方案中，可以使用不同的电路拓扑。因此，根据特定阻抗变换要求，其他实施方案可以包括电容元件、电感元件、电阻元件、传输线长度等的各种组合。
74.图7是根据一实施方案的传输线模型的电路图。
75.在图7中，显示了串联电感(l)和并联电容(c)。图7的集总元件与图6b的集总元件形成对比，图6b中使用了串联电容(c1)和并联电感(l1)。因此，图6b的集总电路元件代表了图7的标准传输线模型的相对(或相反)模型。
76.在前面的详细描述中，阐述了许多具体细节以提供对所呈现的实施方案或实现方案的透彻理解。可以在没有这些具体细节中的一些或全部的情况下实现所公开的实施方案或实现方案。在其他情况下，没有详细描述公知的工艺操作，以免不必要地使所公开的实施方案或实现方案模糊。尽管结合具体实施方案或实现方案描述了所公开的实施方案或实现方案，但是应当理解，这种描述并不旨在限制所公开的实施方案或实现方案。
77.出于描述所公开的方面的目的，前述详细描述针对某些实施方案或实现方案。然而，可以以多种不同方式来应用和实施此处的教导。在前面的详细描述中，参考了附图。尽管充分详细地描述了所公开的实施方案或实现方案以使本领域技术人员能够实践这些实施方案或实现方案，但是应当理解，这些示例不是限制性的；在不脱离本发明的精神和范围的情况下，可以使用其他实施方案或实现方案，并且可以对所公开的实施方案或实现方案进行改变。另外，应该理解的是，除非另有说明，否则在适当的情况下，连接词“或”在本文中旨在呈包容意义；例如，用语“a、b、或c”旨在包括以下可能性：“a”、“b”、“c”、“a和b”、“b和c”、“a和c”以及“a、b和c”。
78.在本技术案中，术语“半导体晶片”、“晶片”、“衬底”、“晶片衬底”以及“部分制造的集成电路”可互换使用。本领域技术人员应理解，术语“部分制造的集成电路”可以指在其上的集成电路制造的许多阶段的任何阶段期间的硅晶片。半导体设备工业中使用的晶片或衬底通常包括200mm、或300mm、或450mm的直径。前述详细描述假定实施方案或实现方案是在晶片上、或结合与形成或制造晶片相关联的工艺而实施。然而，所主张的主题不限于此。工件可以具有各种形状、尺寸以及材料。除了半导体晶片之外，可以利用所主张的主题的其他工件可以包括各种物品，例如印刷电路板，或印刷电路板的制造等等。
79.除非本公开的上下文清楚地另外要求，否则在整个说明书和权利要求中，词语“包括”、“包含”等应以包含性含义来解释，而不是排他性或穷举性；也就是说，“包括，但不限于”的含意。使用单数或复数的词语通常也分别包括复数或单数。当“或”一词用于指两个以上项目的清单时，该词涵盖该词的以下所有解释：列表中的项目中的任一者、列表中的所有项目、以及列表中的项目的任一组合。术语“实现方案”是指此处描述的技术和方法的实现方案，以及体现这种结构和/或结合此处描述的技术和/或方法的物理对象。