具有与读出放大器区域相邻的竖直电力和控制信号连接的接合组件及其形成方法与流程

具有与读出放大器区域相邻的竖直电力和控制信号连接的接合组件及其形成方法
1.相关申请
2.本技术要求提交于2020年1月28日的美国非临时专利申请号16/774,372的优先权的权益，该美国非临时专利申请的全部内容以引用方式并入本文。
技术领域
3.本公开整体涉及半导体器件领域，并且具体地涉及包括与读出放大器区域相邻的竖直电力和控制信号连接的半导体管芯的接合组件及其形成方法。


背景技术：

4.存储器管芯与逻辑管芯的接合组件可提供高性能三维存储器器件。逻辑管芯可包括用于控制存储器管芯内的三维存储器阵列的操作的控制电路。


技术实现要素：

5.根据本公开的一个实施方案，一种接合组件包括：包括存储器器件和多条位线的存储器管芯，以及接合到该存储器管芯的逻辑管芯。逻辑管芯包括被配置成控制存储器器件的操作的控制电路。控制电路包括外围电路区域、读出放大器区域以及电力和控制信号区域，该电力和控制信号区域被定位成与读出放大器区域相邻并且包括被配置成向外围电路区域或从外围电路区域提供电力或控制信号的至少一个电力和控制信号互连结构。
6.根据本公开的另一方面，一种形成接合组件的方法包括：提供包括存储器器件和位线的存储器管芯；提供包括被配置成控制存储器器件的操作的控制电路的逻辑管芯，其中控制电路包括外围电路区域、读出放大器区域以及电力和控制信号区域，该电力和控制信号区域被定位成与读出放大器区域相邻并且包括被配置成向外围电路区域或从外围电路区域提供电力或控制信号的至少一个电力和控制信号互连结构；以及将逻辑管芯接合到存储器管芯。
附图说明
7.图1a是根据本公开的一个实施方案的在形成存储器侧接合介电层和存储器侧接合垫之后处于第一配置的存储器管芯的示意性竖直剖视图。
8.图1b是图1a的存储器管芯的自上而下视图。
9.图1c是包括图1a的存储器管芯的一个存储器开口填充结构的区域的示意性竖直剖面特写图。
10.图2a是根据本公开的一个实施方案的在形成逻辑侧接合介电层和逻辑侧接合垫之后处于第一配置的逻辑管芯的示意性竖直剖视图。
11.图2b是图2a的逻辑管芯的区域沿平面b-b'的示意性水平剖视图。
12.图2c是图2a的逻辑管芯的自上而下视图。
13.图3是根据本公开的一个实施方案的图1a和图1b的存储器管芯与图2a和图2b的逻辑管芯的接合组件的竖直剖视图。
14.图4a和图4b示出了位于图3的接合组件中的存储器管芯的存储器阵列区域的另选实施方案的平面图以及逻辑管芯的电力和控制信号区域及读出放大器区域的平面图。
15.图5是根据本公开的一个实施方案在减薄存储器管芯内的衬底的背侧之后的接合组件的竖直剖视图。
16.图6是根据本公开的一个实施方案在形成背侧绝缘层、外部接合垫和焊料材料部分之后的接合组件的竖直剖视图。
17.图7a是根据本公开的第一实施方案的图6的接合组件内的逻辑管芯的示意性水平剖视图。
18.图7b是包括图7a所示的面积b的逻辑管芯的一部分的透视图。
19.图8a是根据本公开的第二实施方案的逻辑管芯的第二配置的示意性水平剖视图。
20.图8b是包括图8a所示的面积c的逻辑管芯的一部分的透视图。
具体实施方式
21.逻辑管芯与存储器管芯之间的互连包括若干竖直层级的金属布线，这增加了接合组件的总生产成本。如上文所述，本公开的实施方案涉及包括与感测放大器区域相邻的竖直电力和控制信号连接的半导体管芯的接合组件及其形成方法，它们的各方面将在下文详细描述。竖直电力和控制信号连接可位于两个读出放大器区域之间和/或位于字线开关区域中的平台(即，阶梯)区域下方与读出放大器区域相邻。这些竖直连接位置可消除金属互连的一个附加竖直层级，这简化了工艺并降低了器件的生产成本。
22.附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
23.相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此或相互间不直接接触，则这两个元件彼此“分离”或相互间“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
24.如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构中厚度小于第一连续结构的厚度的区域。例如，层可以定位在第一连续结构的顶表面和底表面之间或在第一连续结构的顶表面和底表面处的任何一对水平平面之
间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
25.如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
26.如本文所用，“存储器层级”或“存储器阵列层级”是指对应于包括存储器元件阵列的最顶部表面的第一水平平面(即，平行于衬底的顶表面的平面)与包括存储器元件阵列的最底部表面的第二水平平面之间的一般区的层级。如本文所用，“穿通堆叠”元件是指竖直地延伸穿过存储器层级的元件。
27.如本文所用，“半导体材料”是指具有在1.0
×
10-5
s/m至1.0
×
105s/m的范围内的电导率的材料。如本文所用，“半导体材料”是指在其中不存在电掺杂剂的情况下具有在1.0
×
10-5
s/m至1.0s/m的范围内的电导率的材料，并且能够在适当掺杂电掺杂剂时产生具有在1.0s/m至1.0
×
105s/m的范围内的电导率的掺杂材料。如本文所用，“电掺杂剂”是指将空穴添加到能带结构内的价带的p型掺杂剂，或者将电子添加到能带结构内的导带的n型掺杂剂。如本文所用，“导电材料”是指具有大于1.0
×
105s/m的电导率的材料。如本文所用，“绝缘体材料”或“介电材料”是指具有小于1.0
×
10-5
s/m的电导率的材料。如本文所用，“重掺杂半导体材料”是指以足够高的原子浓度掺杂有电掺杂剂以在被形成为晶体材料时或在通过退火工艺来转换成晶体材料(例如，从初始非晶态开始)的情况下变成导电材料(即，具有大于1.0
×
105s/m的电导率)的半导体材料。“掺杂半导体材料”可为重掺杂半导体材料，或者可为包括呈提供在1.0
×
10-5
s/m至1.0
×
105s/m的范围内的电导率的浓度的电掺杂剂(即，p型掺杂剂和/或n型掺杂剂)的半导体材料。“本征半导体材料”是指不掺杂有电掺杂物的半导体材料。因此，半导体材料可以是半导体的或导电的，并且可以是本征半导体材料或掺杂半导体材料。掺杂半导体材料可以是半导体的或导电的，这取决于在其中的电掺杂剂的原子浓度。如本文所用，“金属材料”是指其中包括至少一种金属元素的导电材料。所有电导率测量都在标准条件下进行。
28.单体三维存储器阵列是在单个衬底(诸如半导体晶圆)上方形成多个存储器层级而没有居间衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(three-dimensional structure memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和竖直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。
29.一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装件可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而贯穿接合。封装或芯片可包括单个半导体管芯(或“管芯”)或多个半导体管芯。管芯是可独立地执行外部命令或报告状态的最小单元。通常，具有多个管芯的封装件或芯片能够同时执行与其中平面的总数一样多
的外部命令。每个管芯包括一个或多个平面。可在同一管芯内的每个平面中执行相同的并发操作，但可能存在一些限制。在管芯是存储器管芯(即，包括存储器元件的管芯)的情况下，可在同一存储器管芯内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器管芯中，每个平面包含多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。
30.参考图1a和图1b，示出了根据本公开的一个实施方案的第一半导体管芯900。第一半导体管芯900包括第一衬底908、覆盖第一衬底908的第一半导体器件920、覆盖第一半导体器件的第一介电材料层(290,960,970)，以及嵌入在第一介电材料层(290,960,970)中的第一金属互连结构980。在一个实施方案中，第一衬底908可以是可商购获得的厚度在500微米至1mm范围内的硅晶片。
31.通过在第一衬底908的上表面上方施加光致抗蚀剂层，光刻图案化光致抗蚀剂层以形成离散开口阵列，以及通过执行各向异性蚀刻工艺将离散开口阵列的图案转移到第一衬底的上部部分中，可在第一衬底908的上部部分中形成离散衬底凹陷腔。随后可以例如通过灰化移除光致抗蚀剂层。每个离散衬底凹陷腔的深度可在500nm至10,000nm的范围内，但也可采用更小和更大的深度。每个离散衬底凹陷腔内可形成介电穿通衬底衬垫386(例如，氧化硅衬垫)和导电穿通衬底通孔结构388(例如，钨通孔结构)。
32.通常，第一半导体器件920可包括本领域已知的任何半导体器件。在一个实施方案中，第一半导体管芯900包括存储器管芯，并且可包括存储器器件，诸如三维nand存储器器件。在一个例示性示例中，第一半导体器件920可包括绝缘层32和导电层46的竖直交替堆叠，以及竖直延伸穿过竖直交替堆叠(32,46)的存储器开口的二维阵列。导电层46可包括三维nand存储器器件的字线。
33.存储器阵列区域100中的每个存储器开口内可形成存储器开口填充结构58。如图1c所示，存储器开口填充结构58可包括存储器膜50和接触该存储器膜的竖直半导体沟道60。漏极区域63位于竖直半导体沟道60的顶部部分上。任选的介电填充区域62可位于漏极区域63下方并被竖直半导体沟道60环绕。存储器膜可包括阻挡电介质52、隧穿电介质46以及位于阻挡电介质与隧穿电介质之间的电荷存储材料54。电荷存储材料54可包括电荷捕获层(诸如氮化硅层)或多个离散电荷捕获区域(诸如浮栅或电荷捕获层的离散部分)。电荷存储材料54的与导电层(即，字线/控制栅电极)46相邻的部分包括存储器元件(例如，存储器单元)。在这种情况下，每个存储器开口填充结构58和导电层46的相邻部分构成竖直nand串。另选地，存储器开口填充结构58可包括任何类型的非易失性存储器元件，诸如电阻性存储器元件、铁电存储器元件、相变存储器元件等。存储器器件可包括连接到每个竖直半导体沟道的底端的任选的水平半导体沟道层10，以及提供第一衬底908与水平半导体沟道层10之间的电隔离的任选的介电隔层910。
34.导电层46可经图案化以提供阶梯区域(即，平台区域)200，其中每个上覆导电层46具有比任何下层导电层46小的横向范围。接触通孔结构(未示出)可形成于平台区域中的导电层46上，以提供到导电层46的电连接。介电材料部分65可围绕每个竖直交替堆叠(32,46)形成，以在相邻的竖直交替堆叠(32,46)之间提供电隔离。
35.可穿通介电材料部分65、任选的介电隔层910和水平半导体沟道层10形成穿通存
储器层级通孔腔。任选的穿通存储器层级介电衬垫486和穿通存储器层级通孔结构488可形成于每个穿通存储器层级通孔腔内。每个穿通存储器层级介电衬垫486包括诸如氧化硅的介电材料。每个穿通存储器层级通孔结构488包括可直接形成于穿通衬底通孔结构388中的相应一个穿通衬底通孔结构上的任何合适的导电材料(例如，钨、铜、氮化钛等)。
36.第一介电材料层(290,960,970)可包括嵌入接触通孔结构和位线982的第一接触层级介电层290、嵌入第一金属互连结构980的位于第一接触层级介电层290上方的子集的第一互连层级介电层960，以及形成于第一互连层级介电层960上方的第一接合介电层970。位线982是第一金属互连结构980的子集，并且可电接触存储器开口填充结构58的顶部处位于半导体沟道60上方的漏极区域63。接触通孔结构接触第一半导体器件或穿通存储器层级通孔结构488的各个节点。互连金属线和互连金属通孔结构(它们是第一金属互连结构980的子集)可嵌入在第一互连层级介电层960中。因此，第一金属互连结构980可位于第一互连层级介电层960内。在一个例示性示例中，第一金属互连结构980可包括第一存储器侧金属层级m0和第二存储器侧金属层级m1，第一存储器侧金属层级包括存储器侧第一层级金属线(包括位线982和其他第一层级金属线)，第二存储器侧金属层级包括存储器侧第二层级金属线。
37.第一接触层级介电层290和第一互连层级介电层960中的每一者可包括介电材料，诸如无掺杂硅酸盐玻璃、掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、介电金属氧化物或其组合。第一接合介电层970可包括氧化硅材料(例如，无掺杂硅酸盐玻璃(例如，氧化硅)或掺杂硅酸盐玻璃)和/或基本上由氧化硅材料组成。第一接合介电层970的厚度可在100nm至3,000nm的范围内，但也可采用更小和更大的厚度。第一接合介电层970可具有可例如通过平坦化工艺诸如化学机械抛光(cmp)工艺提供的平坦顶表面。第一互连层级介电层960中的最顶层可以是介电扩散阻挡层(未明确示出)，其可以是厚度在10nm至300nm范围内的氮化硅层。
38.例如，通过在第一接合介电层970中形成接合垫腔并用至少一种导电材料填充接合垫腔，在第一接合介电层970中形成第一接合垫988。另选地，首先在第一金属互连结构980上形成第一接合垫988，然后在第一接合垫988上方和周围形成第一接合介电层970，然后平坦化第一接合介电层970以暴露第一接合垫988的顶表面。至少一种导电材料可以是可通过金属到金属或混合接合而接合到同一金属材料或另一金属材料的金属(即，金属或金属合金)材料。例如，第一接合垫988中的每个第一接合垫可包括任选的金属衬垫和金属填充材料部分，该金属衬垫包括tin、tan和/或wn，该金属填充材料部分包括可通过金属到金属接合而接合到同一金属材料或另一金属材料的金属材料。例如，金属填充材料部分可包括选自以下的任何材料和/或基本上由以下材料组成：铜；包含原子浓度大于70％(其可大于90％和/或95％)的铜的铜合金；或钴或镍合金，诸如cow、cowp、comop、niw和/或niwp。
39.第一接合垫988中的每个第一接合垫被第一接合介电层970环绕并接触第一金属互连结构980中的相应一个下方第一金属互连结构。第一接合垫988中的每个第一接合垫电连接到第一半导体器件920的相应节点。在第一半导体管芯900包括存储器管芯的情况下，第一接合垫988也被称为存储器侧接合垫。
40.一般来讲，第一半导体管芯900可包括存储器管芯。存储器管芯可包括位于一个存储器阵列区域内的三维存储器元件阵列，该存储器阵列区域具有沿第一水平方向hd1(例
如，位线方向)的阵列区域长度l并且具有沿垂直于第一水平方向dh1的第二水平方向hd2(例如，字线方向)的阵列区域宽度w。存储器元件(例如，存储器膜50中的电荷存储区54)可围绕竖直半导体沟道的二维阵列布置，并且位线982可在竖直半导体沟道60的相应子集的顶端部分处连接到漏极区域63。第一半导体管芯900可包括电连接到沿第一半导体管芯900的前侧边缘定位的第一接合垫988的子集(即，存储器侧接合垫)的穿通衬底通孔结构388。
41.在图1b所示的一个实施方案中，第一接合垫988可包括位于一对存储器侧输入输出区域mio内的第一输入输出接合垫988a。第一输入输出接合垫988a连接到存储器元件的三维阵列中的相应一个存储器元件的输入输出节点。在一个实施方案中，存储器侧输入输出区域mio可沿第一半导体管芯900的一对前侧边缘定位。在一个实施方案中，穿通衬底通孔结构388和穿通存储器层级通孔结构488的子集可位于存储器侧输入输出区域mio内。
42.在一个实施方案中，第一接合垫988可包括位于阶梯区域200中的绝缘层32和导电层46的相应交替堆叠的阶梯表面上方的第一字线勾连接合垫988b。第一字线勾连接合垫988b连接到用作存储器元件的三维阵列的字线的导电线46中的相应一条导电线。第一字线勾连接合垫988b的每个集群可位于相应存储器侧字线勾连区域mwlhu内。每个存储器侧字线勾连区域mwlhu可被定位成与相应存储器侧输入输出区域mio相邻。
43.在一个实施方案中，第一接合垫988可包括被定位成与包括存储器元件的相应三维阵列的相应存储器阵列区域相邻的第一位线勾连接合垫988c。第一位线勾连接合垫988c连接到位线982中的相应一条位线。第一位线勾连接合垫988c的每个集群可位于相应存储器侧位线勾连区域mblhu内。每个存储器侧位线勾连区域mblhu可被定位成与相应存储器侧输入输出区域mio和相应存储器侧字线勾连区域mwlhu相邻。
44.在一个实施方案中，第一接合垫988可包括位于相应存储器阵列区域的面积内的第一外围接合垫988d。第一外围接合垫988d连接到位于第一半导体管芯900中的各种外围电路元件。各种外围电路元件可包括例如源极侧选择电极和漏极侧选择电极。在一个实施方案中，源极侧选择电极可包括在绝缘层32和导电层46的每个交替堆叠内的一组至少一个最底部导电层，并且漏极侧选择电极可包括在绝缘层32和导电层46的每个交替堆叠内的一组至少一个最顶部导电层。第一外围接合垫988d的每个集群可位于相应存储器侧外围连接区域mperi内。每个存储器侧外围连接区域mperi可被定位成与相应存储器侧位线勾连区域mblhu和相应存储器侧字线勾连区域mwlhu相邻。在一个例示性示例中，每个存储器侧字线勾连区域mwlhu可被定位成与存储器侧外围连接区域mperi相邻并且可沿第二水平方向(例如，字线方向)hd2从其横向偏移。此外，每个存储器侧位线勾连区域mblhu可被定位成与存储器侧外围连接区域mperi相邻并且可沿第一水平方向hd1(例如，位线方向)从其横向偏移。
45.每个存储器侧电力和控制信号区域mpcs可不包括第一接合垫988，或者如果器件需要附加的接合垫，则它可包括各种各样的第一接合垫988e。每个存储器侧电力和控制信号区域mpcs可被定位成与相应存储器侧外围连接区域mperi、相应存储器侧位线勾连区域mblhu和相应存储器侧输入输出区域mio相邻。在一个例示性示例中，每个存储器侧电力和控制信号区域mpcs可沿第一水平方向hd1从相应存储器侧外围连接区域mperi以及从相应存储器侧输入输出区域mio横向偏移，并且可沿第二水平方向hd2从相应存储器侧位线勾连区域mblhu横向偏移。换句话讲，每个存储器侧电力和控制信号区域mpcs可沿第一水平方向
hd1位于相应存储器侧外围连接区域mperi与相应存储器侧输入输出区域mio之间。此外，每个存储器侧电力和控制信号区域mpcs可沿第二水平方向hd2位于两个相应存储器侧位线勾连区域mblhu之间。
46.参考图2a至图2c，示出了第二半导体管芯700。第二半导体管芯700包括第二衬底708、覆盖第二衬底708的第二半导体器件720、覆盖第二半导体器件720的第二介电材料层(760,770)，以及嵌入在第二介电材料层(760,770)中的第二金属互连结构780。第二金属互连结构780中的至少一个第二金属互连结构可包括位于电力和控制信号区域pcs中的电力和控制信号互连结构780p。
47.在一个实施方案中，第二半导体器件720可包括采用互补金属氧化物半导体(cmos)配置的场效应晶体管。在一个实施方案中，第二衬底708可以是可商购获得的厚度在500微米至1mm范围内的硅衬底。
48.一般来讲，第二半导体器件可包括可结合第一半导体管芯900中的第一半导体器件操作以提供增强功能的任何半导体器件。在一个实施方案中，第一半导体管芯900包括存储器管芯并且第二半导体管芯700包括逻辑管芯，该逻辑管芯包括用于存储器管芯内的存储器器件(诸如存储器元件的三维阵列)的操作的支持电路(即，控制电路，例如外围电路)。在一个实施方案中，第一半导体管芯900可包括三维存储器器件(其包括存储器元件的三维阵列)、字线(其可包括导电线46的子集)和位线982，第二半导体管芯700的第二半导体器件720可包括用于存储器元件的三维阵列的操作的外围电路。外围电路可包括：驱动第一半导体管芯900的存储器元件的三维阵列的字线的一个或多个字线驱动电路；驱动第一半导体管芯900的位线982的一个或多个位线驱动电路；对字线进行地址解码的一个或多个字线解码器电路；对位线982进行地址解码的一个或多个位线解码器电路；感测第一半导体管芯900的存储器开口填充结构58内的存储器元件的状态的一个或多个感测放大器电路；向第一半导体管芯900中的水平半导体沟道层10提供电力的源极电力供应电路；数据缓冲器和/或锁存器，和/或可用于操作第一半导体管芯900的三维存储器器件的任何其他半导体电路。
49.第二介电材料层(760,770)可包括嵌入第二金属互连结构780的第二互连层级介电层760，以及形成于第二互连层级介电层760上方的第二接合介电层770。第二互连层级介电层760可包括介电材料，诸如无掺杂硅酸盐玻璃(例如，氧化硅)、掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、介电金属氧化物或其组合。在一个例示性示例中，第二金属互连结构780可包括第一逻辑侧金属层级d0、第二逻辑侧金属层级d1和第三逻辑侧金属层级d2，第一逻辑侧金属层级包括逻辑侧第一层级金属线，第二逻辑侧金属层级包括逻辑侧第二层级金属线，第三逻辑侧金属层级包括逻辑侧第三层级金属线。层级d0可用于本地路由/互连，层级d1可用于总线路由/互连，并且层级d2可用于全局路由/互连。如下所述，可省略第四逻辑侧金属层级，并且可通过位于与读出放大器区域相邻的电力和控制信号区域pcs中的竖直互连来提供全局传递。
50.第二接合介电层770可包括无掺杂硅酸盐玻璃或掺杂硅酸盐玻璃(例如，掺杂或无掺杂氧化硅材料)。第二接合介电层770的厚度可在100nm至3,000nm的范围内，但也可采用更小和更大的厚度。第二接合介电层770可具有可例如通过平坦化工艺诸如化学机械抛光(cmp)工艺提供的平坦顶表面。
51.例如，通过在第二接合介电层770中形成接合垫腔并用至少一种导电材料填充接合垫腔，在第二接合介电层770中形成第二接合垫788。另选地，首先在第二金属互连结构780上形成第二接合垫788，然后在第二接合垫788上方和周围形成第二接合介电层770，然后平坦化第二接合介电层770以暴露第二接合垫788的顶表面。至少一种导电材料可以是可通过金属到金属或混合接合而接合到同一金属材料或另一金属材料的金属(即，金属或金属合金)材料。例如，第一接合垫988中的每个第一接合垫可包括任选的金属衬垫和金属填充材料部分，该金属衬垫包括tin、tan和/或wn，该金属填充材料部分包括可通过金属到金属接合而接合到同一金属材料或另一金属材料的金属材料。例如，金属填充材料部分可包括选自以下的任何材料和/或基本上由以下材料组成：铜；包含原子浓度大于70％(其可大于90％和/或95％)的铜的铜合金；或钴或镍合金，诸如cow、cowp、comop、niw和/或niwp。第二接合垫788的材料可与第一接合垫988的材料相同或不同。
52.第二接合垫788中的每个第二接合垫嵌入在第二接合介电层770中并接触第二金属互连结构780中的相应一个下方第二金属互连结构。第二接合垫788中的每个第二接合垫电连接到第二半导体器件720的相应节点。在第二半导体管芯700包括逻辑管芯的情况下，第二接合垫788也被称为逻辑侧接合垫。
53.可以任何方式选择第一半导体管芯900和第二半导体管芯700的器件类型，使得第一半导体管芯900的器件920和第二半导体管芯700的第二半导体器件720可彼此通信，并控制另一半导体管芯中的器件，或被另一半导体管芯中的器件控制。在一个实施方案中，第一半导体管芯900和第二半导体管芯700中的一者包括包含存储器元件(诸如存储器元件的三维阵列)的存储器管芯，并且第一半导体管芯900和第二半导体管芯700中的另一者包括包含被配置成操作存储器元件(诸如存储器元件的三维阵列)的外围电路的逻辑管芯。
54.一般来讲，第二半导体管芯700可包括逻辑管芯。逻辑管芯可包括被配置成控制第二半导体管芯900的存储器元件的三维阵列的操作的控制电路702。图2b示出了被配置成控制包括四个存储器平面的存储器管芯900的逻辑管芯700的示例。然而，逻辑管芯700可被配置成控制包括少于四个(例如，一个或多个)或多于四个(例如，六个至八个)存储器平面的存储器管芯900。如图2b所示，控制电路702包括：外围电路区域(peri)，其在第一半导体管芯900接合到第二半导体管芯700之后，位于在平面图中与第一半导体管芯900的存储器阵列区域100的面积重叠的面积内；感测放大器区域(s/a)，其沿第一水平方向(例如，位线方向)hd1从外围电路区域peri横向偏移；字线开关区域(wlsw)，其沿第二水平方向(例如，字线方向)hd2位于相应外围区域peri之间以及相应读出放大器区域s/a之间；输入/输出电路区域(i/o)，其沿逻辑管芯的至少一个边缘定位；以及电力和控制信号区域(pcs)，其具有与外围电路区域peri、读出放大器区域s/a和输入/输出电路区域i/o接界的边界。外围电路区域peri可包括位线驱动电路(图7b和图8b中所示的bldrv)、位线解码器/列方向逻辑控制电路、用作nand存储器器件920的高速缓冲存储器的锁存器电路、字线驱动电路、存储器阱偏置电路、分流电路和其他各种各样的电路中的一者或多者。字线开关wlsw区域可包括字线控制晶体管、字线解码器和任选的字线驱动电路。
55.在一个实施方案中，读出放大器区域s/a可沿第一水平方向hd1从外围电路区域peri横向偏移，并且可具有沿第二水平方向hd2的读出放大器区域宽度，该宽度小于第一半导体管芯900中的存储器阵列区域100宽度并且小于沿第二水平方向hd2的外围电路区域
peri宽度。电力和控制信号区域pcs可沿第二水平方向hd2从读出放大器区域s/a横向偏移，并且可沿第一水平方向hd1从外围区域peri横向偏移。在一个实施方案中，外围电路区域peri沿第二水平方向hd2的宽度可与读出放大器区域s/a宽度与电力和控制信号区域pcs沿第二水平方向hd2的宽度之和相同。
56.在一个实施方案中，控制电路702可包括沿逻辑管芯的边缘定位的输入/输出电路区域i/o，并且电力和控制信号区域pcs可具有与外围电路区域peri、读出放大器区域s/a和输入/输出电路区域i/o接界的边界。在一个实施方案中，逻辑管芯包括将输入/输出电路区域的节点(例如，电力和控制信号通孔的节点)电连接到沿逻辑管芯的前侧边缘定位的第二接合垫788的子集788a的金属互连结构，即第二金属互连结构780。
57.如图2c所示，第二接合垫788可被布置成第一接合垫988的镜像图案。例如，如果第一接合垫988被布置为第一i
×
j矩形周期性阵列，则第二接合垫788可被布置为具有与第一i
×
j矩形周期性阵列相同的周期的第二i
×
j矩形周期性阵列。i和j可以是大于8的独立整数。例如，第二接合垫788的i可位于沿第一水平方向hd1延伸的第二接合垫788的每一列内，并且第二接合垫788的j可位于沿第二水平方向hd2延伸的第二接合垫788的每一行内。在一个实施方案中，第二接合垫788可具有与第一接合垫988相同的尺寸。在另一个实施方案中，第二接合垫788的尺寸可相对于第一接合垫988的尺寸进行修改。在这种情况下，第二接合垫788可大于或小于第一接合垫988。
58.在一个实施方案中，第二接合垫788可包括位于一对逻辑侧输入输出区域lio内的第二输入输出接合垫788a。第二输入输出接合垫788a连接到沿第二半导体管芯700的至少一个边缘定位的输入/输出电路区域i/o的节点。在一个实施方案中，逻辑侧输入输出区域lio可沿第二半导体管芯700的一个或一对前侧边缘定位。第二半导体管芯700的逻辑侧输入输出区域lio的面积可以是第一半导体管芯900的存储器侧输入输出区域mio的面积的镜像。输入/输出电路区域i/o位于区域lio下方。
59.在一个实施方案中，在将存储器管芯900接合到逻辑管芯700之后，第二接合垫788可包括位于存储器管芯900的阶梯(即，平台)区域200中的绝缘层32和导电层46的相应交替堆叠的阶梯表面上方的第二字线布线接合垫788b。第二字线勾连接合垫788b连接到位于字线开关区域wlsw中的字线解码器的相应节点。第二字线勾连接合垫788b的每个集群可位于相应逻辑侧字线勾连区域lwlhu内。字线解码器通过每个逻辑侧字线勾连区域lwlhu提供控制信号以激活第一半导体管芯900中的相应三维存储器器件920中的字线46的选定子集。字线开关区域wlsw中的字线解码器位于区域lwlhu下方。每个逻辑侧字线勾连区域lwlhu可被定位成沿第一水平方向(例如，位线方向)hd1与相应逻辑侧输入输出区域lio相邻。第二半导体管芯700的逻辑侧字线勾连区域lwlhu的面积可以是第一半导体管芯900的存储器侧字线勾连区域mwlhu的面积的镜像。
60.在一个实施方案中，第二接合垫788可包括连接到第二半导体管芯700内的读出放大器的第二位线勾连接合垫788c。第二位线勾连接合垫788c的面积在本文中被称为逻辑侧位线勾连区域lblhu。读出放大器的面积在本文中被称为读出放大器区域s/a。在一个实施方案中，读出放大器区域s/a可位于逻辑侧位线勾连区域lblhu下方。在另一实施方案中，读出放大器区域可具有与逻辑侧位线勾连区域lblhu的面积的至少50％和/或至少80％和/或至少90％重叠的面积。第二位线勾连接合垫788c的每个集群可位于相应逻辑侧位线勾连区
域lblhu内。每个逻辑侧位线勾连区域lblhu可被定位成沿第一水平方向hd1与相应逻辑侧输入输出区域lio相邻并且沿第二水平方向与相应逻辑侧字线勾连区域lwlhu相邻。因此，位于字线开关区域wlsw上方的每个区域lwlhu可沿第二水平方向hd2定位在两个区域lblhu(其位于相应读出放大器区域s/a上方)之间。第二半导体管芯700的逻辑侧位线勾连区域lblhu的面积可以是第一半导体管芯900的存储器侧位线勾连区域mblhu的面积的镜像。
61.在一个实施方案中，第二接合垫788可包括位于相应逻辑侧外围连接区域lperi的面积内的第二外围接合垫788d，该面积位于外围电路区域peri上方。第二外围接合垫788d连接到位于第二半导体管芯700中的相应外围电路区域中的各种外围电路元件。每个外围电路区域可位于与第一半导体管芯900中的相应存储器阵列区域的面积的镜像重叠的面积内。在一个实施方案中，位于区域lblhu下方的每个读出放大器区域可沿第一水平方向hd1从位于区域lperi下方的相应外围电路区域横向偏移。
62.区域peri中的各种外围电路元件可包括例如采用cmos配置的产生用于第一半导体管芯900中的三维存储器阵列中的位线和/或字线的控制信号的控制晶体管。第二外围接合垫788d的每个集群可位于相应逻辑侧外围连接区域lperi内。每个逻辑侧外围连接区域lblhu可被定位成沿第一水平方向与相应逻辑侧输入输出区域lio相邻并且沿第二水平方向与相应逻辑侧字线勾连区域lwlhu相邻。在一个例示性示例中，每个逻辑侧字线勾连区域lwlhu可被定位成与逻辑侧外围连接区域lperi相邻并且可沿第二水平方向hd2从其横向偏移。此外，每个逻辑侧位线勾连区域lblhu可被定位成与逻辑侧外围连接区域lperi相邻并且可沿第一水平方向hd1从其横向偏移。第二半导体管芯700的逻辑侧外围连接区域lblhu的面积可以是第一半导体管芯900的存储器侧外围连接区域mblhu的面积的镜像。
63.根据本公开的一个方面，区域lpcs可以没有任何第二接合垫788。另选地，如果需要附加的接合垫，则第二接合垫788可在区域lpcs中包括第二各种各样的接合垫788e。电力供应和控制互连结构780p是第二金属互连结构780的被配置成传输电力供应电压和控制信号的子集。电力供应和控制互连结构的组的面积在本文中被称为电力供应和控制信号区域pcs。如果存在，则第二各种各样的接合垫788e可位于覆盖电力供应和控制信号区域pcs的相应逻辑侧电力和控制信号区域lpcs内。每个逻辑侧电力和控制信号区域lpcs可被定位成沿第一水平方向hd1与相应逻辑侧外围连接区域lperi相邻，沿第二水平方向hd2与相应逻辑侧位线勾连区域lblhu相邻，并且沿第一水平方向hd1与相应逻辑侧输入输出区域lio相邻。在一个例示性示例中，每个逻辑侧电力和控制信号区域lpcs可位于相应逻辑侧外围连接区域lperi与相应逻辑侧输入输出区域lio之间并且沿第一水平方向hd1从两者横向偏移，并且可位于两个相应逻辑侧位线勾连区域lblhu之间并且沿第二水平方向hd2从两者横向偏移。
64.第二半导体管芯700的逻辑侧电力和控制信号区域lpcs的面积可以是第一半导体管芯900的存储器侧电力和控制信号区域lpcs的面积的镜像。在一个实施方案中，每个电力和控制信号区域pcs可具有与相应外围电路区域peri、相应读出放大器区域s/a和输入/输出电路区域i/o接界的边界，如图2b所示。
65.参考图3，第一半导体管芯900和第二半导体管芯700被取向成使得第一接合介电层970面向第二接合介电层770。使第二半导体管芯700和第一半导体管芯900接触，使得第二接合介电层770的表面接触第一接合介电层970的表面，并且第二接合垫788的每个表面
接触第一接合垫988中的相应一个第一接合垫的表面。在一个实施方案中，第二接合垫788的图案可为第一接合垫988的图案的镜像，其中第一半导体管芯900与第二半导体管芯700之间的接合垫的尺寸具有任选的差异。在一个实施方案中，第一接合垫988和对应的第二接合垫788可具有相同的尺寸(即，横向宽度)。在另一个实施方案中，第一接合垫988和对应的第二接合垫788可具有不同的尺寸。在一个实施方案中，第一接合垫988和第二接合垫788的每个面对的对之间的面积重叠可能是第一接合垫988和第二接合垫788中较小者的面积的至少80％和/或至少90％，诸如90％至100％。
66.可通过执行退火工艺将第二接合垫788接合到第一接合垫988，该退火工艺在第二接合垫788与第一接合垫988之间引起金属到金属接合，并且任选地在第一接合介电层970与第二接合介电层770之间引起介电接合。退火温度可基于第二接合垫788和第一接合垫988的组成进行选择。例如，如果第二接合垫788和第一接合垫988包括主要由铜构成的金属填充部分，则退火温度可在250摄氏度至400摄氏度的范围内。
67.位于一对逻辑侧输入输出区域lio内的第二输入输出接合垫788a中的每个第二输入输出接合垫可接合到位于该对存储器侧输入输出区域mio内的第一输入输出接合垫988a中的相应一个第一输入输出接合垫。因此，第一半导体管芯900中的输入输出节点通过第二输入输出接合垫788a和第一输入输出接合垫988a的接合对而电连接到第二半导体管芯700中的输入/输出电路控制电路702的节点。接合垫的此子集(788a,988b)被配置成通过位于第二半导体管芯700的电力和控制信号区域pcs中的电力和控制信号互连结构780p来传输电力和/或控制信号。电力或控制信号在第一半导体管芯900(其可为存储器管芯)与第二半导体管芯700的外围电路区域peri之间和/或在第二半导体管芯700的外围电路区域peri与读出放大器区域s/a之间传输。
68.在为沿垂直于第一半导体管芯900与第二半导体管芯700之间的接合界面800的方向的视图的平面图中，逻辑侧输入输出区域lio的面积可以与存储器侧输入输出区域mio的面积相同。
69.第一半导体管芯900中的穿通衬底通孔结构388可电连接到第一接合垫988的沿第一半导体管芯900的前侧边缘定位的子集(例如，存储器侧输入输出接合垫988a)。第二半导体管芯700(其可为逻辑管芯)可包括将输入/输出电路区域i/o的节点电连接到第二输入输出接合垫788a(其可为逻辑侧接合垫的沿第二半导体管芯700的前侧边缘定位的子集)的第二金属互连结构788。
70.位于相应逻辑侧字线勾连区域lwlhu内的第二字线勾连接合垫788b中的每个第二字线勾连接合垫可接合到位于相应存储器侧字线勾连区域mwlhu内的第一字线勾连接合垫988b中的相应一个第一字线勾连接合垫。因此，用作存储器元件的三维阵列的字线的导电线46通过第二字线勾连接合垫788b和第一字线勾连接合垫988b的相应接合对连接到位于字线开关区wlsw中的字线解码器的相应节点。在平面图中，第二半导体管芯700的逻辑侧字线勾连区域lwlhu的面积可与第一半导体管芯900的存储器侧字线勾连区域mwlhu的面积相同。
71.位于逻辑侧位线勾连区域lblhu内的第二位线勾连接合垫788c中的每个第二位线勾连接合垫可接合到位于存储器侧位线勾连区域mblhu中的相应存储器侧位线勾连区域内的第一位线勾连接合垫988c中的相应一个第一位线勾连接合垫。因此，第一半导体管芯900
中的每条位线982可通过第二位线勾连接合垫788c和第一位线勾连接合垫988c的接合对而电连接到第二半导体管芯700中的感测放大器区域s/a中的一个感测放大器区域中的相应感测放大器。在平面图中，第二半导体管芯700的逻辑侧位线勾连区域lblhu的面积可与第一半导体管芯900的存储器侧位线勾连区域mblhu的面积相同。
72.位于逻辑侧外围连接区域lperi内的第二外围接合垫788d中的每个第二外围接合可接合到位于存储器侧外围连接区域mperi中的相应一个存储器侧外围连接区域内的第一外围接合垫988d中的相应一个第一外围接合垫。因此，位于第一半导体管芯900中的外围电路元件(诸如源极侧选择电极和漏极侧选择电极)通过第二外围接合垫788d和第一外围接合垫988d的对而电连接到位于第二半导体管芯700中的外围电路元件(诸如选择电极驱动器)。在平面图中，第二半导体管芯700的逻辑侧外围连接区域lperi的面积可与第一半导体管芯900的存储器侧外围连接区域mperi的面积相同。
73.如下文将参考图7b和图8b所述，位于外围电路区域peri中的相应读出放大器驱动电路(sadrv)元件与读出放大器区域s/a中的相应读出放大器电路元件之间以及外围电路区域peri与输入/输出电路区域i/o中的相应元件之间的竖直和横向互连延伸穿过位于逻辑侧电力和控制信号区域lpcs下方的电力和控制信号区域pcs。在平面图中，第二半导体管芯700的逻辑侧电力和控制信号区域lpcs的面积可与第一半导体管芯900的存储器侧电力和控制信号区域mpcs的面积相同。
74.图4a示出图3的接合组件内的存储器管芯900的存储器阵列区域100的平面图以及逻辑管芯700的读出放大器区域s/a及电力和控制信号区域pcs的平面图。第一半导体管芯900的存储器阵列区域100可包括存储器元件920的三维阵列及上覆位线982。存储器阵列区域100的面积可与存储器侧外围区域mperi的面积相同或可基本上重叠。例如，存储器侧外围区域mperi的整个面积的至少50％(诸如至少80％)可与存储器阵列区域的面积重叠。在一个实施方案中，存储器阵列区域100的面积可与存储器侧外围区域mperi的面积相同。存储器阵列区域100可上覆l条位线。第一半导体管芯900中的位线982可沿第一水平方向(例如，位线方向)hd1横向延伸，并且可在第一半导体管芯900与第二半导体管芯700的接合组件内沿第二水平方向(例如，字线方向)hd2彼此分离。
75.读出放大器区域s/a的面积可与逻辑侧位线勾连区域lblhu的面积相同或可基本上重叠。例如，逻辑侧位线勾连区域lblhu的整个面积的至少50％(诸如至少90％)可与读出放大器区域的面积重叠。在一个实施方案中，读出放大器区域s/a的面积可与逻辑侧位线勾连区域lblhu的面积相同。在一个实施方案中，读出放大器区域s/a包括沿第二水平方向hd2布置的n个读出放大器组件saa。读出放大器组件saa中的每个读出放大器组件可包括沿第一水平方向hd1布置的m个读出放大器单元sau。读出放大器单元的总数可为m
×
n，其与位线l的总数相同。每个读出放大器单元sau可包括至少一个场效应晶体管并且可用于激活位线982中的相应一条位线。
76.图4b示出图3的接合组件内的存储器管芯900的存储器阵列区域100的平面图以及逻辑管芯700的读出放大器区域s/a及电力和控制信号区域pcs的另选实施方案的平面图。在该另选实施方案中，多个读出放大器区域s/a及电力和控制信号区域pcs沿第二水平方向交替。因此，电力和控制信号区域pcs可位于两个读出放大器区域s/a之间，并且读出放大器区域s/a可位于两个电力和控制信号区域pcs之间。
77.根据本公开的一方面，总共l条位线982可沿第一水平方向hd1横向延伸并且可具有沿第二水平方向hd2的位线间距p。在这种情况下，由位线982占据的面积的宽度wb可沿第二水平方向hd2为至少l
×
p(例如，wb＝l
×
p)。如果l条位线982之间存在居间结构，则由位线982占据的沿第二水平方向hd2的面积的宽度wb可以更大。
78.读出放大器组件saa可被布置为沿第二水平方向hd2的一维阵列，并且读出放大器组件saa沿第二水平方向hd2的间距可小于位线982沿第二水平方向hd2的间距p的m倍。例如，读出放大器组件saa沿第二水平方向hd2的间距p可在数目m与位线982沿第二水平方向hd2的间距的乘积的40％至90％的范围内，诸如60％至80％。因此，读出放大器区域沿第二水平方向hd2的宽度可在数目m与位线982沿第二水平方向hd2的间距p的乘积的40％至90％的范围内，诸如60％至80％。第一半导体管芯900中的存储器阵列区域100沿第二水平方向hd2的宽度wb可与数目l与位线982沿第二水平方向hd2的间距p的乘积相同。电力和控制信号区域pcs和读出放大器区域s/a沿第二水平方向hd2的宽度之和可与存储器阵列区域100沿第二水平方向hd2的宽度wb相同。读出放大器区域s/a沿第二水平方向hd2的宽度可小于宽度wb。
79.在一个实施方案中，每个读出放大器组件saa可包括16个读出放大器单元sau(即，m＝16)。saa中的相应16个读出放大器单元sau中的每个读出放大器单元可电连接到16条相应位线982，使得每个读出放大器单元sau电连接到并控制位线982中的相应位线。然而，每个读出放大器组件saa沿第二水平方向hd2的宽度(ws)可短于(即，小于)16条相应位线982沿第二水平方向hd2的间距的宽度(即，ws《16
×
p，或更一般地ws《m
×
p)。这使得有效读出放大器单元sau间距小于位线间距p。例如，如果每个读出放大器组合件saa沿第二水平方向的宽度(ws)等于12个相应位线982(即，m-x条位线，其中x为正整数)的间距的宽度，则有效读出放大器单元sau间距与位线间距p的间距比率等于0.75。这在第二水平方向上为电力和信号连接区域pcs留出了额外空间。应当指出的是，每个saa可包括大于或小于16个sau，并且宽度ws可大于或小于12条位线的宽度。因此，每个saa包括电连接到m条相应位线982的m个sau。每个saa在第二水平方向hd2上的宽度ws小于m
×
p，其中p是第二水平方向(即，字线方向)hd2上的位线间距。
80.因此，逻辑侧位线勾连区域lblhu沿第二水平方向hd2的宽度可小于逻辑侧外围区域lperi沿第二水平方向hd2的宽度，其可与存储器侧外围区域mperi沿第二水平方向hd2的宽度相同。读出放大器单元sau中的每个读出放大器单元可通过第二位线勾连接合垫788c和第一位线勾连接合垫988c电连接到存储器管芯(即，第一半导体管芯900)中的位线982中的相应一条位线，第二位线勾连接合垫和第一位线勾连接合垫是接合垫(988,788)的位于接合界面800处并且与读出放大器区域具有面积重叠的子集。
81.逻辑侧电力和控制信号区域lpcs可被定位成与逻辑侧外围区域lperi和逻辑侧位线勾连区域lblhu相邻。逻辑侧电力和控制信号区域lpcs可与逻辑侧外围区域lperi接界，并且可沿第一水平方向hd1从逻辑侧外围区域lperi横向偏移。逻辑侧电力和控制信号区域lpcs可与逻辑侧位线勾连区域lblhu接界，并且可沿第二水平方向hd2从逻辑侧位线勾连区域lblhu横向偏移。在一个实施方案中，逻辑侧电力和控制信号区域lpcs沿第二水平方向hd2的宽度可与逻辑侧外围区域lperi沿第二水平方向hd2的宽度与逻辑侧位线勾连区域lblhu沿第二水平方向hd2的宽度之差相同。换句话讲，逻辑侧电力和控制信号区域lpcs沿
第二水平方向hd2的宽度与逻辑侧位线勾连区域lblhu沿第二水平方向hd2的宽度之和可与逻辑侧外围区域lperi沿第二水平方向hd2的宽度相同。
82.根据本公开的一个方面，逻辑侧位线勾连区域lblhu与逻辑侧电力和控制信号区域lpcs的组合可容纳在由逻辑侧外围区域lperi沿第一水平方向hd1横向延伸的两个纵向边缘的延伸所限定的面积内。此外，逻辑侧位线勾连区域lblhu与逻辑侧电力和控制信号区域lpcs的组合可在一侧与逻辑侧外围区域lperi接界并且在另一侧与逻辑侧输入输出区域lio接界。逻辑侧外围区域lperi可沿第一水平方向hd1从逻辑侧位线勾连区域lblhu与逻辑侧电力和控制信号区域lpcs的组合横向偏移，并且逻辑侧输入输出区域lio可沿第一水平方向hd1从逻辑侧位线勾连区域lblhu及逻辑侧电力和控制信号区域lpcs的组合横向偏移。
83.参考图5，可通过研磨、抛光、各向异性蚀刻或各向同性蚀刻从背侧减薄第一衬底908。减薄工艺可继续，直至去除穿通衬底衬垫386的水平部分，并且穿通衬底通孔结构388的水平表面以物理方式去除。第一衬底908在减薄之后的厚度可在500nm至10,000nm的范围内，但也可采用更小和更大的厚度。一般来讲，可通过减薄第一衬底908的背侧来物理地暴露穿通衬底通孔结构388的端表面，第一衬底可以是存储器管芯的衬底。
84.参考图6，可在第一衬底908的背侧上形成背侧绝缘层610。背侧绝缘层610包括诸如氧化硅的绝缘材料。背侧绝缘层610的厚度可在50nm至500nm的范围内，但也可采用更小和更大的厚度。光致抗蚀剂层(未示出)可施加在背侧绝缘层610上方，并且可被光刻图案化以在穿通衬底通孔结构388的面积上方形成开口。可执行蚀刻工艺以在光致抗蚀剂层中的每个开口下方形成穿过背侧绝缘层610的通孔腔。穿通衬底通孔结构388的顶表面可通过背侧绝缘层610在每个通孔腔的底部处物理地暴露。
85.至少一种金属材料可穿过背侧绝缘层610沉积到开口中并且沉积在背侧绝缘层610的平坦表面上方以形成金属材料层。至少一种金属材料可包括铜、铝、钌、钴、钼和/或可通过物理气相沉积、化学气相沉积、电镀、真空蒸发或其他沉积方法沉积的任何其他金属材料。例如，金属氮化物衬垫材料(诸如tin、tan或wn)可直接沉积在穿通衬底通孔结构388的物理暴露表面上、在穿过背侧绝缘层610的开口的侧壁上以及在背侧绝缘层610的物理暴露平面表面上方。金属氮化物衬垫材料的厚度可在10nm至100nm的范围内，但也可采用更小和更大的厚度。可在金属氮化物衬垫材料上沉积至少一种金属填充材料，诸如铜或铝。在一个实施方案中，至少一种金属填充材料可包括高导电性金属层(诸如铜层或铝层)的堆叠和用于在其上接合焊球的凸点下金属化(ubm)层堆叠。示例性ubm层堆叠包括但不限于al/ni/au堆叠、al/ni/cu堆叠、cu/ni/au堆叠、cu/ni/pd堆叠、ti/ni/au堆叠、ti/cu/ni/au堆叠、ti-w/cu堆叠、cr/cu堆叠和cr/cu/ni堆叠。背侧绝缘层610的平坦水平表面上方的金属材料层的厚度可在0.5微米至10微米的范围内，诸如1微米至5微米，但也可采用更小和更大的厚度。
86.至少一种金属填充材料和金属材料层可随后被图案化以形成接触穿通衬底通孔结构388中的相应一个穿通衬底通孔结构的离散的背侧接合垫650。背侧接合垫650可用作外部接合垫，其可用于将第一半导体管芯900和第二半导体管芯700内的各种节点电连接到外部节点，诸如封装衬底上的接合垫或另一半导体管芯的c4接合垫。例如，可在背侧接合垫650上形成焊料材料部分660，并且可执行c4接合工艺或引线接合工艺以将背侧接合垫650电连接到外部电有源节点。
87.一般来讲，可在第一半导体管芯900(其可为存储器管芯)的背侧表面上形成背侧接合垫650，该背侧表面位于第一半导体管芯900与第二半导体管芯700之间的接合界面800的相对侧上。穿通衬底通孔结构388可竖直地延伸穿过第一半导体管芯900，并且可提供背侧接合垫650与接合垫(988,788)的子集之间的电连接，该子集可包括第一输入输出接合垫988a和第二输入输出接合垫788a。
88.参考图7a和图7b，示出了在图6的接合组件的一部分中的电力和信号连接区域pcs中的一组连续的输入/输出电路i/o、读出放大器区域s/a、包括读出放大器驱动电路(sadrv)的外围电路区域peri以及一组电力供应和控制互连结构780p的空间布置。图7a与图2b相同，不同的是图7a示出了图7c所示的区域c的位置。在逻辑侧电力和控制信号区域lpcs的面积下方的第二半导体管芯700的体积包括位于区域pcs中的一组电力供应和控制互连结构。该组电力供应和控制互连结构780p可包括第二金属互连结构780的子集。该组电力供应和控制互连结构780p可用于通过相应输入/输出接合垫(988a,788a)在第二半导体管芯700与第一半导体管芯900之间路由电力供应电压和控制信号。包括竖直和横向互连的电力和控制信号区域pcs可由输入输出电路区域i/o、由位于逻辑侧位线勾连区域lblhu下方的读出放大器区域s/a以及由位于两个读出放大器区域s/a之间的逻辑侧外围连接区域lperi下方的外围电路区域peri来横向界定。从读出放大器驱动电路sadrv到读出放大器区域s/a的导电路径的一部分被示意性地示出，并且被标记为“sadrv到s/a信号”。从接合垫650到外围电路区域peri的电力连接路径或信号连接路径的一部分被示意性地示出，并且被标记为“电力/控制信号”。
89.参考图8a至图8b，在第二实施方案中，电力和控制信号区域pcs位于与读出放大器区域sa相邻的字线开关区域wlsw中。由于逻辑管芯700中的字线开关区域wlsw可具有比存储器管芯900中的阶梯(即，平台)区域200更大的面积，因此字线开关区域wlsw的一部分可能被电力和控制信号区域pcs占据。图8a至图8b示出了在图6的接合组件的一部分中的电力和控制信号区域pcs中的一组连续的输入/输出电路区域i/o、字线开关区域wlsw中的字线解码器、读出放大器区域s/a、外围电路区域peri以及一组电力供应和控制互连结构780p的另选空间布置。
90.位于逻辑侧电力和控制信号区域lpcs下方的电力和控制信号区域pcs的面积内的第二半导体管芯700的体积包括一组电力供应和控制互连结构780p。该组电力供应和控制互连结构780p可包括第二金属互连结构780的子集。该组电力供应和控制互连结构780p可用于通过相应输入/输出接合垫(988a,788a)在第二半导体管芯700与第一半导体管芯900之间路由电力供应电压和控制信号。电力和控制信号区域pcs可由输入输出电路区域i/o、由读出放大器区域s/a、由字线开关wlsw区域以及由外围电路区域peri横向界定。从读出放大器单元sau到位线782的导电路径的一部分被示意性地示出，并且在图8b中被标记为“s/a到bl”。第一半导体管芯900与第二半导体管芯700之间的电力连接路径或信号连接路径的一部分被示意性地示出，并且被标记为“电力/控制信号”。从区域sadrv到区域s/a的电力连接路径或信号连接路径的一部分被标记为sadrv到s/a信号。接触导电层46(其可为字线)并且位于存储器管芯900中的层接触通孔结构(例如，字线接触通孔结构)86被示意性地示出。
91.共同参考所有附图并且根据本公开的各种实施方案，接合组件包括包含存储器器件920和多条位线982的存储器管芯(诸如第一半导体管芯900)以及接合到存储器管芯900
的逻辑管芯(诸如第二半导体管芯700)。逻辑管芯700包括被配置成控制存储器器件920的操作的控制电路702。如图7a和图8a所示，控制电路702包括外围电路区域peri、读出放大器区域s/a以及电力和控制信号区域pcs，该电力和控制信号区域被定位成与读出放大器区域s/a相邻并且包括被配置成向外围电路区域peri或从外围电路区域提供电力或控制信号的至少一个电力和控制信号互连结构780p。
92.在一个实施方案中，存储器器件920包括三维存储器器件。该三维存储器器件包括：包含围绕竖直半导体沟道60的二维阵列布置的多个存储器元件54的存储器阵列区域100、位于相应半导体沟道的顶部部分处的漏极区域63，以及在第二水平方向(例如，字线方向)hd2上延伸的多条字线46。位线982在第一水平方向(例如，位线方向)hd1上延伸并且电连接到相应漏极区域63。
93.在图4a、图4b、图7a和图7b示出的第一实施方案中，在沿垂直于存储器管芯900与逻辑管芯700之间的接合界面800的方向的平面图中，外围电路区域peri位于与存储器阵列区域100的面积重叠的面积内。读出放大器区域s/a沿第一水平方向hd1从外围电路区域peri横向偏移并且具有小于存储器阵列区域100宽度的读出放大器区域宽度，如图4a所示。电力和控制信号区域pcs沿第一水平方向hd1从外围电路区域peri横向偏移并且沿第二水平方向从读出放大器区域s/a横向偏移，如图7a所示。图7b中所示的接合垫的子集(988a,788a)位于存储器管芯900与逻辑管芯700之间的接合界面800处并且被配置成通过电力和控制信号互连结构780p在存储器管芯900与外围电路区域peri之间传输电力或控制信号。在一个实施方案中，电力和控制信号互连结构780p提供接合垫的子集(988a,788a)与外围电路区域peri之间的竖直和水平电连接。
94.在一个实施方案中，外围电路区域peri沿第二水平方向hd2的宽度与读出放大器区域s/a沿第二水平方向的宽度与电力和控制信号区域pcs沿第二水平方向的宽度之和相同，如图7a所示。
95.在图4a和图4b所示的一个实施方案中，存储器阵列区域包括沿第二水平方向hd2具有间距p的l条位线。读出放大器区域s/a包括沿第二水平方向hd2布置的n个读出放大器组件saa。读出放大器组件saa中的每个读出放大器组件包括沿第一水平方向hd1布置的m个读出放大器单元sau。读出放大器单元sau中的每个读出放大器单元电连接到l条位线982中的相应一条位线。每个读出放大器组件saa在第二水平方向hd2上的宽度小于m与p的乘积，其中l、m和n是正整数并且l＝m
×
n。在一个实施方案中，每个读出放大器组件saa在第二水平方向hd2上的宽度是m与p的乘积的40％至90％。
96.在一个实施方案中，读出放大器单元sau中的每个读出放大器单元通过接合垫的位于接合界面800处并且与读出放大器区域s/a具有面积重叠的另一个子集(988c,788c)电连接到存储器管芯900中的位线982中的相应一条位线。
97.在一个实施方案中，控制电路702还包括沿逻辑管芯700的边缘定位的输入/输出电路区域i/o。接合垫的子集(988a,788a)位于输入/输出电路区域i/o上方。电力和控制信号区域pcs位于两个读出放大器区域s/a之间，并且具有与外围电路区域peri、两个读出放大器区域s/a和输入/输出电路区域i/o接界的边界，如图7a所示。在一个实施方案中，电力和控制信号互连结构780p通过输入/输出电路区域i/o中的金属通孔780v电连接到接合垫的子集(988a,788a)，如图7b所示。
98.在图6和图7b所示的一个实施方案中，存储器管芯900还包括位于存储器管芯900的背侧表面上(即，位于存储器管芯的衬底908的背侧上)的背侧接合垫650，该背侧表面位于接合界面800的相对侧上，并且穿通衬底通孔结构388竖直地延伸穿过存储器管芯900并且通过通孔结构488提供背侧接合垫650与接合垫的子集(988a,788a)之间的电连接。在图7a、图7b、图8a和图8b所示的一些实施方案中，电力和控制信号互连结构780p进一步电连接外围电路区域peri和读出放大器区域s/a。
99.在图8a和图8b所示的第二实施方案中，控制电路702还包括字线开关区域wlsw，并且电力和控制信号区域pcs位于与读出放大器区域s/a相邻的字线开关区域wlsw中。在图8b所示的一个实施方案中，在沿垂直于存储器管芯与逻辑管芯之间的接合界面800的方向的平面图中，外围电路区域peri位于与存储器阵列区域100的面积重叠的面积内。如图8a所示，读出放大器区域s/a沿第一水平方向hd1从外围电路区域peri横向偏移并且与存储器阵列区域100宽度相同的读出放大器区域宽度。电力和控制信号区域pcs沿第二水平方向hd2从外围电路区域peri和读出放大器区域s/a横向偏移，并且具有沿第一水平方向hd1的长度，该长度与外围电路区域peri沿第一水平方向的长度与读出放大器区域s/a沿第一水平方向的长度之和相同。
100.在图8b所示的一个实施方案中，存储器管芯900包括绝缘层32和字线46的交替堆叠。交替堆叠的所有层存在于存储器阵列区域100内。字线46沿第二水平方向hd2具有不同的横向范围，该横向范围随着在沿第二水平方向hd2从存储器阵列区域100横向偏移的阶梯区域200中距接合界面800的竖直距离而增大。电力和控制信号区域pcs的至少一部分与阶梯区域200具有面积重叠。
101.在图8b所示的一个实施方案中，存储器管芯900包括接触阶梯区域200中的字线46中的相应一条字线并且朝向接合界面800延伸的字线接触通孔结构86。控制电路702还包括沿逻辑管芯700的边缘定位的输入/输出电路区域i/o。电力和控制信号区域pcs具有与外围电路区域peri、读出放大器区域s/a和输入/输出电路区域i/o接界的边界。
102.在图6、图7b和图8b所示的一些实施方案中，存储器管芯900还包括位于存储器管芯900的背侧表面上的背侧接合垫650，该背侧表面位于接合界面800的相对侧上，并且穿通衬底通孔结构388竖直地延伸穿过存储器管芯并且提供背侧接合垫650与接合垫的子集(988a,788a)之间的电连接。
103.在一些实施方案中，操作接合组件的方法包括通过穿通衬底通孔结构388(以及通过通孔结构488)、通过接合垫988a(以及接合垫788a)以及通过电力和控制信号互连结构780p将电力或控制信号从背侧接合垫650传输到外围电路区域peri。该方法还包括通过电力和控制信号互连结构780p将电力或控制信号从外围电路区域peri传输到读出放大器区域s/a。
104.本公开的各种实施方案以同时最小化逻辑管芯和存储器管芯的接合组件中的金属线层级的总数的方式提供逻辑管芯和存储器管芯中的电力供应和控制信号互连结构之间的导电路径。具体地讲，电力供应和控制互连结构被定位成与读出放大器区域s/a相邻，并且用于电力供应电压和控制信号的电布线的水平部分可形成于与用于向位线和字线提供信号的电布线相同的层级上，而不要求逻辑管芯中具有用于提供此类信号的单独的第四层级金属化。电力供应和控制互连结构可均匀地分布在逻辑管芯上，从而避免在整个逻辑
管芯或存储器管芯上延伸的集中式电力总线或控制信号总线。在一个实施方案中，可采用包括第一存储器侧金属层级m0、第二存储器侧金属层级m1、第一逻辑侧金属层级d0、第二逻辑侧金属层级d1和第三逻辑侧金属层级d2的总共五个金属层级，以在逻辑管芯和存储器管芯的接合组件上分配电力供应电压和控制信号。因此，本公开的各种实施方案可用于为逻辑管芯和存储器管芯的接合组件提供采用较少数目的金属层级的有效电布线。
105.尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。除非另外明确说明，否则词语“包含”或“包括”设想其中词语“基本上由...组成”或词语“由...组成”替换词语“包含”或“包括”的所有实施方案。在本公开中示出使用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。