半导体结构及其制造方法与流程

1.本揭露的实施方式是关于一种半导体结构及其制造方法。


背景技术：

2.半导体结构及/或晶圆可使用研磨或平坦化技术平坦化，例如化学机械研 磨/平坦化(cmp)制程。cmp制程可包含沉积研磨浆(或研磨剂)于研磨垫上。可 将晶圆安装在载具，而载具可在将晶圆压抵于研磨垫时旋转晶圆。晶圆旋转时， 研磨浆及研磨垫作为研磨或平坦化晶圆的一或多层的磨料。研磨垫也可旋转， 以确保持续供给的研磨浆施加于研磨垫上。


技术实现要素：

3.本揭露提供一种半导体结构，包含第一导电结构、介电结构、第二导电结 构、及数层导电材料。第一导电结构设于半导体结构的第一层内。介电结构设 于半导体结构的第二层内，而第二层设于第一层上。第二导电结构设于介电结 构的凹陷部内，凹陷部延伸至第一导电结构，而第二导电结构具有凹面凹陷部 位于第二导电结构的顶面上。数层导电材料设于第二导电结构的凹面凹陷部 内。
4.本揭露提供一种半导体结构，包含第一晶圆及第二晶圆。第一晶圆包含第 一介电结构、第一导电结构、及第一导电材料。第一介电结构包含第一凹陷部。 第一导电结构设于第一凹陷部内，且第一导电结构包含第一凹面凹陷部位于第 一导电结构的顶面上。第一导电材料设于第一导电结构的第一凹面凹陷部内。 第二晶圆包含第二介电结构、第二导电结构、及第二导电材料。第二介电结构 包含第二凹陷部，而第二介电结构与第一介电结构接合。第二导电结构设于第 二凹陷部内，且第二导电结构包含第二凹面凹陷部位于第二导电结构的顶面 上。第二导电材料设于第二凹面凹陷部内，并与第一导电材料接合。
5.本揭露提供一种半导体结构的制造方法，包含沉积导电结构在介电结构的 凹陷部内、研磨半导体结构的顶面并在导电结构的顶面上形成凹面凹陷部、及 成长导电材料于凹面凹陷部内以为半导体结构形成实质平坦的顶面。
附图说明
6.当配合附图阅读时，以下详细的描述可使本揭露的各态样得到最佳的理 解。需注意的是，依据业界的标准实务，各种特征并未依比例绘制。事实上， 可任意地增加或缩减各种特征的尺寸，以使讨论清楚明了。
7.图1是绘示例示环境的示意图，本文所描述的系统及/或方法可在例示环 境中实施；
8.图2是本文所描述的例示半导体结构的示意图；
9.图3a至图3h是形成本文所描述的半导体结构的例示实施例的示意图；
10.图4a至图4h是形成本文所描述的半导体结构的例示实施例的示意图；
11.图5a至图5c是形成本文所描述的半导体结构的例示实施例的示意图；
12.图6是图1的一或多个装置的例示构件的示意图；
13.图7是涉及形成本文所描述的半导体结构的例示制程的流程图。
14.【符号说明】
15.100:环境
16.102:半导体处理机台/沉积机台
17.104:半导体处理机台/蚀刻机台
18.106:半导体处理机台/平坦化机台
19.108:半导体处理机台/接合机台
20.110:晶圆/晶粒运输机台
21.200:半导体结构
22.202:第一晶圆/半导体结构/第二晶圆
23.204:第二晶圆/半导体结构/第一晶圆
24.206:基材
25.208:导电结构
26.210:阻障层
27.212:重分布氧化层
28.214:接合介电层
29.216:扩散阻障层
30.218:导电结构
31.220:导电材料
32.222:基材
33.224:导电结构
34.226:阻障层
35.228:重分布氧化层
36.230:接合介电层
37.232:扩散阻障层
38.234:导电结构
39.236:掺杂部
40.238:金属氮化物材料/导电材料
41.300:例示实施例
42.302:介电结构
43.304:凹陷部
44.306:平坦化机台
45.308:凹面凹陷部
46.310:电浆
47.312:入口
48.400:例示实施例
49.402:介电结构
50.404:凹陷部
51.406:平坦化机台
52.408:凹面凹陷部
53.410:凹陷部
54.412:电浆
55.414:入口
56.414a:金属源腔室
57.500:例示实施例
58.502:平坦化机台
59.600:装置
60.610:总线
61.620:处理器
62.630:记忆体
63.640:储存构件
64.650:输入构件
65.660:输出构件
66.670:通讯构件
67.700:制程
68.710:方块
69.720:方块
70.730:方块
具体实施方式
71.以下揭露提供许多不同的实施方式或实施例，以实施所提供标的的不同特 征。以下描述的构件及配置的特定实施例，用以简化本揭露。当然，这些仅为 实施例而非旨在限制。例如，在描述中，形成第一特征于第二特征之上或上可 包含第一特征与第二特征以直接接触方式形成的实施方式，亦可包含额外特征 形成在第一特征与第二特征之间，使第一特征与第二特征可能并非直接接触的 实施方式。此外，本揭露可在各实施例中重复参考数字及/或文字。此重复是 基于简化及清楚的目的，以其本身而言并非用以其来指定所讨论的各实施方式 及/或架构间的关系。
72.另外，本文可使用空间关系用语，例如“在
…
之下(below)”、“底部 (bottom)”、“在
…
之上(above)”、“顶部(top)”、及类似用语，来简明描述， 以描述附图中所绘示的一部件或一特征与另一(另一些)部件或特征的关系。除 了附图中所描绘的方向外，空间关系用语意欲涵盖装置在使用或操作上的不同 方向。设备可以其他方式定向(旋转90度或其他方向)，因此可以同样的方式 来解释本文使用的空间关系描述词。
73.在其他接合技术，例如阳极、热压、玻璃熔块、粘着剂、熔融、和表面活 化接合技术中，晶圆堆叠晶圆或晶圆混合接合(hb)被认为是互补式金属氧化物 半导体(cmos)技术的性能提升的解决方案。待接合晶圆的接合界面可能影响 混合接合是否牢固和成功。例如，将与第二晶圆的表面接合的第一晶圆的表面 通常是平面的(例如，平坦的)，以与第二晶圆
的表面接合，而第二晶圆的表面 应该通常也是平面的，以促进结构牢固的接合及提升的电耦合。
74.为使晶圆的表面平坦，化学机械平坦化(cmp)机台可以化学及机械成分的 组合来研磨表面。然而，cmp机台可能导致表面的金属部分碟形凹陷(例如， 凹面下陷)，其碟形凹陷量取决于表面的材料。例如，表面的铜部分相较介电 质部分，可能遭受更多的碟形凹入(例如，数纳米的凹入)。表面的介电质部分 在cmp制程后可能遭受介电质侵蚀。除了别的例子外，基于与附加的晶圆的 金属部分形成不良的电性连接，及/或与附加的晶圆的不良的结构接合等，碟 形凹陷及/或介电质侵蚀可能导致晶圆不适合混合接合。
75.本文描述的一些实施例提供用于形成具有改善的平坦化(除了其他的例子 外，例如改善的平坦化及/或改善的高度均匀性)的半导体结构的技术及设备。 此半导体结构可包含将用于混合接合的具有改善的平坦化的表面的晶圆。为了 改善平坦化，一或多个半导体处理机台可减少在待混合接合的表面中的碟形凹 陷及/或介电质侵蚀效应。在一些实施例中，基于成长(例如，透过成核)导电材 料以填充碟形凹陷的孔洞及/或使用氮电浆填充源自介电质侵蚀效应的孔洞， 一或多个半导体处理机台可减少碟形凹陷及/或介电质侵蚀效应。
76.透过此方式，一或多种半导体处理机台可在半导体结构的顶面提供改善的 平坦化，而可形成均匀的接合界面(例如，具有减少的或无金属碟形凹陷或介 电质侵蚀)。此外，或替代地，基于在接合界面上提供了可增加接合强度的平 滑的接合表面及共价键，制造过程可省略接合后退火制程。改善的平坦化可增 加接合界面处的机械强度，实现多晶圆堆叠，而不会或减少形成孔洞或分层。 除了其他的例子以外，提高的机械强度可改善对晶圆薄化制程(例如，额外的 cmp制程)所引起的机械应力的抵抗力、保护接合界面处的金属免受降解、避 免在接合界面处形成可能导致金属交互扩散减少的相对大的金属晶粒、及/或 提高表面纯度(例如，基于在cmp后清洗制程后，使用电浆增强化学气相沉积 (pecvd)制程移除金属氧化物残留)。更进一步，改善的平坦化可减少或消除 金属氧化物的形成，提升接合界面处的金属的导电性，及/或避免因接合界面 处的金属的错位接合所导致的金属原子迁移至介电层中。此外，基于减低半导 体结构的相邻元件的接合表面处的金属间的串扰，半导体结构可以较小的间距 长度形成。
77.图1是绘示例示环境100的示意图，本文描述的系统及/或方法可在例示 环境100中实施。如图1所示，环境100可包含多个半导体处理机台102至 108及晶圆/晶粒运输机台110。多个半导体处理机台102至108可包含沉积机 台102、蚀刻机台104、平坦化机台106、接合机台108、及/或另一半导体处 理机台。包含于例示环境100中的机台可包含在半导体无尘室、半导体代工厂、 半导体处理及/或制造设施、或另一地点。
78.沉积机台102是能够沉积各种材料于基材上的半导体处理机台。在一些实 施例中，沉积机台102包含能够沉积光阻层于基材，例如晶圆上的旋转涂布机 台。在一些实施例中，沉积机台102包含化学气相沉积(cvd)机台，例如电浆 增强cvd(pecvd)机台、高密度电浆cvd(hdp-cvd)机台、次大气压 cvd(sacvd)机台、原子层沉积(ald)机台、电浆增强原子层沉积(peald)机 台、或另一类型的cvd机台。在一些实施例中，沉积机台包含物理气相沉积 (pvd)机台，例如溅镀机台或另一类型的pvd机台。在一些实施例中，例示 环境100包含多个类型的沉积机台102。
79.蚀刻机台104是能够蚀刻基材、晶圆、或半导体元件的各种材料的半导体 处理机台。例如，蚀刻机台104可包含湿蚀刻机台、干蚀刻机台、及/或另一 种蚀刻机台。湿蚀刻机台可包含化学蚀刻机台或填充有蚀刻剂的腔室的另一种 湿蚀刻机台。基材可放置于腔室中一段特定的时间，以移除基材的一或多个部 分的特定量。除了其他例子以外，干蚀刻机台可包含电浆蚀刻机台、雷射蚀刻 机台、反应性离子蚀刻机台、或气相蚀刻机台。干蚀刻机台可利用溅镀技术、 电浆辅助蚀刻技术(例如，电浆溅镀技术，或另一种包含使用离子化气体等向 性地或定向性地蚀刻一或多个部分的技术)、或另一种干蚀刻技术，来移除基 材的一或多个部分。
80.平坦化机台106是能够研磨或平坦化晶圆或半导体元件的多层的半导体 处理机台。例如，平坦化机台106可包含cmp机台，及/或另一种研磨或平坦 化沉积或镀覆的层或表面的平坦化机台。平坦化机台106可以化学及机械力的 组合(例如，化学蚀刻及无磨料研磨)来研磨或平坦化半导体元件的表面。平坦 化机台106可利用具研磨性与腐蚀性的化学研磨浆，配合研磨垫及支撑环(例 如，其直径通常大于半导体元件)。利用动力研磨头将研磨垫及半导体元件压 在一起，并利用支撑环固持。动力研磨头可沿不同转动轴旋转，以移除材料， 甚至移除半导体元件任何不规则的表面型态，使半导体元件平整或平坦。平坦 化机台106可进一步包含研磨器、修整器、或可用于研磨及/或平坦化所沉积 或镀覆的材料的一层或表面的另一机台。
81.除了其他的例子以外，接合机台108是能够使用铜对铜接合、融熔接合、 及/或热压接合，将二或更多晶圆(或者二或更多半导体基材，或者二或更多半 导体结构)接合在一起的半导体处理机台。例如，接合机台108可包含能够在 二或更多晶圆之间形成共晶键的共晶接合机台。在这些例子中，接合机台108 可加热二或更多晶圆，以在此二或更多晶圆的材料之间形成共晶系统。在这些 例子中，接合机台108可定位二或更多晶圆，以利化学键结(例如，形成共价 键)，及/或接合机台108可在无外部加热的情况下，接合二或更多晶圆。
82.晶圆/晶粒运输机台110包含移动式机器人，机械手臂，电车或轨道车， 悬吊式输送(oht)车，自动化物料搬运系统(amhs)，及/或用以在半导体处理 机台102至108之间及/或往返其他地点例如晶圆料架、储藏室、或另一地点 运输晶圆及/或晶粒的另一种机台。在一些实施例中，晶圆/晶粒运输机台110 可为行经特定路径的程序化机台，及/或可以半自动或自动操作。
83.图1所示的机台的数量及配置提供来作为一或多个例子。实际上，相较于 图1所示的机台，可有额外的机台、较少的机台、不同的机台、或不同配置的 机台。此外，图1所示的二或更多机台可在单一机台内实施，或图1所示的单 一个机台可实施为多个分散式机台。此外或替代地，环境100的一组机台(例 如，一或多个机台)可进行被描述为由环境100的另一组机台进行的一或多个 功能。
84.图2是本文描述的例示半导体结构200的示意图。在一些实施例中，半导 体结构200可包含未示于图2中的一或多层，除了其他的例子以外，例如一或 多个阻障层、粘着层、金属栅极、基材、内连线、凹陷(例如，介层窗)、或半 导体结构。在一些实施例中，除了其他的例子以外，半导体结构200可包含， 或包含在互补式金属氧化物半导体(cmos)影像感测器(cis)、三维集成电路 (ic)、或三维电阻式随机存取记忆体(3d rram)。
85.如图2所示，半导体结构200可包含第一晶圆202及第二晶圆204。第一 晶圆202及
第二晶圆204在接合界面处接合，而形成多晶圆堆叠。
86.第一晶圆202包含基材206(例如，介电结构及/或硅基结构)，基材206具 有导电结构208(例如，金属结构及/或顶层金属)设于基材206的凹陷部内。基 材206及导电结构208可包含在第一晶圆202的第一层内。
87.第一晶圆202包含设于基材206的顶面及导电结构208上的介电结构。介 电结构可包含阻障层210、重分布氧化层212、及/或接合介电层214。阻障层 210可减少从导电结构208至介电结构的电致迁移。在一些实施例中，阻障层 210有利于缩减接合介电层214的厚度，基于例如电致迁移至接合介电层214 的减少，否则可能劣化接合介电层214。除了其他的例子以外，阻障层210可 包含氮化硅、二氧化硅、或介电二维层。除了其他的例子以外，重分布氧化层 212可包含二氧化硅、碳氧化硅、或高密度电浆氧。接合介电层214(例如，氧 化物基材料或氮化物基材料)可配置以基于第一晶圆202和第二晶圆204在接 合界面处的一种或多种材料，来接合第一晶圆202和第二晶圆204。除了其他 的例子以外，在一些实施例中，接合介电层214包含氮氧化硅、二氧化硅、碳 氧化硅、硅碳氮化物、或混合介电质。接合介电层214可包含具有氮及/或氢 掺质的异质结构。介电结构包含凹陷部，凹陷部自介电结构的顶面(例如，接 合介电层214的顶面)延伸至导电结构208。
88.在一些实施例中，第一晶圆202包含设于介电结构的凹陷部中的扩散阻障 层216。除了其他的例子以外，扩散阻障层216可包含导电二维材料(例如，具 有一或多层)、氮化钛、或氮化钽。除了或包含扩散阻障层216外，导电结构 218(例如，铜内连线或另一导电内连线)可设于介电结构的凹陷部内。导电结 构218包含凹面凹陷部位于导电结构218的顶面上。凹面凹陷部可能基于cmp 制程所导致的碟形化而形成。
89.第一晶圆202包含设于导电结构218的凹面凹陷部中的数层导电材料 220。数层导电材料220的这些层可为同质或异质的。例如，这些层可具有不 同厚度及/或掺杂，以减少凹面凹陷部的尺寸及/或深度，减少介电质侵蚀，及/ 或提升导电结构208与第二晶圆204的导电结构(例如，导电结构224)间的导 电性。在一些实施例中，数层导电材料220可包含碳基材料(例如，石墨烯)。
90.数层导电材料220可选择性地形成在第一晶圆202的实质平坦的顶面上。 在一些实施例中，数层导电材料220的顶面通常与第一晶圆202的介电结构的 顶面齐平。介电结构、扩散阻障层216、导电结构218、及/或数层导电材料220 可包含在第一晶圆202的第二层中。
91.第二晶圆204包含基材222(例如，介电结构及/或硅基结构)，基材222具 有设于基材222的凹陷部内的导电结构224(例如，金属结构及/或顶层金属)。 基材222及导电结构224可包含在第二晶圆204的第一层内。
92.第二晶圆204包含设于基材222的顶面及导电结构224上的介电结构。介 电结构可包含阻障层226、重分布氧化层228、及/或接合介电层230。接合介 电层230可包含具有氮及/或氢掺质的异质结构。介电结构包含凹陷部，凹陷 部自介电结构的表面(例如，图2所示的接合介电层230的底面，或在接合前 接合介电层230的顶面)延伸至导电结构224。
93.在一些实施例中，第二晶圆204包含设于介电结构的凹陷部的扩散阻障层 232。除了其他例子之外，扩散阻障层232可包含导电二维材料(例如，具有一 或多层)、氮化钛、或氮化钽。除了或包含扩散阻障层232之外，导电结构234(例 如，铜内连线或另一金属内连
线)可设于介电结构的凹陷部内。导电结构234 包含位于导电结构234的表面上的凹面凹陷部(例如，图2所示的导电结构234 的底面，或接合前导电结构234的顶面)。
94.第二晶圆204包含导电金属氮化物材料238设于导电结构234的凹面凹陷 部(碟形凹陷)中，以及介电结构的掺杂部236(例如，相转移层)。除了其他的例 子以外，金属氮化物材料238可包含氮化铜、氮化钛、氮化钽、氮化钴、及/ 或氮化钼。可配置掺杂的种类及/或数量，以减少凹面凹陷的尺寸及/或深度， 减少介电质侵蚀，及/或提升导电结构208及导电结构224间的导电性。例如， 掺杂的种类可包含具有氮及/或氢掺质的异质结构，以提升接合强度及/或减少 介电质侵蚀。金属氮化物材料238可为第二晶圆204形成实质平坦的顶面。在 一些实施例中，金属氮化物材料238的顶面通常与第二晶圆204的介电结构的 顶面齐平。介电结构、扩散阻障层232、导电结构234、及/或金属氮化物材料 238可包含在第二晶圆204的第二层中。
95.如上所述，图2提供来作为例子。其他例子可与关于图2所描述的不同。 例如，可将具有数层导电材料设于导电结构的凹面凹陷部内的第一晶圆接合至 具有数层导电材料(例如，相同的导电二维层状材料或异质结构的导电二维层 状材料)设于导电结构的凹面凹陷部内的第二晶圆。替代地，可将具有金属氮 化物材料设于导电结构的凹面凹陷部内的第一晶圆接合至具有金属氮化物材 料设于导电结构的凹面凹陷部内的第二晶圆。在另一例子中，可将具有介电氧 化物作为接合介电质的第一晶圆接合至具有介电氧化物或介电氮化物接合介 电质的第二晶圆。替代地，可将具有介电氮化物作为接合介电质的第一晶圆接 合至具有介电氧化物或介电氮化物接合介电质的第二晶圆。
96.图3a至图3h是本文描述的例示实施例300的示意图。例示实施例300 可为形成半导体结构(例如，半导体结构200的第一晶圆202)的例示制程。半 导体结构可包含未示于图3a至图3h中的一或多个额外的元件、结构、及/或 层。
97.如图3a所示，例示实施例300可包含形成导电结构208于基材206中。 在一些实施例中，沉积机台(例如，沉积机台102)沉积导电结构208作为硅基 材(基材222)的顶层金属层(例如，金属间介电层的顶层)。在一些实施例中，除 了其他例子之外，沉积机台使用化学气相沉积或物理气相沉积，来沉积导电结 构208于基材206的凹陷部中。在一些实施例中，平坦化机台(例如，平坦化 机台106)可研磨及/或平坦化导电结构208及基材206。
98.如图3a进一步所示，例示实施例300可包含形成介电结构302于导电结 构208的顶面及基材206上。介电结构302包含阻障层210、重分布氧化层212、 及/或接合介电层214。在一些实施例中，沉积机台(例如，沉积机台102)使用 多道沉积制程沉积介电结构302于导电结构208的顶面及基材206上，以沉积 介电结构302的数层。在一些实施例中，除了其他例子之外，沉积机台使用化 学气相沉积或物理气相沉积，来沉积介电结构302于导电结构208的顶面及基 材206上。在一些实施例中，在沉积介电结构302期间及/或之后，平坦化机 台(例如，平坦化机台106)可研磨及/或平坦化介电结构302的一或多层(例如阻 障层210、重分布氧化层212、及/或接合介电层214)。
99.如图3b所示，例示实施例300可包含形成介电结构302的凹陷部304。 在一些实施例中，蚀刻机台(例如，蚀刻机台104)可蚀刻介电结构302的一部 分，以形成凹陷部304。
100.如图3c所示，例示实施例300可包含形成扩散阻障层216于介电结构302 的凹陷部304中。在一些实施例中，沉积机台(例如，沉积机台102)沉积扩散 阻障层216的材料于介电
结构302的顶面上、于凹陷部304的侧壁上、及/或 于凹陷部304的底面上(例如，于导电结构208的顶面上)。在一些实施例中， 除了其他例子之外，沉积机台使用化学气相沉积或物理气相沉积，来沉积扩散 阻障层216的材料于介电结构302的顶面上、于凹陷部304的侧壁上、及/或 于凹陷部304的底面上。
101.如图3d所示，例示实施例300可包含形成导电结构218于扩散阻障层216 上(例如，于介电结构302的凹陷部304内及介电结构302的顶面)。在一些实 施例中，沉积机台(例如，沉积机台102)沉积导电结构218的材料于扩散阻障 层216的顶面上，使导电结构218的材料填充凹陷部304。在一些实施例中， 除了其他的例子之外，沉积机台使用化学气相沉积或物理气相沉积，来沉积导 电结构218的材料于扩散阻障层216的顶面上。导电结构218可包含铜基材料 或钨基材料。在一些实施例中，导电结构218可进一步包含其他材料(例如， 作为阻障层)，例如钽基材料、钛基材料、及/或钌基材料。
102.替代地，可形成导电结构218于凹陷部304内，而无需先沉积扩散阻障层 216。在一些实施例中，沉积机台(例如，沉积机台102)沉积导电结构218的材 料于凹陷部304内，而与导电结构208及/或凹陷部304的侧壁直接接触。在 一些实施例中，除了其他例子之外，沉积机台使用化学气相沉积或物理气相沉 积，来沉积导电结构218的材料，而与导电结构208及/或凹陷部304的侧壁 直接接触。
103.如图3e所示，例示实施例300可包含使用平坦化机台306研磨及/或平坦 化第一晶圆202的顶面。例如，平坦化机台306(例如，平坦化机台106)可磨 去导电结构218的一部分及/或扩散阻障层216的一部分。在一些实施例中， 平坦化机台306可配置以进行经校准的cmp制程，来移除设于介电结构302 的顶面上及凹陷部304的外侧的导电结构218的部分及/或扩散阻障层216的 部分。
104.如图3f所示，在进行cmp制程后，第一晶圆202包含形成于导电结构 218的顶面的凹面凹陷部308(例如，碟形化部分)。在一些实施例中，凹面凹 陷部308可从介电结构302的顶面的第一侧，延伸横越导电结构218的顶面到 介电结构302的顶面的第二侧。在一些实施例中，凹面凹陷部308仅横向延伸 跨过导电结构218的部分(例如，中央部分)。
105.如图3g所示，例示实施例300可包含使用电浆310(例如，氢电浆、氮电 浆、或氩电浆，除了其他的例子以外)，以离子化透过入口312布设的导电材 料源(例如，二维材料源)。沉积机台(例如，沉积机台102)可在约摄氏150度至 约摄氏400度的温度范围间沉积导电材料源及/或提供电浆310。透过此方式， 沉积机台可在电浆沉积(例如，电浆气相沉积)的操作范围温度下，沉积导电材 料源及/或提供电浆310。在一些实施例中，可将第一晶圆202以相距电浆310 一距离下放置于电浆腔室中，以使得导电材料源在到达第一晶圆202前与电浆 310相互作用。可将第一晶圆202垂直于电浆310放置(例如，电浆310指向介 电结构302的顶面)。
106.在一些实施例中，导电材料源可包含碳源(例如，甲烷源)，碳源基于电浆 310的离子化分解成碳原料。载气(例如，氮气及/或氢气，除了其他的例子以 外)可将导电材料源从入口312载送至电浆310，并从电浆310载送至第一晶圆 202。基于载气为氢气，可活化凹面凹陷部308的表面(例如，基于氢气的蚀刻 行为)，而可导致凹面凹陷部308吸收碳原料，碳原料成核，以及石墨烯成长 于凹面凹陷部308上。替代地，基于载气为氮气，可以氮掺杂碳原料，以形成 石墨氮化碳附着于凹面凹陷部308的表面。
107.如图3h所示，例示实施例300可包含形成导电材料220，导电材料220 包含数层导电材料220(例如，数个二维层)。在一些实施例中，导电材料220 可包含石墨烯、碳化钼(mo2c)、1t相过渡金属二硫属化物(1t-tmd)、及/或金 属层材料。导电材料220可具有小于约20纳米及/或与导电结构218的凹面凹 陷部308的厚度相同的厚度。在一些实施例中，沉积机台(例如，沉积机台102) 使用数个沉积制程，在数个层中沉积导电材料220。基于(例如，调谐)与沉积 相关的成长参数，例如电浆功率(例如，在约50瓦至约250瓦的范围内)、载 气比例、成长时间、压力、及/或温度，沉积机台可沉积多层的导电材料220。 在一些实施例中，沉积机台使用cvd、有机金属cvd(mocvd)、或pecvd， 以沉积导电材料220于凹面凹陷部308内。在一些实施例中，沉积机台可使用 由下而上或由上而下的沉积技术，来沉积导电材料220。
108.在一些实施例中，例示实施例300可包含移除设于介电结构302的顶面上 的导电材料220的部分。例如，蚀刻机台(例如，蚀刻机台104)可蚀刻设于介 电结构302的顶面上的导电材料220的部分。蚀刻机台可使用电浆蚀刻制程移 除导电材料220的此部分。例如，蚀刻机台可使用氧电浆移除导电材料220 的此部分(例如，若导电材料包含石墨烯)。透过此方式，第一晶圆202的顶面 可大致平坦及/或适合混合接合。例如，第一晶圆202的顶面可具有凹面凹陷 部，凹面凹陷部具有小于约20纳米的厚度。
109.如上所述，图3a至图3h提供来作为例子。其他例子可与有关图3a至 图3h所描述的不同。图3a至图3h所示的元件、层、及/或材料的数量及配 置提供来作为例子。实际上，相较于图3a至图3h所示的那些，可有额外的 元件、层、及/或材料，较少的元件、层、及/或材料，不同的元件、层、及/ 或材料，或不同配置的元件、层、及/或材料。
110.图4a至图4h是本文描述的例示实施例400的示意图。例示实施例400 可为形成半导体结构(例如，半导体结构200的第二晶圆204)的例示制程。半 导体结构可包含未示于图4a至图4h的一或多个额外的元件、结构、及/或层。
111.如图4a所示，例示实施例400可包含形成导电结构224于基材222中。 在一些实施例中，沉积机台(例如，沉积机台102)沉积导电结构224作为硅基 材(基材222)的顶层金属层(例如，金属间介电层的顶层)。在一些实施例中，除 了其他的例子以外，沉积机台使用化学气相沉积或物理气相沉积，沉积导电结 构224于基材222中。在一些实施例中，平坦化机台(例如，平坦化机台106) 可研磨及/或平坦化导电结构224及基材222。
112.如图4a进一步所示，例示实施例400可包含形成介电结构402于导电结 构224的顶面及基材222上。介电结构402包含阻障层226(例如，氮化硅、二 氧化硅、或介电二维层，除了其他的例子以外)、重分布氧化层228(例如，二 氧化硅、碳氧化硅、或高密度电浆氧，除了其他的例子以外)、及/或接合介电 层230(例如，氮氧化硅、二氧化硅、碳氧化硅、硅碳氮化物、或混合介电质， 除了其他的例子以外)。在一些实施例中，沉积机台(例如，沉积机台102)使用 数道沉积制程沉积介电结构402于导电结构224的顶面及基材222上，以沉积 介电结构402的数层。在一些实施例中，除了其他的例子以外，沉积机台使用 化学气相沉积或物理气相沉积，以沉积介电结构402于导电结构224的顶面及 基材222上。在一些实施例中，在沉积介电结构402期间及/或之后，平坦化 机台(例如，平坦化机台106)可研磨及/或平坦化介电结构402的一或多层(例 如，阻障层226、重分布氧化层228、及/或接合介电层230)。
113.如图4b所示，例示实施例400可包含形成介电结构402的凹陷部404。 在一些实施
例中，蚀刻机台(例如，蚀刻机台104)可蚀刻介电结构402的一部 分，以形成凹陷部404。
114.如图4c所示，例示实施例400可包含形成扩散阻障层232于介电结构402 的凹陷部404内。在一些实施例中，沉积机台(例如，沉积机台102)沉积扩散 阻障层232的材料于介电结构402的顶面上、于凹陷部404的侧壁上、及/或 于凹陷部404的底面上(例如，于导电结构224上)。在一些实施例中，沉积机 台使用化学气相沉积或物理气相沉积，除了其他的例子之外，以沉积扩散阻障 层232的材料于介电结构402的顶面上、于凹陷部404的侧壁上、及/或于凹 陷部404的底面上。
115.如图4d所示，例示实施例400可包含形成导电结构234于扩散阻障层232 上(例如，于介电结构402的凹陷部404内及介电结构402的顶面上)。在一些 实施例中，沉积机台(例如，沉积机台102)沉积导电结构234的材料于扩散阻 障层232的顶面上，使导电结构234的材料填充凹陷部404。在一些实施例中， 沉积机台使用化学气相沉积或物理气相沉积，除了其他的例子以外，以沉积导 电结构234的材料于扩散阻障层232的顶面上。导电结构234可包含铜基材料 或钨基材料。在一些实施例中，导电结构234可进一步包含其他材料(例如， 作为阻障层)，例如钽基金属、钛基金属、及/或钌基金属。
116.替代地，可形成导电结构234于凹陷部404中，而无需先沉积扩散阻障层 232。在一些实施例中，沉积机台(例如，沉积机台102)沉积导电结构234的材 料于凹陷部404之中直接接触导电结构224及/或凹陷部404的侧壁。在一些 实施例中，沉积机台使用化学气相沉积或物理气相沉积，除了其他的例子之外， 以沉积导电结构234的材料直接接触导电结构224及/或凹陷部404的侧壁。
117.如图4e所示，例示实施例400可包含使用平坦化机台406来研磨及/或平 坦化第二晶圆204的顶面。例如，平坦化机台406(例如，平坦化机台106)可 磨去导电结构234的一部分及/或扩散阻障层232的一部分。在一些实施例中， 平坦化机台406可配置以进行经校准的cmp制程，来移除设于介电结构402 的顶面上及凹陷部404的外侧的导电结构234的部分及/或扩散阻障层232的 部分。
118.如图4f所示，在进行cmp制程后，第二晶圆204包含形成在导电结构 234的顶面上的凹面凹陷部408(碟形化部分)及/或由介电质侵蚀所造成的介电 结构402的一或多个凹陷部410(例如，位于接合介电层230内)。在一些实施 例中，凹面凹陷部408可从介电结构402的顶面的第一侧，横向延伸跨过导电 结构234的顶面，而至介电结构402的顶面的第二侧。在一些实施例中，凹面 凹陷部408仅横向延伸跨过导电结构234的一部分(例如，中央部分)。一或多 个凹陷部410可邻设于导电结构234。
119.如图4g所示，例示实施例400可包含使用电浆412(例如，氮电浆)，来 离子化透过入口414布设的导电材料源(例如，金属气相源)。导电材料源可在 使用加热线圈或另一加热元件的金属源腔室414a内汽化。沉积机台(例如，沉 积机台102)可在约摄氏150度至约摄氏400度的温度范围内，沉积导电材料源 及/或提供电浆412。透过此方式，沉积机台可在电浆沉积(例如，电浆气相沉 积)的操作范围温度下，沉积导电材料源及/或提供电浆412。在一些实施例中， 可将第二晶圆204以相距电浆412一距离下放置于电浆腔室中，以使得导电材 料源在到达第二晶圆204前与电浆412相互作用。可将第二晶圆204垂直于电 浆412放置(例如，电浆412指向介电结构402的顶面)。
120.在一些实施例中，导电材料源可包含在金属源腔室414a内汽化的乙酰丙 酮铜。载
气(例如，氮气，除了其他的例子之外)可将导电材料源从入口414载 送至电浆412，并从电浆412载送至第二晶圆204。
121.电浆412可使用局部氮化反应来活化导电结构234的顶面，局部氮化反应 也在介电结构402的顶面上反应。当导电材料源在离子化后到达第二晶圆204 的顶面，基于将来自载气的材料沉积至介电结构402的顶面，经离子化的导电 材料源在凹面凹陷部408内成长为金属氮化物(例如，氮化铜)，并填充介电结 构402的一或多个凹陷部。例如，基于接收经离子化的导电材料，介电结构的 二氧化硅材料可形成氮氧化硅(例如，在介电质侵蚀所造成的介电结构402的 一或多个凹陷部410内)。在一些实施例中，在接收经离子化的导电材料后， 介电质侵蚀所造成的介电结构402的一或多个凹陷部410可具有小于约20纳 米的厚度。
122.如图4h所示，例示实施例400可包含形成金属氮化物材料238(例如，导 电材料)在凹面凹陷部408内，以及形成介电结构402的掺杂部236(例如，掺 杂氮或另一载气材料)在介电结构402的顶面上。在一些实施例中，沉积机台(例 如，沉积机台102)沉积金属氮化物材料238于凹面凹陷部408内。沉积机台可 在基于(例如，调谐)与沉积相关的成长参数，例如金属氮化物材料238于导电 材料源内的浓度(例如，在每分钟约5至约500标准立方厘米的范围内)、电浆 功率(例如，在约50瓦至250瓦的范围内)、成长时间、温度、及/或压力下， 沉积金属氮化物材料238。在一些实施例中，沉积机台使用pecvd来沉积金 属氮化物材料238于凹面凹陷部408内。
123.在一些实施例中，例示实施例400可包含移除设于介电结构402的顶面上 的金属氮化物材料238的部分。例如，蚀刻机台(例如，蚀刻机台104)可蚀刻 设于介电结构402的顶面上的金属氮化物材料238的此部分。蚀刻机台可使用 电浆蚀刻制程，来移除金属氮化物材料238的此部分。透过此方式，第二晶圆 204的顶面可大致平坦及/或适合混合接合。例如，第二晶圆204的顶面可具有 具小于约20纳米的厚度的凹面凹陷部。
124.如上所述，图4a至图4h提供来作为例子。其他例子可与有关图4a至 图4h所描述的不同。图4a至图4h所示的元件、层、及/或材料的数量及配 置提供来作为例子。实际上，相较于图4a至图4h所示的那些，可有额外的 元件、层、及/或材料，较少的元件、层、及/或材料，不同的元件、层、及/ 或材料，或不同配置的元件、层、及/或材料。
125.图5a至图5c是本文描述的例示实施例500的示意图。例示实施例500 可为形成半导体结构(例如，半导体结构200包含第一晶圆202接合至第二晶 圆204)的例示制程。半导体结构可包含未示于图5a至图5c的一或多个额外 的元件、结构、及/或层。
126.如图5a所示，例示实施例500可包含翻转第二晶圆204及将第二晶圆204 设置于第一晶圆202上。在一些实施例中，接合机台(例如，接合机台108)可 翻转第二晶圆204，并将第二晶圆204放置于第一晶圆202的顶面上。透过此 方式，导电结构220与金属氮化物材料238接触，介电结构302与介电结构 402接触(例如，介电结构402的掺杂部236)。
127.导电结构208可透过电通路与导电结构224电性耦合，电通路包含导电结 构218、导电材料220、金属氮化物材料238、及导电结构234。基于第一晶圆 202及第二晶圆204在接合界面处具有大致平坦的表面，相较于不具有导电材 料220及/或金属氮化物材料238设于导电结构218及导电结构234的凹面凹 陷部内的情况，导电结构208与导电结构224之间的电性耦合可具有降低的电 阻。
128.在一些实施例中，接合机台(例如，接合机台108)可将第一晶圆202接合 至第二晶圆204。在一些实施例中，接合机台可在约摄氏15度至约摄氏25度 的温度范围内接合第一晶圆202及第二晶圆204。透过此方式，接合机台可在 不增加外部热(例如，使用化学接合而非热接合)的情况下接合第一晶圆202及 第二晶圆204。基于化学接合(例如，共价键的形成)，可将第一晶圆202接合 至第二晶圆204。在一些实施例中，导电材料220的二维材料可使用共价键接 合至金属氮化物材料238(例如，氮化铜材料)。例如，石墨烯中的碳原子及金 属氮化物中的氮原子可在约摄氏15度至约摄氏25度的温度范围内形成共价 键。此外或替代地，相较于介电结构402的无掺杂部与介电结构302之间的接 合，介电结构402的掺杂部236可提供与介电结构302的改善的接合。基于第 一晶圆202与第二晶圆204间的改善的接合，可不需要接合后退火。
129.在一些实施例中，接合机台可在约5分钟至约3小时的时间范围内的一定 时间进行接合制程。透过此方式，第一晶圆202具有充分的时间与第二晶圆 204接合。在一些实施例中，基于在相对低的温度下接合，接合时间可能增加。
130.导电材料220可提供扩散阻障，以减少从导电结构218至第二晶圆204 的电致迁移(例如，基于错位而进入介电结构402的电致迁移)。透过此方式， 可降低导电结构218的劣化，且可延长半导体结构200的寿命。
131.如图5b所示，例示实施例500可包含使用平坦化机台502(例如，平坦化 机台106)研磨及/或平坦化第二晶圆204的表面的背侧(如图4a至图4h所示 的底面)。例如，平坦化机台502可磨去基材222的一部分。在一些实施例中， 为了多晶圆堆叠(例如，二或多晶圆的堆叠)，平坦化机台502可配置以进行经 校准的cmp制程，来薄化及/或移除用于多晶圆堆叠(例如，二或更多晶圆的 堆叠)的基材222。基于第一晶圆202与第二晶圆204之间的改善的接合，接合 界面处的接合可减少或避免分层及/或孔洞的形成。
132.如图5c所示，例示实施例500包含形成半导体结构，半导体结构包含第 一晶圆202及具有利用cmp制程(例如，研磨制程)移除基材222的一部分的 第二晶圆204。
133.如上所述，图5a至图5c提供来作为例子。其他例子可与关于图5a至 图5c所描述的不同。图5a至图5c所示的元件、层、及/或材料的数量及配 置提供来作为例子。实际上，相较于图5a至图5c所示，可有额外的元件、 层、及/或材料，较少的元件、层、及/或材料，不同的元件、层、及/或材料， 或不同配置的元件、层、及/或材料。
134.图6是装置600的例示构件的示意图，其可对应沉积机台102、蚀刻机台 104、平坦化机台106、接合机台108、及/或晶圆/晶粒运输机台110。在一些 实施例中，沉积机台102、蚀刻机台104、平坦化机台106、接合机台108、及 /或晶圆/晶粒运输机台110可包含一或多个装置600及/或一或多个装置600的 构件。如图6所示，装置600可包含总线610、处理器620、记忆体630、储 存构件640、输入构件650、输出构件660、及通讯构件670。
135.总线610包含使装置600的构件间能够有线及/或无线通讯的构件。处理 器620包含中央处理单元、图形处理单元、微处理器、控制器、微控制器、数 字信号处理器、现场可程序化逻辑门阵列、特定应用集成电路、及/或另一种 处理构件。处理器620以硬件、固件，或硬件及软件的组合来实现。在一些实 施例中，处理器620包含一或多个可被编程以执行一功能的处理器。记忆体 630包含随机存取记忆体、唯读记忆体、及/或另一种记忆体(例如，快闪记忆 体、磁记忆体、及/或光记忆体)。
136.储存构件640储存有关于装置600的操作的信息及/或软件。例如，储存 构件640可包含硬盘、磁盘机、光盘机、固态硬盘、光盘、数字多功能光盘、 及/或另一种非暂态的计算机可读取媒体。输入构件650使装置600能够接收 输入，例如使用者的输入及/或感测的输入。例如，输入构件650可包含触控 屏幕、键盘、小键盘、鼠标、按钮、麦克风、开关、感测器、全球定位系统构 件、加速规、陀螺仪、及/或致动器。输出构件660使装置600能够提供输出， 例如透过显示器、扬声器、及/或一或多个发光二极管。通讯构件670使装置 600能够与其他装置通讯，例如透过有线连接或无线连接。例如，通讯构件670 可包含接收器、发射器、收发器、数据机、网络接口卡、及/或天线。
137.装置600可执行一或多个本文所描述的一或多个制程。例如，非暂态的计 算机可读取媒体(例如，记忆体630及/或储存构件640)可储存一组的指令(例 如，一或多个指令、代码、软件码、及/或程序码)，以供处理器620执行。处 理器620可执行此组指令，以进行本文所描述的一或多个制程。在一些实施例 中，由一或多个处理器620所执行的此组指令，使一或多个处理器620及/或 装置600进行本文所描述的一或多个制程。在一些实施例中，硬布线电路可代 替或结合指令使用，以进行本文所描述的一或多个制程。因此，本文所描述的 实施例不限于硬件电路及软件的任意特定组合。
138.图6所示的构件数量及配置提供来作为一个例子。相较于图6所示的那些， 装置600可包含额外的构件、较少的构件、不同的构件、或不同配置的构件。 此外或替代地，装置600的一组构件(例如，一或多个构件)可执行描述来由装 置600的另一组构件执行的一或多个功能。
139.图7是例示制程700的流程图，其与形成半导体结构的制造方法有关。在 一些实施例中，可利用一或多个半导体处理机台(沉积机台102、蚀刻机台104、 平坦化机台106、接合机台108、及/或晶圆/晶粒运输机台110)进行图7的一 或多个制程方块。此外或替代地，可利用装置600的一或多个构件，例如处理 器620、记忆体630、储存构件640、输入构件650、输出构件660、及/或通讯 构件670，进行图7的一或多个制程方块。
140.如图7所示，制程700可包含沉积导电结构于介电结构的凹陷部内(方块 710)。例如，一或多个半导体处理机台可沉积导电结构218与234于介电结构 302与402的凹陷部304与404内，如上所述。
141.如图7进一步所示，制程700可包含研磨半导体结构的顶面，此研磨于导 电结构的顶面上形成凹面凹陷部(方块720)。例如，一或多个半导体处理机台 可研磨半导体结构200、202、与204的顶面，此研磨于导电结构218与234 的顶面上形成凹面凹陷部308与408，如上所述。
142.如图7进一步所示，制程700可包含成长导电材料于凹面凹陷部内，以为 半导体结构形成实质平坦的顶面(方块730)。例如，一或多个半导体处理机台 可成长导电材料220与238于凹面凹陷部308与408内，以为半导体结构形成 实质平坦的顶面，如上所述。
143.制程700可包含额外的实施例，例如以下所描述及/或与本文他处所描述 的一或多个其他制程相关的任意单一实施例或实施例的任意组合。
144.在第一实施例中，成长导电材料220与238于凹面凹陷部308与408中包 含沉积导电材料220与238的数个二维层于凹面凹陷部308与408内，或透过 离子化金属气相沉积成长金属氮化物材料于凹面凹陷部308与408内中的一或 多个。
145.在第二实施例中，单独或结合第一实施例，沉积导电结构218与234，研 磨半导体结构200、202、与204的顶面，并成长导电材料220与238，以形成 第一晶圆202与204，其中此方法还包含形成第二晶圆202与204，第二晶圆 202与204在第二晶圆202与204的接合界面处包含额外的介电结构302与402 以及额外的导电材料220与238，于第二晶圆202与204的接合界面处将第二 晶圆202与204接合至在第一晶圆202与204的顶面处的第一晶圆202与204， 其中导电结构220与238接合至额外的导电结构220与238，介电结构302与 402接合额外的介电结构302与402。
146.在第三实施例中，单独或结合第一实施例及第二实施例中的一或多个，将 第二晶圆202与204接合至第一晶圆202与204包含在约摄氏15度至约摄氏 25度的温度范围内将第二晶圆202与204接合至第一晶圆202与204。
147.在第四实施例中，单独或结合第一实施例至第三实施例中的一或多个，透 过沉积额外的导电材料220与238的多个二维层于额外的凹面凹陷部308与 408内，或者透过离子化金属气相沉积成长额外的金属氮化物材料于凹面凹陷 部308与408内的一或多个，将额外的导电材料220与238成长于第二晶圆 202与204的额外的导电结构218与234的额外的凹面凹陷部308与408内。
148.虽然图7显示制程700的例示方块，在一些实施例中，相较于图7所描述 的方块，制程700可包含额外的方块、较少的方块、不同的方块、或不同配置 的方块。此外，或替代地，制程700的二或更多方块可并行。
149.透过此方式，一或多个半导体处理机台可在半导体结构(例如，半导体结 构的一或多个晶圆)的顶面上提供改善的平坦化，并可形成均匀的接合界面(例 如，具有减少的或没有金属碟形凹陷或介电质侵蚀)。此外或替代地，基于在 接合界面处提供了平滑的接合表面及共价键，制造制程可省去接合后退火制 程。改善的平坦度可提高在接合界面处的机械强度，使多晶圆堆叠能够无或减 少孔洞的形成或分层。提高的机械强度可增加对接合后进行的晶圆薄化制程 (例如，额外的cmp制程)所引发的机械应力的抵抗性，保护接合界面处的金 属免于劣化，避免在接合界面处形成相对大的金属晶粒而可导致金属交互扩散 的减少，及/或提高表面纯度，除了其他的例子之外。此外，改善的平坦化可 减少或消除金属氧化物的形成，提升接合界面处的金属导电性，及/或避免因 接合界面处金属的错位接合所造成的金属原子迁移至介电层中。此外，基于降 低半导体结构的相邻元件的接合表面处的金属之间的串扰，可以缩减的间距长 度形成半导体结构。
150.在一些实施例中，结构包含半导体元件的第一晶圆，而第一晶圆具有第一 阻障层位于顶层金属上、第一重分布氧化层、作为第一接合界面的第一接合介 电层，第一接合介电层具有第一重分布铜而无碟形凹陷及/或侵蚀效应(例如， 基于应用电浆辅助生长的2d导电或金属氮化物层)。结构也包含半导体元件的 第二晶圆，第二晶圆具有第二接合界面，第二接合界面具有2d导电层或金属 氮化物层，以减少第二铜重分布层、具有1至5纳米厚度的相变的第二接合介 电层、第二重分布氧化层、及/或于第二顶层金属上的第二阻障层的碟形凹陷 及/或介电质侵蚀。结构进一步包含混合接合，混合接合耦接第一晶圆及第二 晶圆(例如，以在室温下进行的混合接合)，并具有2d导电材料或金属氮化物 的接合界面，且有或无接合后处理(除了其他的例子以外，例如，热退火)。结 构可额外包含混合接合后第二晶圆的cmp薄化，混合接合可有或无任何接合 后处理。
151.此结构可进一步包含在第一晶圆及第二晶圆上的相同的导电2d层或异质 结构的导电2d材料或混合金属氮化物复合材料的一或多个来作为接合界面， 以减少cu的碟形凹陷及/或介电质侵蚀，并利用制备第一晶圆及第二晶圆的均 匀表面来提高接合强度。
152.此结构可进一步包含于顶层金属上的一或多个阻障层，此或多个阻障层使 用2d材料形成以作为阻障层使用并缩小接合层厚度。
153.此结构可进一步包含基于2d材料或介电质，基于氮化合物的一或多个接 合介电层，以提高接合强度。
154.此结构可包含具有不同厚度及/或掺杂的不同的2d材料，以减少cu碟形 凹陷、介电质侵蚀、及/或以改善用于混合接合技术的金属内连线的导电性。
155.此结构可进一步包含2d导电材料的成长，其使用包含cvd、mocvd、 由下至上、及/或由上至下制程的不同方法。
156.此结构可包含接合介电层，接合介电层包含具有氮及氢掺质的异质结构， 以提高接合强度及/或减少或避免介电质侵蚀。
157.此结构可在多晶圆堆叠技术上使用导电2d材料及金属氮化物形成。
158.此结构可使用导电2d材料作为铜扩散阻障层来形成。
159.此结构的接合界面可包含导电2d对2d层接合、导电2d对金属氮化物 接合、及/或金属氮化物对金属氮化物接合及介电氧化物对介电氧化物接合、 介电氮化物对介电氮化物接合、及/或介电氧化物对介电氮化物接合。
160.铜扩散阻障层可包含tan、tin、或导电2d材料。第一介电层可包含sin、 sio2、或介电2d材料。重分布层介电层可包含sio2、sioc、或hdp氧化物。 接合顶层/蚀刻终止层可包含sion、sio2、sioc、sicn、或其他混合介电质。 除了其他例子之外，电浆材料可包含h2、n2、或ar。电浆功率可调整至约50 瓦至约250瓦的范围内。载气可包含h2、n2、h2加n2。载气可包含浓度约5sccm 至约500sccm的范围内的沉积材料。碳源可包含甲烷。碳源的浓度可在约5 sccm至约500sccm的范围内。铜碟形凹陷厚度可少于20纳米。侵蚀厚度可少 于20纳米。金属氮化物厚度可与碟形凹陷厚度相同或更低。
161.导电材料可包含2d材料，例如石墨烯、mo2c、1t-tmd、g-c3n4、及/ 或金属层材料。2d材料层可具有与碟形凹陷厚度相同的厚度(例如，小于或等 于20纳米)。金属氮化物可包含cun、tin、tan、con、mon、或另一金属 氮化物材料。
162.异质结构可包含界面介电接合层，且可包含氮及氢掺杂的氧化层的异质结 构。混合接合可在室温及/或在约15分钟至约3小时的时间范围内进行。
163.在一些实施例中，本文所描述的技术可使用来形成2至4个晶圆的晶圆堆 叠。本文所描述的技术可使用于3d堆叠半导体、能源、光电、及3d封装。 在一些实施例中，具有堆叠晶圆的结构可包含cis、3d ic、或3d rram元 件。
164.如上更详细描述，本文所描述的一些实施例提供半导体结构。半导体结构 包含设于半导体结构的第一层内的第一导电结构。半导体结构包含设于半导体 结构的第二层内的介电结构，第二层设于第一层之上。半导体结构包含设于介 电结构的凹陷部内的第二导电结构，凹陷部延伸至第一导电结构，第二导电结 构具有在第二导电结构的顶面上的凹面凹陷部。半导体结构包含数层导电材料 设于第二导电结构的凹面凹陷部内。
165.在一些实施例中，介电结构包含阻障层、重分布氧化层、及接合介电层之 中的一
或多个。阻障层位于介电结构的底面，而接合介电层位于介电结构的顶 面。在一些实施例中，接合介电层包含具有氮及氢掺质的异质结构。在一些实 施例中，第二导电结构包含铜内连线。在一些实施例中，多层导电材料包含碳 基材料。在一些实施例中，数层导电材料的顶面与介电结构的顶面实质上齐平。 在一些实施例中，介电结构包含接合介电层，而接合介电层包含一或多个凹陷 部，其中半导体结构包含设于接合介电层的一或多个凹陷部内的氮氧化硅材 料。在一些实施例中，接合介电层的一或多个凹陷部邻设于第二导电结构。在 一些实施例中，半导体结构的第一晶圆包含第一导电结构、介电结构、第二导 电结构、及多层导电材料，而其中第二晶圆在第二晶圆的顶面处包含额外介电 结构及第三导电结构。额外介电结构接合于第一晶圆的介电结构，而第三导电 结构接合于第一晶圆的数层导电材料。在一些实施例中，第三导电结构包含金 属结构，金属结构具有额外凹面凹陷部，以及设于额外凹面凹陷部内的额外导 电材料。在一些实施例中，额外导电材料包含多层的额外导电材料或金属氮化 物材料之中的一或多个。在一些实施例中，第二晶圆的第三导电结构及第一晶 圆的多层导电材料包含相同的导电二维(2d)层状材料、异质结构的导电2d层 状材料、或金属氮化物材料。在一些实施例中，第二导电结构包含一或多个阻 障层，而阻障层包含2d层状材料。
166.如上更详细描述，本文所描述的一些实施例提供半导体结构。半导体结构 包含第一晶圆，第一晶圆包含第一介电结构，第一介电结构包含第一凹陷部， 第一凹陷部具有设于第一凹陷部内的第一导电结构，第一导电结构包含在第一 导电结构的顶面上的第一凹面凹陷部，第一导电材料设于第一导电结构的第一 凹面凹陷部内。半导体结构也包含第二晶圆，第二晶圆包含第二介电结构，第 二介电结构包含第二凹陷部，第二介电结构与第一介电结构接合。半导体结构 另外包含第二导电结构设于第二凹陷部内，第二导电结构包含在第二导电结构 的顶面上的第二凹面凹陷部。半导体结构进一步包含第二导电材料设于第二凹 面凹陷部内，第二导电材料与第一导电材料接合。
167.在一些实施例中，第一导电材料或第二导电材料中的一或多个包含二维层 状材料或金属氮化物材料中的一或多个。
168.如上更详细描述，本文所描述的一些实施例提供一种半导体结构。制造半 导体结构的方法包含沉积导电结构于介电结构的凹陷部内。此方法另外包含研 磨半导体结构的顶面，此研磨于半导体结构的顶面上形成凹面凹陷部。制造半 导体结构的方法包含成长导电材料在凹面凹陷部内，以为半导体结构形成实质 平坦的顶面。
169.在一些实施例中，成长导电材料于凹面凹陷部内包含沉积导电材料的数个 二维层于凹面凹陷部内，或透过离子化金属气相沉积成长金属氮化物材料于凹 面凹陷部内中的一或多个。在一些实施例中，沉积导电结构、研磨半导体结构 的顶面、及成长导电物质，以形成第一晶圆。其中方法还包含形成第二晶圆， 以及在第二晶圆的接合界面处将第二晶圆接合至在第一晶圆的顶面处的第一 晶圆。第二晶圆在第二晶圆的接合界面处包含额外介电结构及额外导电材料。 导电材料接合至额外导电材料，而介电结构接合至额外介电结构。在一些实施 例中，将第二晶圆接合至第一晶圆包含在约摄氏15度至约摄氏25度的范围内 将第二晶圆接合至第一晶圆。在一些实施例中，透过沉积数个额外导电材料的 二维层在额外凹面凹陷部内，或透过离子化金属气相沉积成长额外金属氮化物 材料于凹面凹陷部中的一或多个，使额外导电材料成长在第二晶圆的额外导电 结构的额外凹面凹陷部内。
170.前述概述了几个实施例的特征，因此熟悉此技艺者可更加了解本揭露的态 样。熟悉此技艺者应理解他们可轻易使用本揭露作为基础，来设计与修改其他 制程与结构，以完成与本文所介绍的实施方式相同的目的及/或达到相同的优 点。熟悉此技艺者也应明白此类等效的构造不脱离本揭露的精神与范围，且他 们可在不偏离此本揭露的精神与范围的情况下，做出各种改变、代换、及修改。