半导体元件及其制造方法与流程

1.本发明涉及一种半导体元件及其制造方法，尤其涉及一种具有电容器的半导体元件及其制造方法。


背景技术：

2.目前，在半导体元件的工艺中，会通过氢烧结(h
2 sintering)处理来减少悬键(dangling bonds)，以提升半导体元件的电性表现。在一些半导体元件(如，动态随机存取存储器(dynamic random access memory，dram))中，电容器的上电极包括硼掺杂硅锗层(b-doped sige layer)与钨层，其中钨层亦可在形成接触窗的过程中作为蚀刻终止层。然而，在进行氢烧结处理时，钨层会形成氢穿透进入硅基底的强大屏障，而妨碍氢烧结处理的进行，而会降低半导体元件的电性表现。
3.目前的解决方案是省略上电极中的钨层，以使得氢烧结处理可以顺利进行。如此一来，由于在形成接触窗的过程中缺少作为蚀刻终止层的钨层，因此必须增加硼掺杂硅锗层的厚度。然而，由于较厚的硼掺杂硅锗层在不同存储器阵列区之间的均匀性较差，因此会降低半导体元件的电性表现。此外，若省略上电极中的钨层，会使得接触窗与上电极之间的阻值增加，且增加接触窗洞(contact hole)蚀刻时不均匀性，而降低半导体元件的电性表现。


技术实现要素：

4.本发明提供一种半导体元件及其制造方法，其可提升半导体元件的电性表现。
5.本发明提出一种半导体元件，包括基底与电容器。基底包括存储器阵列区。电容器位于存储器阵列区中。电容器包括第一电极、第二电极与绝缘层。第一电极位于基底上。第二电极包括第一导体层与金属层。第一导体层位于第一电极上。金属层位于第一导体层上。金属层暴露出部分第一导体层。绝缘层位于第一电极与第二电极之间。
6.本发明提出一种半导体元件的制造方法，包括以下步骤。提供基底。基底包括存储器阵列区。在存储器阵列区中形成电容器。电容器的形成方法包括以下步骤。在存储器阵列区的基底上形成第一电极。在第一电极上形成绝缘层。在绝缘层上形成第二电极。第二电极的形成方法包括以下步骤。在绝缘层上形成第一导体层。在第一导体层上形成金属层。金属层暴露出部分第一导体层。
7.基于上述，在本发明所提出的半导体元件及其制造方法中，由于金属层暴露出第一导体层，亦即金属层未完全覆盖第一导体层，因此可顺利进行后续的氢烧结处理，以提升半导体元件的电性表现。此外，由于金属层可在后续形成接触窗的过程中作为蚀刻终止层，因此无须增加第一导体层的厚度。如此一来，第一导体层在不同存储器阵列区之间可具有较佳均匀性，进而可有效地提升半导体元件的电性表现。此外，后续形成的接触窗可电性连接至第二电极中的金属层，由此可降低接触窗与第二电极之间的阻值，进而提升半导体元件的电性表现。
8.为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
9.图1为根据本发明一实施例的半导体元件的立体图；
10.图2a至图2g为沿着图1中的i-i’截面线的半导体元件的制造流程截面图；
11.图3a为图2g中的金属层、接触窗与导体层的上视图；
12.图3b至图3g为根据本发明另一些实施例的金属层、接触窗与导体层的上视图；
13.图4为根据本发明另一实施例的半导体元件的立体图；
14.图5a至图5h为沿着图4中的ii-ii’截面线的半导体元件的制造流程截面图；
15.图6为根据本发明另一实施例的半导体元件的立体图；
16.图7a至图7e为沿着图6中的iii-ii’截面线的半导体元件的制造流程截面图。
17.附图标号说明：
18.10,20,30:半导体元件
19.100:基底
20.102:内连线结构
21.104,126,210,314:电极
22.106,108,118,130,200,202,214,306,318:介电层
23.110:绝缘材料层
24.110a:绝缘层
25.112,114:导体材料层
26.112a,114a:导体层
27.116,116a,208,304,304a:金属材料层
28.116b,208a,304b:金属层
29.120,122,204,300,308,310:图案化光刻胶层
30.124,132,134,216,218,230,312,320,322:开口
31.128,212,316:电容器
32.130,200,202,306,318:介电层
33.136,140,220,224,324,328:阻挡层(barrier layer)
34.138,142,222,226,326,330:接触窗
35.144,228,332:氢烧结处理
36.206,302:凹槽
37.r1:存储器阵列区
38.r2:外围电路区
具体实施方式
39.图1为根据本发明一实施例的半导体元件的立体图。图2a至图2g为沿着图1中的i-i’截面线的半导体元件的制造流程截面图。在图1中省略图2a至图2g中的部分构件，以清楚示出图1中各构件之间的配置关系。
40.请参照图2a，提供基底100。基底100可为半导体基底，如硅基底。基底100可包括存储器阵列区r1与外围电路区r2。此外，依据半导体元件的种类，在基底100上可具有相应的元件。在本实施例中，半导体元件是以动态随机存取存储器(dram)为例。在此情况下，在存储器阵列区r1中的基底100上可具有相应的晶体管(未示出)，且在外围电路区r2的基底100上可具有相应的有源器件(如，读放大器(sense amplifier))(未示出)以及电性连接于有源器件的内连线结构102。在一些实施例中，在内连线结构102上可具有蚀刻终止层(未示出)。此外，在基底100上还可具有所需的介电层(未示出)与其他内连线结构(未示出)等，且在基底100中还可具有所需的构件(如，隔离结构或掺杂区等)，于此省略其说明。
41.接着，在存储器阵列区r1的基底100上形成电极104。电极104可电性连接至基底100上相应的晶体管。电极104的材料例如是钛、氮化钛或其组合。在一些实施例中，在形成电极104之后，会留下介电层106与介电层108。介电层106与介电层108的材料例如是氮化硅。然后，可共形地在电极104上形成绝缘材料层110。绝缘材料层110的材料可为介电材料，如高介电常数材料(high-k material)。接下来，可共形地在绝缘材料层110上形成导体材料层112。导体材料层112的材料例如是钛、氮化钛或其组合。之后，可在导体材料层112上形成导体材料层114。导体材料层114的材料例如是经掺杂的半导体材料，如硼掺杂硅锗层(bsige)或掺杂多晶硅。
42.请参照图2b，可直接在导体材料层114上形成金属材料层116。金属材料层116的材料例如是钨等金属。接着，可在金属材料层116上形成介电层118。介电层118的材料例如是氧化硅，如四乙氧基硅烷(tetraethyl orthosilicate，teos)氧化硅。然后，可在介电层118上形成图案化光刻胶层120。图案化光刻胶层120可暴露出位于外围电路区r2中的部分介电层118。
43.请参照图2c，可利用图案化光刻胶层120作为掩模，移除位于外围电路区r2中的部分介电层118、部分金属材料层116、部分导体材料层114、部分导体材料层112与部分绝缘材料层110，以在电极104上形成绝缘层110a、在绝缘层110a上形成导体层112a、在导体层112a上形成导体层114a、且在导体层114a上形成金属材料层116a。接着，移除图案化光刻胶层120。
44.请参照图2d，可形成图案化光刻胶层122。接着，可利用图案化光刻胶层122作为掩模，移除部分介电层118与部分金属材料层116a。由此，可对金属材料层116a进行图案化工艺，而形成暴露出部分导体层114a的金属层116b。如此一来，可在导体层114a上形成金属层116b。举例来说，在进行上述工艺之后，金属层116b可具有至少一个开口124，且开口124暴露出部分导体层114a。
45.通过上述工艺，可在绝缘层110a上形成电极126，且可在存储器阵列区r1中形成电容器128，但本发明的电容器128的制造方法并不以此为限。电容器128可为柱状电容器(cylinder capacitor)，但本发明并不以此为限。电极126可包括导体层114a、金属层116b与导体层112a。电容器128可包括电极104、电极126与绝缘层110a。
46.请参照图2e，可移除图案化光刻胶层122。接着，可在存储器阵列区r1与外围电路区r2中形成介电层130，且介电层130可填入开口124。介电层130可具有平坦的上表面。介电层130的材料例如是氧化硅，如四乙氧基硅烷(teos)氧化硅。介电层130的形成方法例如是先沉积介电材料层，再利用蚀刻工艺及/或化学机械研磨工艺对介电材料层进行平坦化，但
本发明并不以此为限。
47.请参照图2f，可在存储器阵列区r1的介电层130与介电层118中形成暴露出电容器128的开口132，且可在外围电路区r2的介电层130中形成暴露出内连线结构102的开口134。举例来说，开口132可暴露出电容器128中的金属层116b。开口132与开口134的形成方法例如是通过光刻工艺与蚀刻工艺对介电层130与介电层118进行为图案化。在一些实施例中，亦可利用图案化硬掩模层(未示出)作为形成开口132与开口134的掩模。在用以形成开口132与开口134的蚀刻工艺中，由于蚀刻工艺对金属层116b的蚀刻速率远小于对介电层130的蚀刻速率，因此可通过蚀刻工艺依序形成开口132与开口134，且蚀刻工艺可顺利地停在开口132所暴露出的金属层116b上以及开口134所暴露出的内连线结构102上。此外，内连线结构102与金属层116b可为相同材料。另外，在用以形成开口132与开口134的蚀刻工艺中，可能会移除部分内连线结构102与部分金属层116b。
48.请参照图2g，可在开口132中形成电性连接至金属层116b的阻挡层136与接触窗138，且可在开口134中形成电性连接至内连线结构102的阻挡层140与接触窗142。阻挡层136与阻挡层140的材料例如是钛、氮化钛或其组合。接触窗138与接触窗142的材料例如是钨。在另一些实施例中，可省略阻挡层136与阻挡层140。
49.接着，可进行氢烧结处理144，由此可减少基底100上的悬键，进而可提升半导体元件的电性表现。在一些实施例中，可在进行后道工艺(back-end-of-line，beol)之后，进行氢烧结处理144。
50.以下，通过图1与图2g来说明上述实施例的半导体元件10。此外，虽然半导体元件10的形成方法是以上述方法为例进行说明，但本发明并不以此为限。
51.请参照图1与图2g，半导体元件10包括基底100与电容器128。基底100可包括存储器阵列区r1与外围电路区r2。外围电路区r2中可具有内连线结构102。电容器128位于所述存储器阵列区r1中，且包括电极104、电极126与绝缘层110a。电极104位于基底100上。电极126包括导体层114a与金属层116b。导体层114a位于电极104上。金属层116b位于导体层114a上。金属层116b与导体层114a可直接接触。金属层116b暴露出部分导体层114a。举例来说，金属层116b可暴露出导体层114a的部分顶面。此外，金属层116b可位于导体层114a的顶面与侧面上。绝缘层110a位于电极104与电极126之间。此外，电极126还可包括导体层112a。导体层112a位于导体层114a与绝缘层110a之间。
52.另外，半导体元件10还可包括介电层118、介电层130、阻挡层136、接触窗138、阻挡层140与接触窗142中的至少一者。介电层118位于金属层116b上。介电层130覆盖电容器128与内连线结构102。阻挡层136与接触窗138位于存储器阵列区r1中，且电性连接至金属层116b。阻挡层136可位于开口132中，且接触窗138可位于开口132中的阻挡层136上。阻挡层140与接触窗142位于外围电路区r2中，且电性连接至内连线结构102。阻挡层140可位于开口134中，且接触窗142可位于开口134中的阻挡层140上。接触窗138与接触窗142的上视形状可为多边形(如，矩形)、椭圆形、圆形或其组合。
53.图3a为图2g中的金属层、接触窗与导体层的上视图。图3b至图3g为根据本发明另一些实施例的金属层、接触窗与导体层的上视图。
54.请参照图3a至图3g，金属层116b暴露出部分导体层114a。金属层116b可具有至少一个开口124，且开口124暴露出部分导体层114a。开口124的形状可为矩形(图3a、图3d与图
3e)、椭圆形(图3b)、圆形(图3c)或其组合，但本发明并不以此为限。只要金属层116b暴露出部分导体层114a，且接触窗138可位于金属层116b正上方，即属于本发明所涵盖的范围。
55.图4为根据本发明另一实施例的半导体元件的立体图。图5a至图5h为沿着图4中的ii-ii’截面线的半导体元件的制造流程截面图。在图4中省略图5a至图5h中的部分构件，以清楚示出图4中各构件之间的配置关系。图5a至图5h为接续图2a的步骤之后的制作流程截面图。
56.请参照图5a，可在导体材料层114上形成介电层200。介电层200可暴露出部分导体材料层114，且可作为硬掩模层。介电层200的材料例如是氧化硅，如四乙氧基硅烷(teos)氧化硅。
57.请参照图5b，可利用介电层200作为掩模，移除位于外围电路区r2中的部分导体材料层114、部分导体材料层112与部分绝缘材料层110，以在电极104上形成绝缘层110a、在绝缘层110a上形成导体层112a、且在导体层112a上形成导体层114a。
58.请参照图5c，可形成覆盖介电层200与内连线结构102的介电层202。介电层202的材料例如是氧化硅，如四乙氧基硅烷(teos)氧化硅。
59.请参照图5d，可移除部分介电层202与部分介电层200，而暴露出导体层114a。部分介电层202与部分介电层200的移除方法例如是利用蚀刻工艺及/或化学机械研磨工艺进行平坦化，但本发明并不以此为限。
60.请参照图5e，可形成图案化光刻胶层204。接着，可利用图案化光刻胶层204作为掩模，移除部分导体层114a，而在导体层114a中形成凹槽206。
61.请参照图5f，可移除图案化光刻胶层204。接着，可直接在导体层114a上形成填入凹槽206的金属材料层208。金属材料层208的材料例如是钨等金属。
62.请参照图5g，移除位于凹槽206外部的金属材料层208，而在凹槽206中形成金属层208a，而使得金属层208a暴露出部分导体层114a。如此一来，可在导体层114a上形成金属层208a。位于凹槽206外部的金属材料层208的移除方法例如是回蚀刻法、化学机械研磨法或其组合。
63.通过上述工艺，可在绝缘层110a上形成电极210，且可在存储器阵列区r1中形成电容器212，但本发明的电容器212的制造方法并不以此为限。电极210可包括导体层114a、金属层208a与导体层112a。电容器212可包括电极104、电极210与绝缘层110a。电容器212可为柱状电容器，但本发明并不以此为限。
64.请参照图5h，可在存储器阵列区r1与外围电路区r2中形成介电层214。介电层214的材料例如是氧化硅。接着，可在存储器阵列区r1的介电层214中形成暴露出电容器212的开口216，且可在外围电路区r2的介电层214与介电层202中形成暴露出内连线结构102的开口218。举例来说，开口216可暴露出电容器212中的金属层208a。然后，在开口216中形成电性连接至金属层208a的阻挡层220与接触窗222，且在开口218中形成电性连接至内连线结构102的阻挡层224与接触窗226。开口216、开口218、阻挡层220、接触窗222、阻挡层224与接触窗226的形成方法可参照图2f与图2g中的开口132、开口134、阻挡层136、接触窗138、阻挡层140与接触窗142的形成方法，于此不再说明。
65.接着，可进行氢烧结处理228，由此可减少基底100上的悬键，进而可提升半导体元件的电性表现。在一些实施例中，可在进行后道工艺(beol)之后，进行氢烧结处理228。
66.以下，通过图4与图5h来说明上述实施例的半导体元件20。此外，虽然半导体元件20的形成方法是以上述方法为例进行说明，但本发明并不以此为限。
67.请参照图4与图5h，半导体元件20包括基底100与电容器212。基底100可包括存储器阵列区r1与外围电路区r2。外围电路区r2中可具有内连线结构102。电容器212位于所述存储器阵列区r1中，且包括电极104、电极210与绝缘层110a。电极104位于基底100上。电极210包括导体层114a与金属层208a。导体层114a位于电极104上。金属层208a位于导体层114a上，且可位于凹槽206中。金属层208a与导体层114a可直接接触。金属层208a暴露出部分导体层114a。举例来说，金属层208a可暴露出导体层114a的部分顶面。绝缘层110a位于电极104与电极210之间。此外，电极210还可包括导体层112a。导体层112a位于导体层114a与绝缘层110a之间。
68.另外，半导体元件20还可包括介电层200、介电层202、介电层214、阻挡层220、接触窗222、阻挡层224与接触窗226中的至少一者。介电层200位电容器212的侧壁上。介电层202覆盖内连线结构102。介电层214覆盖电容器212与介电层202。阻挡层220与接触窗222位于存储器阵列区r1中，且电性连接至金属层208a。阻挡层220可位于开口216中，且接触窗222可位于开口216中的阻挡层220上。阻挡层224与接触窗226位于外围电路区r2中，且电性连接至内连线结构102。阻挡层224可位于开口218中，且接触窗226可位于开口218中的阻挡层224上。
69.此外，金属层208a可具有至少一个开口230，且开口230暴露出部分导体层114a。开口230的数量可依据需求进行调整，并不限于图5h中的数量。金属层208a与开口230的形状与设置方式可参考图3a至图3g中的金属层116a与开口124的形状与设置方式，于此不再说明。
70.图6为根据本发明另一实施例的半导体元件的立体图。图7a至图7e为沿着图6中的iii-ii’截面线的半导体元件的制造流程截面图。在图6中省略图7a至图7e中的部分构件，以清楚示出图6中各构件之间的配置关系。图7a至图7e为接续图2a的步骤之后的制作流程截面图。
71.请参照图7a，可在导体材料层114上形成图案化光刻胶层300。接着，可利用图案化光刻胶层300作为掩模，移除部分导体材料层114，而在导体材料层114中形成凹槽302。
72.请参照图7b，可移除图案化光刻胶层300。接着，可直接在导体材料层114上形成填入凹槽302的金属材料层304。金属材料层304的材料例如是钨等金属。然后，可在金属材料层304上形成介电层306。介电层306的材料例如是氧化硅，如四乙氧基硅烷(teos)氧化硅。接下来，可在介电层306上形成图案化光刻胶层308。图案化光刻胶层308暴露出部分介电层306。
73.请参照图7c，可利用图案化光刻胶层308作为掩模，对介电层306、金属材料层304、导体材料层114、导体材料层112与绝缘材料层110进行图案化工艺，以移除位于外围电路区r2中的部分介电层306、部分金属材料层304、部分导体材料层114、部分导体材料层112与部分绝缘材料层110，而在电极104上形成绝缘层110a、在绝缘层110a上形成导体层112a、在导体层112a上形成导体层114a、且在导体层114a上形成金属材料层304a。
74.请参照图7d，可移除图案化光刻胶层308。接着，可形成图案化光刻胶层310。然后，可利用图案化光刻胶层310作为掩模，移除部分介电层306与部分金属材料层304a。由此，可
对金属材料层304a进行图案化工艺，而形成暴露出部分导体层114a的金属层304b。如此一来，可在导体层114a上形成金属层304b。举例来说，在进行上述工艺之后，金属层304b可具有至少一个开口312，且开口312暴露出部分导体层114a。
75.通过上述工艺，可在绝缘层110a上形成电极314，且可在存储器阵列区r1中形成电容器316，但本发明的电容器316的制造方法并不以此为限。电极314包括导体层114a、金属层304b与导体层112a。电容器316包括电极104、电极314与绝缘层110a。电容器316可为柱状电容器，但本发明并不以此为限。
76.请参照图7e，可移除图案化光刻胶层310。接着，可在存储器阵列区r1与外围电路区r2中形成介电层318，且介电层318可填入开口312。然后，可在存储器阵列区r1的介电层318与介电层306中形成暴露出电容器316的开口320，且可在外围电路区r2的介电层318中形成暴露出内连线结构102的开口322。举例来说，开口320可暴露出电容器316中的金属层304b。接下来，可在开口320中形成电性连接至金属层304b的阻挡层324与接触窗326，且可在开口322中形成电性连接至内连线结构102的阻挡层328与接触窗330。介电层318、开口320、开口322、阻挡层324、接触窗326、阻挡层328与接触窗330的形成方法可参照图2e至图2g中的介电层130、开口132、开口134、阻挡层136、接触窗138、阻挡层140与接触窗142的形成方法，于此不再说明。
77.接着，可进行氢烧结处理332，由此可减少基底100上的悬键，进而可提升半导体元件的电性表现。在一些实施例中，可在进行后道工艺(beol)之后，进行氢烧结处理332。
78.以下，通过图6与图7e来说明上述实施例的半导体元件30。此外，虽然半导体元件30的形成方法是以上述方法为例进行说明，但本发明并不以此为限。
79.请参照图6与图7e，半导体元件30包括基底100与电容器316。基底100可包括存储器阵列区r1与外围电路区r2。外围电路区r2中可具有内连线结构102。电容器316位于所述存储器阵列区r1中，且包括电极104、电极314与绝缘层110a。电极104位于基底100上。电极314包括导体层114a与金属层304b。导体层114a位于电极104上。金属层304b位于导体层114a上。金属层304b与导体层114a可直接接触。金属层304b暴露出部分导体层114a。举例来说，金属层304b可暴露出导体层114a的部分顶面。此外，部分金属层304b可位于导体层114a中。金属层304b可位于导体层114a的顶面与侧面上。绝缘层110a位于电极104与电极314之间。此外，电极314还可包括导体层112a。导体层112a位于导体层114a与绝缘层110a之间。
80.另外，半导体元件30还可包括介电层306、介电层318、阻挡层324、接触窗326、阻挡层328与接触窗330中的至少一者。介电层306位于金属层304b上。介电层318覆盖电容器316与内连线结构102。阻挡层324与接触窗326位于存储器阵列区r1中，且电性连接至金属层304b。阻挡层324可位于开口320中，且接触窗326可位于开口320中的阻挡层324上。阻挡层328与接触窗330位于外围电路区r2中，且电性连接至内连线结构102。阻挡层328可位于开口322中，且接触窗330可位于开口322中的阻挡层328上。
81.此外，金属层304b可具有至少一个开口312，且开口312暴露出部分导体层114a。开口312的数量可依据需求进行调整，并不限于图7e中的数量。金属层304b与开口312的形状与设置方式可参考图3a至图3g中的金属层116a与开口124的形状与设置方式，于此不再说明。
82.基于上述实施例可知，在半导体元件(10、20或30)及其制造方法中，由于金属层
(116b、208a或304b)暴露出导体层(114a)，亦即金属层(116b、208a或304b)未完全覆盖导体层(114a)，因此可顺利进行后续的氢烧结处理(144、228或332)，以提升半导体元件(10、20或30)的电性表现。此外，由于金属层(116b、208a或304b)可在后续形成接触窗(138、222或326)的过程中作为蚀刻终止层，因此无须增加导体层(114a)的厚度。如此一来，导体层(114a)在不同存储器阵列区(r1)之间可具有较佳均匀性，进而可有效地提升半导体元件(10、20或30)的电性表现。此外，后续形成的接触窗(138、222或326)可电性连接至电极(126、210或314)中的金属层(116b、208a或304b)，由此可降低接触窗(138、222或326)与电极(126、210或314)之间的阻值，进而提升半导体元件(10、20或30)的电性表现。
83.虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。