半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.为了满足持续不断的逻辑芯片微缩的需要，在金属间距非常紧密时，为了优化电源的供电能力，目前一种方法是将电源轨向下移动到基底中形成埋入式电源轨(buried power rails，bpr)。埋入式电源轨有利于释放互连的布线资源，还能够提供较低的电阻局部电流分布，此外还有利于提高写入裕度和读取速度。
3.在具有埋入式电源轨的器件中，通常采用背面配电(backside power deliver network，backside pdn)的技术。背面配电在晶圆背面布建电源供应网络，并使用微型硅通孔(μtsv)导电结构将电源供应网络连接到埋入式电源轨，再通过埋入式电源轨将电力传输至标准组件。背面配电技术有利于提高芯片面积利用率、降低后段制程的复杂度，此外还能改善电压降(ir drop)的问题，提高系统性能。
4.其中，在背面配电技术中，在晶圆的背面还设置有mim(metal-insulator-metal，金属-绝缘体-金属)电容，用于对供电电源进行滤波，以提高供电电源的稳定性。
5.但是，目前器件的性能仍有待提高。


技术实现要素：

6.本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于增大单位面积上的电容密度和电容值，从而提高电容结构对供电电源的滤波效果，并有利于与背面配电工艺兼容。
7.为解决上述问题，本发明实施例提供一种半导体结构，包括：晶圆，包括相对的正面和背面，所述晶圆包括衬底和位于所述衬底内的掩埋电源轨，所述衬底的底面为所述背面；通孔，位于所述晶圆背面的衬底中且暴露出所述掩埋电源轨；电容结构，位于所述通孔内，包括位于所述通孔的底部和侧壁上的第一电极、与所述第一电极侧壁相对设置的第二电极、以及位于所述第一电极和第二电极之间的电容介质层，所述第一电极与所述掩埋电源轨相接触；第一电源线，位于所述晶圆的背面上且与所述第一电极电连接；第二电源线，位于所述晶圆的背面上且与第二电极电连接。
8.相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供晶圆，包括相对的正面和背面，所述晶圆包括衬底和位于所述衬底内的掩埋电源轨，所述衬底的底面为所述背面；对所述晶圆的背面进行刻蚀，在所述衬底中形成露出所述掩埋电源轨的通孔；在所述通孔内形成电容结构，包括位于所述通孔的底部和侧壁上的第一电极、与所述第一电极侧壁相对设置的第二电极、以及位于所述第一电极和第二电极之间的电容介质层，所述第一电极与所述掩埋电源轨相接触；在所述晶圆的背面上形成与所述第一电极电连接的第一电源线以及与第二电极电连接的第二电源线。
9.与现有技术相比，本发明实施例的技术方案具有以下优点：
10.本发明实施例提供的半导体结构中，电容结构位于所述通孔内，电容结构的两个电极分别与第一电源线、第二电源线电连接，用于对供电电源进行滤波；所述电容结构位于所述通孔内，第一电极和第二电极沿通孔侧壁的方向延伸，有利于增加第一电极和第二电极之间的有效面积、并提高芯片面积利用率，相应增大单位面积上的电容密度和电容值，从而提高电容结构对供电电源的滤波效果，进而提升器件的性能；此外，所述电容结构位于通孔内，且所述第一电极与所述掩埋电源轨相接触，从而通过第一电极使第一电源线能够对掩埋电源轨进行供电，相应与背面配电(backside power deliver network，backside pdn)工艺兼容，提升了工艺兼容性。
11.本发明实施例提供的半导体结构的形成方法中，在所述通孔内形成电容结构，之后形成与所述第一电极电连接的第一电源线以及与第二电极电连接的第二电源线，电容结构的两个电极分别与第一电源线、第二电源线电连接，用于对供电电源进行滤波；所述电容结构形成在所述通孔内，第一电极和第二电极沿通孔侧壁的方向延伸，有利于增加第一电极和第二电极之间的有效面积、并提高芯片面积利用率，相应增大单位面积上的电容密度和电容值，从而提高电容结构对供电电源的滤波效果，进而提升器件的性能；此外，所述电容结构形成于通孔内，且所述第一电极与所述掩埋电源轨相接触，从而通过第一电极使第一电源线能够对掩埋电源轨进行供电，相应与背面配电工艺兼容，提升了工艺兼容性。
附图说明
12.图1是本发明半导体结构一实施例的结构示意图；
13.图2是本发明半导体结构另一实施例的结构示意图；
14.图3至图8是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
15.图9至图12是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
16.由背景技术可知，目前器件的性能仍有待提高。
17.具体地，在背面配电技术中，在晶圆的背面还设置有mim电容，mim电容的上下极板分别与vdd和vss相连，用于对供电电源进行滤波，以提高供电电源的稳定性。
18.但是，目前设置于晶圆背面的mim电容为平面型结构，mim电容的电极板之间的有效面积较小，单位面积的电容密度低、电容值小，导致mim电容的滤波效果不佳，器件的性能仍有待提高。
19.为了解决所述技术问题，本发明实施例提供一种半导体结构，包括：晶圆，包括相对的正面和背面，所述晶圆包括衬底和位于所述衬底内的掩埋电源轨，所述衬底的底面为所述背面；通孔，位于所述晶圆背面的衬底中且暴露出所述掩埋电源轨；电容结构，位于所述通孔内，包括位于所述通孔的底部和侧壁上的第一电极、与所述第一电极侧壁相对设置的第二电极、以及位于所述第一电极和第二电极之间的电容介质层，所述第一电极与所述掩埋电源轨相接触；第一电源线，位于所述晶圆的背面上且与所述第一电极电连接；第二电源线，位于所述晶圆的背面上且与第二电极电连接。
20.本发明实施例提供的半导体结构中，电容结构位于所述通孔内，电容结构的两个
电极分别与第一电源线、第二电源线电连接，用于对供电电源进行滤波；所述电容结构位于所述通孔内，第一电极和第二电极沿通孔侧壁的方向延伸，有利于增加第一电极和第二电极之间的有效面积、并提高芯片面积利用率，相应增大单位面积上的电容密度和电容值，从而提高电容结构对供电电源的滤波效果，进而提升器件的性能；此外，所述电容结构位于通孔内，且所述第一电极与所述掩埋电源轨相接触，从而通过第一电极使第一电源线能够对掩埋电源轨进行供电，相应与背面配电工艺兼容，提升了工艺兼容性。
21.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。参考图1，图1(a)为剖面图，图1(b)图1(a)对应的俯视图，示出了本发明半导体结构一实施例的结构示意图。
22.本实施例中，所述半导体结构包括：晶圆200，包括相对的正面21和背面22，所述晶圆200包括衬底100和位于所述衬底100内的掩埋电源轨130，所述衬底100的底面为所述背面22；通孔170(如图5(a)所示)，位于所述晶圆200背面22的衬底100中且暴露出所述掩埋电源轨130；电容结构300，位于所述通孔170内，包括位于所述通孔170的底部和侧壁上的第一电极31、与所述第一电极31侧壁相对设置的第二电极32、以及位于所述第一电极31和第二电极32之间的电容介质层33，所述第一电极31与所述掩埋电源轨130相接触；第一电源线210，位于所述晶圆200的背面22上且与所述第一电极31电连接；第二电源线220，位于所述晶圆200的背面22上且与第二电极32电连接。
23.所述晶圆200的背面22用于为电容结构300和电源线的形成提供工艺平台。
24.本实施例中，所述晶圆200为完成器件制作的晶圆，因此，所述晶圆200正面21的衬底100上形成有器件结构(未标示)。
25.本实施例中，所述器件结构包括：朝向背离所述背面22的方向凸出于衬底100的沟道结构110；横跨沟道结构110且覆盖沟道结构110部分顶面和部分侧壁的栅极结构(图未示)；位于所述栅极结构两侧沟道结构110内的源漏掺杂区(图未示)。以所述器件结构为鳍式场效应晶体管(finfet)作为示例，所述沟道结构110相应为鳍部。
26.本实施例中，所述器件结构还包括位于所述沟道结构110露出的衬底100上的浅沟槽隔离120，覆盖沟道结构110的部分侧壁。浅沟槽隔离120用于实现沟道结构110之间的隔离，还用于实现衬底100与栅极结构之间的隔离。
27.所述器件结构还可以包括其他功能结构，例如：电阻器、电感器等。
28.所述晶圆200的正面21还可以键合于另一晶圆上。
29.需要说明的是，所述晶圆200的正面21上还可以形成有位于器件结构上的互连结构层(图未示)，包括多层的后段金属互连线以及用于电连接相邻层金属互连线的导电插塞。
30.作为一种示例，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
31.本实施例中，所述背面22包括用于电连接第一电源线的第一区域(未标示)和用于电连接第二电源线的第二区域(未标示)。
32.所述掩埋电源轨(buried power rails，bpr)130用于为芯片的不同组件提供电源。本实施例中，掩埋电源轨130位于衬底100中，有利于释放后段互连的布线资源，并且有
利于降低标准单元的高度，以满足持续不断的逻辑芯片微缩的需求，此外，掩埋电源轨130还有利于提供较低的电阻局部电流分布。
33.所述掩埋电源轨130为长条形结构，所述掩埋电源轨130与沟道结构110的延伸方向相平行，且掩埋电源轨130与沟道结构110之间具有间隔。作为一种示例，所述掩埋电源轨130沿纵向(如图1(b)中y方向所示)延伸，与所述纵向相垂直的方向为横向(如图1(b)中x方向所示)。
34.本实施例中，所述掩埋电源轨130的数量为多个，多个掩埋电源轨130沿纵向延伸，且沿横向间隔排列。
35.所述掩埋电源轨130的材料为导电材料。本实施例中，掩埋电源轨130的材料为金属材料，例如w、cu、co、tin、ti、ta、tan、ru、run和al中的一种或多种。通过选用这些材料，使得所述掩埋电源轨130的电阻率低，有利于改善rc延迟、提高芯片的处理速度。
36.本实施例中，所述掩埋电源轨130位于所述衬底100和浅沟槽隔离120中。
37.本实施例中，所述浅沟槽隔离120中还形成有覆盖所述掩埋电源轨130中靠近所述正面21端面的覆盖介质层150。
38.所述覆盖介质层150用于隔离所述掩埋电源轨130与栅极结构，或者隔离掩埋电源轨130与其他的导电结构。
39.所述覆盖介质层150的材料为介质材料，例如：氧化硅、氮氧化硅和氮化硅中的一种或多种。本实施例中，所述覆盖介质层150与浅沟槽隔离120的材料相同，有利于提高工艺兼容性。
40.本实施例中，掩埋电源轨130与衬底100之间、掩埋电源轨130与浅沟槽隔离120之间、以及覆盖介质层150与浅沟槽隔离120之间形成有绝缘层140。
41.所述绝缘层140用于实现掩埋电源轨130与衬底100之间的绝缘。因此，绝缘层140的材料为绝缘材料，例如：氧化硅、氮氧化硅或氮化硅等材料。
42.本实施例中，半导体结构还包括：钝化层160，位于晶圆200的背面22上。
43.所述钝化层160用于对所述晶圆200的背面22起到保护作用，还用于隔离衬底100与位于晶圆200的背面22上的导电结构。
44.所述钝化层160的材料为氧化硅和氮化硅中的一种或两种。本实施例中，所述钝化层160的材料为氮化硅。
45.所述通孔170用于为形成电容结构300提供空间位置，所述通孔170露出所述掩埋电源轨130，用于使掩埋电源轨130与第一电极31相接触，从而使掩埋电源轨130通过所述第一电极31与外部电路实现电连接。
46.本实施例中，所述通孔170的数量为多个，多个所述通孔170呈阵列式排布。通孔170呈阵列式排布，相应地，电容结构300的数量为多个，且多个电容结构300呈阵列式排布，有利于进一步提高单位面积的电容结构300的密度和电容值，进而显著提升半导体结构的性能。
47.具体地，本实施例中，所述掩埋电源轨130的数量为多个，多个所述掩埋电源轨130沿纵向(即y方向)延伸，且沿横向(即x方向)间隔排列，一个所述掩埋电源轨130上形成有多个所述通孔170。
48.本实施例中，所述通孔170为微型硅通孔(μtsv)，所述通孔170的深度和开口尺寸
均较小，以满足器件尺寸持续不断缩小的需求。
49.本实施例中，所述通孔170还贯穿所述钝化层160。
50.本实施例中，所述半导体结构还包括：隔离层180，位于在所述第一电极31与所述通孔170侧壁的衬底100之间、以及所述第一电极31与所述通孔170底部的衬底100之间。所述隔离层180用于隔离衬底100与第一电极31。本实施例中，所述隔离层180的材料为氧化硅。
51.所述电容结构300的两个电极分别与第一电源线210、第二电源线220电连接，用于对供电电源进行滤波。
52.本实施例中，所述电容结构300位于所述通孔170内，第一电极31和第二电极32沿通孔170侧壁的方向延伸，有利于增加第一电极31和第二电极32之间的有效面积、并提高芯片面积利用率，相应增大单位面积上的电容密度和电容值，从而提高电容结构300对供电电源的滤波效果，进而提升器件的性能；此外，所述电容结构300位于所述通孔170内，且所述第一电极31与所述掩埋电源轨130相接触，从而通过第一电极31使所述第一电源线210能够从晶圆200的背面对掩埋电源轨130进行供电，相应与背面配电工艺兼容，提升了工艺兼容性。
53.本实施例中，所述电容结构300的数量为多个，多个所述电容结构300呈阵列式排布，有利于提高单位面积上的电容结构300的数量和密度、以及电容值，相应进一步提高电容结构300对供电电源的滤波效果。
54.所述第一电极31用于作为电容的底电极(bottom plate)，所述第二电极32用于作为电容的顶电极(top plate)，所述电容介质层33用于实现所述第一电极31和第二电极32之间的电隔离。
55.所述第一电极31和第二电极32的材料为导电材料，所述电容介质层33的材料为介质材料。
56.本实施例中，所述电容结构300为mim(metal-insulator-metal，金属-绝缘体-金属)电容。
57.因此，所述第一电极31和第二电极32的材料为金属材料，包括w、cu、co、tin、ti、ta、tan、ru、run和al中的一种或多种。
58.本实施例中，所述电容介质层33的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。通过选用高k介质材料，有利于提高mim电容的电容值，相应提高电容密度。所述高k介质材料可以为hfo2、hfsio、tio2、hfzro、hfsion、hftao、hftio、ta2o5、zro2、zrsio2、al2o3、srtio3、basrtio和sin中的任意多种。
59.具体地，所述电容介质层33为堆叠形成的高k介质层，即所述电容介质层33为高k复合介质层。高k介质层的形成厚度达到一定数值后，其形成质量容易变差，为此，通过采用高k复合介质层，使所述电容介质层33的厚度满足工艺需求的同时，具有较好的形成质量。
60.本实施例中，所述电容介质层33为zaz层。其中，zaz层包括堆叠形成的第一zro2层、al2o3层和第二zro2层。
61.在其他实施例中，根据工艺需求，所述电容介质层的材料也可以为氧化硅、氮氧化硅和氮化硅中的一种或多种。
62.本实施例中，所述电容结构300包括位于所述通孔170的底部和侧壁上的第一电极
31、位于所述第一电极31上的电容介质层33、以及位于所述电容介质层33上且填充于所述通孔170内的第二电极32。
63.本实施例中，所述第一电极31还延伸位于所述第一区域，所述第二电极32还延伸覆盖于所述第二区域，且暴露出位于所述第一区域的第一电极31。
64.所述第一电极31还延伸位于所述第一区域，且所述第二电极32暴露出位于第一区域的所述第一电极31，以便于所述第一电源线210与第一电极31电连接。
65.所述第二电极32延伸覆盖于第二区域，以便于第二电源线220与第二电极32电连接。
66.所述第一电源线210和第二电源线220用于对晶圆200内部的器件结构进行供电。
67.本实施例中，第一电源线210和第二电源线220位于所述晶圆200的背面22上，从而采用背面配电(backside power deliver network，backside pdn)的方式，有利于提高芯片面积利用率、降低后段制程的复杂度，还能够改善电压降(ir drop)的问题，提高系统性能。
68.本实施例中，第一电源线210和第二电源线220分别对应与第一电极31和第二电极32电连接，从而使得电容结构300能够对供电电源进行滤波。
69.本实施例中，所述电容结构300位于所述通孔170内，有利于单位面积上的电容密度和电容值，从而提高电容结构300对供电电源的滤波效果；此外，所述第一电极31与所述掩埋电源轨130相接触，从而通过第一电极31使第一电源线210能够对掩埋电源轨130进行供电，相应与背面配电工艺兼容，提升了工艺兼容性。
70.本实施例中，所述第一电源线210和第二电源线220的材料为导电材料，例如：w、cu、co、tin、ti、ta、tan、ru、run和al中的一种或多种。
71.所述第一电源线210和第二电源线220所接入的电源不同。所述第一电源线210为电压电源vdd，所述第二电源线220为接地电源vss；或者，所述第一电源线210为接地电源vss，所述第二电源线220为电压电源vdd。
72.具体地，根据每一个所述掩埋电源轨130需要接入的电源类型，确定所述第一电源线210所接入的电源类型，相应地确定第二电源线220所接入的电源类型。本实施例中，位于不同位置的掩埋电源轨130需要接入的电源类型不同。
73.本实施例中，所述第一电源线210位于所述第一区域上且与所述第一电极31电连接，所述第二电源线220位于所述第二区域上且与第二电极32电连接。
74.本实施例中，所述半导体结构还包括：介电层230，位于晶圆200的背面22上。相应地，第一电源线210和第二电源线220位于介电层230中。
75.所述介电层230用于实现第一电源线210和第二电源线220之间的电隔离。所述介电层230的材料为介电材料。本实施例中，介电层230的材料为氧化硅。
76.图2是本发明半导体结构另一实施例的结构示意图。本实施例与前述实施例的相同之处在此不再赘述，本实施例与前述实施例的不同之处在于：
77.本实施例中，所述电容结构400为垂直堆叠结构；所述第一电极41包括位于所述通孔170底部且与掩埋电源轨130相接触的底部电极411、以及凸出于所述底部电极411且间隔排布的多个侧部电极412；所述第二电极42位于所述侧部电极412之间的间隙中。
78.所述电容结构400为垂直堆叠结构，所述侧部电极412的数量为多个，第二电极42
的数量也为多个，有利于进一步提高单位面积的电容密度和电容值，从而显著提升器件的性能。
79.本实施例中，位于最边缘位置的侧部电极412与所述通孔170的侧壁相接触。
80.本实施例中，晶圆200的背面22上还保留部分的第一电极41，以便于后续通过位于晶圆200背面22上的第一电极41与第一电源线之间实现电连接。
81.对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
82.相应的，本发明还提供一种半导体结构的形成方法。图3至图8是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
83.以下结合附图，对本实施例半导体结构的形成方法进行详细说明。
84.参考图3，提供晶圆200，包括相对的正面21和背面22，所述晶圆200包括衬底100和位于所述衬底100内的掩埋电源轨130，所述衬底100的底面为所述背面22。
85.所述晶圆200的背面22用于为后续形成电容结构和电源线提供工艺平台。
86.本实施例中，所述晶圆200为完成器件制作的晶圆，因此，所述晶圆200正面21的衬底100上形成有器件结构(未标示)。
87.本实施例中，所述器件结构包括：朝向背离所述背面22的方向凸出于衬底100的沟道结构110；横跨沟道结构110且覆盖沟道结构110部分顶面和部分侧壁的栅极结构(图未示)；位于所述栅极结构两侧沟道结构110内的源漏掺杂区(图未示)。以所述器件结构为鳍式场效应晶体管(finfet)作为示例，所述沟道结构110相应为鳍部。
88.本实施例中，所述器件结构还包括位于所述沟道结构110露出的衬底100上的浅沟槽隔离120，覆盖沟道结构110的部分侧壁。浅沟槽隔离120用于实现沟道结构110之间的隔离，还用于实现衬底100与栅极结构之间的隔离。
89.所述器件结构还可以包括其他功能结构，例如：电阻器、电感器等。
90.所述晶圆200的正面21还可以键合于另一晶圆上。
91.需要说明的是，所述晶圆200的正面21上还可以形成有位于器件结构上的互连结构层(图未示)，包括多层的后段金属互连线以及用于电连接相连层金属互连线的导电插塞。
92.作为一种示例，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
93.本实施例中，所述背面22包括用于电连接第一电源线的第一区域(未标示)和用于电连接第二电源线的第二区域(未标示)。
94.第一电源线和第二电源线用于对晶圆200内部的器件结构进行供电。
95.所述掩埋电源轨130用于为芯片的不同组件提供电源。本实施例中，掩埋电源轨位于所述衬底100中，有利于释放后段互连的布线资源，并且有利于降低标准单元的高度，以满足持续不断的逻辑芯片微缩的需求，此外，掩埋电源轨还有利于提供较低的电阻局部电流分布。
96.所述掩埋电源轨130为长条形结构，所述掩埋电源轨130与沟道结构110的延伸方向相平行，且所述掩埋电源轨130与沟道结构110之间具有间隔。作为一种示例，所述掩埋电
源轨130沿纵向延伸，与所述纵向相垂直的方向为横向。
97.本实施例中，所述掩埋电源轨130的数量为多个，多个所述掩埋电源轨130沿纵向延伸，且沿横向间隔排列。
98.所述掩埋电源轨130的材料为导电材料。本实施例中，所述掩埋电源轨130的材料为金属材料，例如w、cu、co、tin、ti、ta、tan、ru、run和al中的一种或多种。通过选用这些材料，使得所述掩埋电源轨130的电阻率低，有利于改善rc延迟、提高芯片的处理速度。
99.本实施例中，所述掩埋电源轨130位于衬底100和浅沟槽隔离120中。
100.本实施例中，所述浅沟槽隔离120中还形成有覆盖所述掩埋电源轨130中靠近所述正面21端面的覆盖介质层150。
101.所述覆盖介质层150用于隔离所述掩埋电源轨130与栅极结构，或者隔离掩埋电源轨130与其他的导电结构。
102.所述覆盖介质层150的材料为介质材料，例如：氧化硅、氮氧化硅和氮化硅中的一种或多种。本实施例中，所述覆盖介质层150与所述浅沟槽隔离120的材料相同，有利于提高工艺兼容性。
103.本实施例中，所述掩埋电源轨130与衬底100之间、所述掩埋电源轨130与浅沟槽隔离120之间、以及所述覆盖介质层150与浅沟槽隔离120之间形成有绝缘层140。
104.所述绝缘层140用于实现掩埋电源轨130与衬底100之间的绝缘。因此，所述绝缘层140的材料为绝缘材料，例如：氧化硅、氮氧化硅或氮化硅等材料。
105.参考图4，在提供晶圆200后，所述半导体结构的形成方法还包括：对所述晶圆200的背面22进行减薄处理。
106.对所述晶圆200的背面22进行减薄处理，从而减小所述晶圆200背面22的厚度，进而在后续对所述晶圆200的背面22进行刻蚀，在所述衬底100中形成露出所述掩埋电源轨130的通孔的过程中，能够减小通孔的深度，相应降低形成通孔的工艺难度，还有利于后续在通孔内形成电容结构。
107.本实施例中，采用化学机械研磨工艺，对晶圆200的背面22进行减薄处理。
108.本实施例中，在对所述晶圆200的背面22进行减薄处理后，所述半导体结构的形成方法还包括：在所述晶圆200的背面22上形成钝化层160。
109.所述钝化层160用于对所述晶圆200的背面22起到保护作用，还用于隔离衬底100与后续在晶圆200的背面22上所形成的导电结构。
110.所述钝化层160的材料为氧化硅和氮化硅中的一种或两种。本实施例中，所述钝化层160的材料为氮化硅。
111.参考图5，图5(a)为剖面图，图5(b)是图5(a)对应的俯视图，对所述晶圆200的背面22进行刻蚀，在所述衬底100中形成露出所述掩埋电源轨130的通孔170。
112.所述通孔170用于为后续形成电容结构提供空间位置，所述通孔170露出所述掩埋电源轨130，用于使掩埋电源轨130与后续形成的第一电极相接触，从而使掩埋电源轨130通过所述第一电极与外部电路实现电连接。
113.本实施例中，形成所述通孔170的步骤中，所述通孔170的数量为多个，多个所述通孔170呈阵列式排布。通孔170呈阵列式排布，相应地，后续在通孔170中形成电容结构后，电容结构的数量为多个，且多个电容结构呈阵列式排布，有利于进一步提高单位面积的电容
结构的密度和电容值，进而显著提升半导体结构的性能。
114.具体地，本实施例中，所述掩埋电源轨130的数量为多个，多个所述掩埋电源轨130沿纵向(如图5(b)中y方向所示)延伸，且沿横向(如图5(b)中x方向所示)间隔排列，一个所述掩埋电源轨130上形成有多个所述通孔170。
115.本实施例中，所述通孔170为微型硅通孔(μtsv)，所述通孔170的深度和开口尺寸均较小，以满足器件尺寸持续不断缩小的需求。
116.本实施例中，所述通孔170还贯穿所述钝化层160。
117.本实施例中，采用各向异性干法刻蚀工艺，对所述晶圆200的背面22进行刻蚀，形成所述通孔170。各向异性干法刻蚀工艺具有各向异性刻蚀的特性，有利于提高刻蚀的剖面(profile)控制性，从而提高通孔170的剖面形貌质量，例如：提高通孔170的侧壁平滑度和陡直度，而且各向异性干法刻蚀工艺的刻蚀精度高，有利于减小对掩埋电源轨130以及晶圆200正面21的器件结构的损伤。
118.作为一种示例，所述各向异性干法刻蚀工艺为反应离子刻蚀工艺(reactive-ion etching，rie)。在反应离子刻蚀工艺的过程中，在平板电极间施加射频电压，通过产生的等离子体对待刻蚀层进行化学和物理刻蚀。其中，气体放电产生的等离子体中有大量化学活性的气体离子，所述气体离子与材料表面相互作用导致表面原子产生化学反应，生成可挥发产物，所述挥发产物随真空抽气系统被排出反应腔室；随着材料表层的“反应-剥离-排放”的周期循环，材料被逐层刻蚀到指定深度；除了表面化学反应外，带能量的离子轰击材料表面也会使表面原子溅射，产生一定的刻蚀作用。因此，通过选用反应离子刻蚀工艺，有利于进一步提高通孔170的剖面形貌质量，还有利于对通孔170的深度进行精确控制。
119.本实施例中，所述半导体结构的形成方法还包括：在形成通孔170后，在所述通孔170的侧壁和底部的衬底100表面形成隔离层180，所述隔离层180暴露出所述掩埋电源轨130。
120.所述隔离层180用于隔离所述衬底100与后续形成的第一电极。
121.本实施例中，所述隔离层180的材料为氧化硅。
122.作为一种示例，形成所述隔离层180的步骤包括：对所述通孔170露出的衬底100进行氧化处理，将所述通孔170露出的部分厚度衬底100氧化为所述隔离层180。
123.通过对所述衬底100进行氧化处理的方式形成所述隔离层180，从而隔离层180不会形成在通孔180露出的掩埋电源轨130上，相应无需进行去除位于掩埋电源轨上的隔离层的步骤，有利于简化工艺。
124.本实施例中，在对所述通孔170露出的衬底100进行氧化处理的过程中，所述隔离层180还形成在所述通孔170侧壁的所述钝化层160上。
125.参考图6，图6(a)为剖面图，图6(b)是图6(a)对应的俯视图，在所述通孔170内形成电容结构300，包括位于所述通孔170的底部和侧壁上的第一电极31、与所述第一电极31侧壁相对设置的第二电极32、以及位于所述第一电极31和第二电极32之间的电容介质层33，所述第一电极31与所述掩埋电源轨130相接触。
126.后续步骤还包括：形成与所述第一电极31电连接的第一电源线以及与第二电极32电连接的第二电源线，所述电容结构300的两个电极分别与第一电源线、第二电源线电连接，用于对供电电源进行滤波。
127.本实施例中，所述电容结构300形成在所述通孔170内，所述第一电极31和第二电极32能够沿通孔170侧壁的方向延伸，有利于增加第一电极31和第二电极32之间的有效面积、并提高芯片面积利用率，相应增大单位面积上的电容密度和电容值，从而提高所述电容结构300对供电电源的滤波效果，进而提升器件的性能；此外，所述电容结构300形成于通孔170内，且所述第一电极31与所述掩埋电源轨130相接触，从而通过第一电极31使第一电源线能够在晶圆200的背面22对掩埋电源轨130进行供电，相应与背面配电(backside power deliver network，backside pdn)工艺兼容，提升了工艺兼容性。
128.本实施例中，所述电容结构300的数量为多个，多个所述电容结构300呈阵列式排布，有利于提高单位面积上的电容结构300的数量和密度、以及电容值，相应进一步提高电容结构300对供电电源的滤波效果。
129.所述第一电极31用于作为电容的底电极(bottom plate)，所述第二电极32用于作为电容的顶电极(top plate)，所述电容介质层33用于实现所述第一电极31和第二电极32之间的电隔离。
130.所述第一电极31和第二电极32的材料为导电材料，所述电容介质层33的材料为介质材料。
131.本实施例中，所述电容结构300为mim电容。
132.因此，所述第一电极31和第二电极32的材料为金属材料，包括w、cu、co、tin、ti、ta、tan、ru、run和al中的一种或多种。
133.本实施例中，所述电容介质层33的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。通过选用高k介质材料，有利于提高mim电容的电容值，相应提高电容密度。所述高k介质材料可以为hfo2、hfsio、tio2、hfzro、hfsion、hftao、hftio、ta2o5、zro2、zrsio2、al2o3、srtio3、basrtio和sin中的任意多种。
134.具体地，所述电容介质层33为堆叠形成的高k介质层，即所述电容介质层33为高k复合介质层。高k介质层的形成厚度达到一定数值后，其形成质量容易变差，为此，通过采用高k复合介质层，使所述电容介质层33的厚度满足工艺需求的同时，具有较好的形成质量。
135.本实施例中，所述电容介质层33为zaz层。其中，zaz层包括堆叠形成的第一zro2层、al2o3层和第二zro2层。
136.在其他实施例中，根据工艺需求，所述电容介质层的材料也可以为氧化硅、氮氧化硅和氮化硅中的一种或多种。
137.本实施例中，形成电容结构300的步骤中，所述电容结构300包括位于所述通孔170的底部和侧壁上的第一电极31、位于所述第一电极31上的电容介质层33、以及位于所述电容介质层33上且填充于所述通孔170的第二电极32。
138.具体地，形成所述电容结构300的步骤包括：在所述通孔170的底部和侧壁上形成第一电极31；在所述第一电极31上形成电容介质层33；在所述电容介质层33上形成填充于所述通孔170的第二电极32。
139.本实施例中，形成所述第一电极31和第二电极32的工艺包括：物理气相沉积工艺和原子层沉积工艺中的一种或两种。
140.本实施例中，形成所述电容介质层32的工艺包括：物理气相沉积工艺、化学气相沉积工艺和原子层沉积工艺中的一种或两种。
141.本实施例中，采用原子层沉积工艺，依次形成所述第一电极31、电容介质层33和第二电极32。原子层沉积工艺是基于原子层沉积过程的自限制反应过程，沉积所得薄膜可以达到单层原子的厚度，有利于对沉积的薄膜厚度进行精确控制，从而对所述第一电极31、电容介质层33和第二电极32的厚度进行精确控制，且原子层沉积工艺制备的薄膜还具有结合强度好、膜层厚度一致、成分均匀性好、保形性好等的优点，有利于在开口尺寸较小的通孔170内依次沉积第一电极31、电容介质层33和第二电极32，进而提高电容结构300的性能。
142.本实施例中，形成电容结构300的步骤中，所述第一电极31还延伸覆盖于所述背面22，所述第二电极32还形成于位于所述背面22的第一电极31上。
143.参考图7，本实施例中，所述半导体结构的形成方法还包括：在形成电容结构300之后，去除位于所述第一区域的第二电极32和电容介质层33，暴露出位于第一区域的所述第一电极31。
144.暴露出位于第一区域的所述第一电极31，以便于后续形成与第一电极31电连接的第一电源线。去除位于所述第一区域的第二电极32和电容介质层33的过程中，还定义第一电极31和第二电极32的图形。
145.参考图8，在所述晶圆200的背面22上形成与所述第一电极31电连接的第一电源线210以及与所述第二电极32电连接的第二电源线220。
146.所述第一电源线210和第二电源线220用于对晶圆200内部的器件结构进行供电。
147.本实施例中，所述第一电源线210和第二电源线220位于晶圆200的背面22上，从而采用背面配电(backside power deliver network，backside pdn)的方式，有利于提高芯片面积利用率、降低后段制程的复杂度，还能够改善电压降(ir drop)的问题，提高系统性能。
148.本实施例中，所述第一电源线210和第二电源线220分别对应与第一电极31和第二电极32电连接，从而使得电容结构300能够对供电电源进行滤波。
149.本实施例中，所述电容结构300形成在所述通孔170内，第一电极31和第二电极32能够沿通孔170侧壁的方向延伸，提高了单位面积上的电容密度和电容值，从而提高电容结构300对供电电源的滤波效果；此外，所述电容结构300形成于通孔170内，且所述第一电极31与所述掩埋电源轨130相接触，从而通过第一电极31使第一电源线210能够对掩埋电源轨130进行供电，相应与背面配电工艺兼容，提升了工艺兼容性。
150.本实施例中，所述第一电源线210和第二电源线220的材料为导电材料，例如：w、cu、co、tin、ti、ta、tan、ru、run和al中的一种或多种。
151.所述第一电源线210和第二电源线220所接入的电源不同。所述第一电源线210为电压电源vdd，所述第二电源线220为接地电源vss；或者，所述第一电源线210为接地电源vss，所述第二电源线220为电压电源vdd。
152.具体地，根据每一个所述掩埋电源轨130需要接入的电源类型，确定所述第一电源线210所接入的电源类型，相应确定第二电源线220所接入的电源类型。本实施例中，位于不同位置的掩埋电源轨130需要接入的电源类型不同。
153.本实施例中，形成所述第一电源线210和第二电源线220的步骤包括：在所述第一区域上形成与所述第一电极31电连接的第一电源线210、以及在第二区域上形成与第二电极32电连接的第二电源线220。
154.本实施例中，在形成所述第一电源线210和第二电源线220之前，所述形成方法还包括：在所述晶圆200的背面22上形成介电层230。相应地，在所述介电层230中形成所述第一电源线210和第二电源线220。
155.所述介电层230用于实现第一电源线210和第二电源线220之间的电隔离。介电层230的材料为介电材料。本实施例中，介电层230的材料为氧化硅。
156.图9至图12是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。本实施例与前述实施例的相同之处在此不再赘述，本实施例与前述实施例的不同之处在于：
157.参考图9至图12，形成所述电容结构400的步骤中，所述电容结构400为垂直堆叠(vertical stacked)结构；所述第一电极41(如图12所示)包括位于通孔170底部且与所述掩埋电源轨130相接触的底部电极411、以及凸出于所述底部电极411且间隔排布的多个侧部电极412；所述第二电极42(如图12所示)位于所述侧部电极412之间的间隙中。
158.所述电容结构400为垂直堆叠结构，所述侧部电极412的数量为多个，所述第二电极42的数量也为多个，有利于进一步提高单位面积的电容密度和电容值，从而显著提升器件的性能。
159.本实施例中，形成所述电容结构400的步骤包括：
160.如图9所示，形成位于所述通孔的底部和侧壁上且依次堆叠的多层第一电极膜410、以及位于所述第一电极膜410的侧壁之间的牺牲介质层430，位于所述通孔的底部的多层第一电极膜410之间相接触用于构成所述底部电极411，所述第一电极膜410还形成在所述晶圆200的背面22上。
161.本实施例中，所述第一电极膜410还形成在晶圆200的背面22上。
162.如图10所示，对所述第一电极膜410进行平坦化处理，暴露出所述牺牲介质层430的顶面，保留凸出于所述底部电极411的第一电极膜410作为侧部电极412。暴露出牺牲介质层430，以便于后续去除牺牲介质层430。
163.本实施例中，对所述第一电极膜410进行平坦化处理的过程中，晶圆200的背面22上还保留部分的第一电极41，以便于后续通过位于晶圆200背面22上的第一电极41与第一电源线之间实现电连接。
164.本实施例中，采用化学机械研磨工艺，对第一电极膜410进行平坦化处理。
165.如图11所示，去除牺牲介质层430，在所述侧部电极412之间形成间隙420。
166.间隙420用于为形成电容介质层和第二电极提供空间位置。
167.如图12所示，在所述间隙440露出的第一电极41表面形成所述电容介质层43；在形成有所述电容介质层43中的间隙440中填充第二电极42。
168.对本实施例所述半导体结构的形成方法的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
169.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。