半导体结构及其形成方法与流程

1.本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。


背景技术：

2.在现有的半导体领域中，鳍式场效应晶体管(finfet)是一种新兴的多栅器件，与平面式的金属-氧化物半导体场效应晶体管(mosfet)相比，鳍式场效应晶体管具有更强的短沟道抑制能力，具有更强的工作电流，现已广泛应用于半导体各种器件中。但随着半导体工艺的进一步发展，晶体管尺度缩小到几纳米以下，finfet本身的尺寸已经缩小至极限后，无论是鳍片距离、短沟道效应、还是漏电和材料极限也使得晶体管制造变得岌岌可危，甚至物理结构都无法完成。
3.环绕式栅极(gate-all-around，gaa)器件成为行业内研究和发展的一个新方向。这项技术的特点是实现了栅极对沟道的四面包裹，源极和漏极不再和基底接触，而是利用线状(可以理解为棍状)或者平板状、片状等多个源极和漏极横向垂直于栅极分布后，实现mosfet的基本结构和功能。这样设计在很大程度上解决了栅极间距尺寸减小后带来的各种问题，包括电容效应等，再加上沟道被栅极四面包裹，因此沟道电流也比finfet的三面包裹更为顺畅。
4.然而环绕式栅极器件作为行业内发展的一个重要方向，目前还在不断研发和改进阶段。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，以改善半导体结构性能。
6.为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底，所述衬底包括基底以及位于所述基底上的鳍部，所述鳍部包括位于所述基底表面的第一区、以及位于所述第一区上的第二区，所述第二区包括多个平行于所述衬底分布的沟道层，所述沟道层之间具有栅沟槽；位于所述鳍部内，且沿所述鳍部延伸方向上贯穿所述鳍部的第一开口，所述第一开口底部暴露出所述第一区，所述第一开口侧壁暴露出所述沟道层侧壁；位于所述第一区内的第二开口，所述第二开口与所述第一开口连通，所述第二开口在沿垂直于所述鳍部延伸方向上的尺寸大于所述第一开口在沿垂直于所述鳍部延伸方向上的尺寸；位于所述第一开口内和所述第二开口内的第一隔离结构，所述沟道层位于所述第一隔离结构侧壁，且垂直于所述第一隔离结构分布；位于所述栅沟槽内的栅极，所述栅极包围所述沟道层。
7.可选的，还包括：位于所述衬底上的第二隔离结构，所述第二隔离结构的顶部表面低于所述第一区顶部表面。
8.可选的，还包括：位于所述第一开口侧壁的保护层。
9.可选的，所述保护层的材料包括氮碳硼化硅、氧化硅、氮化硅、氮氧化硅、碳氧化
硅、碳氮化硅和碳氮氧化硅中的一种或多种。
10.可选的，所述第一隔离结构的材料包括氮碳硼化硅、氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
11.可选的，所述第一区还包括第一阱区和与所述第一阱区相邻的第二阱区，所述第一开口位于所述第一阱区和所述第二阱区之间；所述第二阱区与所述第一阱区的导电类型不同。
12.相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括基底以及位于所述基底上的鳍部，所述鳍部包括位于所述基底表面的第一区、以及位于所述第一区上的第二区；在所述鳍部内形成沿所述鳍部延伸方向贯穿所述鳍部的第一开口，所述第一开口底部暴露出所述第一区；在所述第一开口底部暴露出的所述第一区内形成第二开口，所述第二开口在沿垂直于所述鳍部延伸方向上的尺寸大于所述第一开口在沿垂直于所述鳍部延伸方向上的尺寸；在所述第一开口内和所述第二开口内形成第一隔离结构。
13.可选的，所述第二区包括位于所述第一区上的若干层重叠的牺牲层、以及位于相邻两层牺牲层之间的沟道层。
14.可选的，所述牺牲层的材料与所述沟道层的材料不同；所述牺牲层的材料包括锗硅，所述沟道层的材料包括硅。
15.可选的，所述鳍部的形成方法包括：在所述基底上形成复合材料层，所述复合材料层包括若干层重叠的沟道材料层以及位于相邻两层沟道材料层之间的牺牲材料层；在所述复合材料层表面形成硬掩膜层，所述硬掩膜层暴露出部分所述复合材料层；以所述硬掩膜层为掩膜，刻蚀所述复合材料层和所述基底，以所述复合材料层形成第二区，并形成位于所述基底表面的第一区。
16.可选的，在形成所述第一开口前，还包括：在所述衬底上形成介质材料层，所述介质材料层位于所述鳍部侧壁。
17.可选的，在形成所述第一隔离结构后，还包括：刻蚀所述介质材料层，直到使所述介质材料层顶部表面低于或齐平于所述第一区顶部表面，以形成第二隔离结构；形成所述第二隔离结构后，去除所牺牲层，在相邻的沟道层之间形成栅沟槽；在所述衬底表面和所述栅沟槽内形成栅极材料层，所述栅极材料层顶部表面高于或齐平于所述第一隔离结构顶部表面；图形化所述栅极材料层形成栅极，所述栅极位于所述沟槽内，并包围所述沟道层。
18.可选的，所述第一开口的形成方法包括：在所述介质材料层表面和所述鳍部表面形成图形层，所述图形层暴露出部分鳍部；以所述图形层为掩膜，刻蚀所述鳍部，形成所述第一开口；形成所述第一开口后，去除所述图形层。
19.可选的，在形成第二开口前，还包括：在所述第一开口侧壁形成保护层。
20.可选的，所述第一开口的形成工艺包括干法刻蚀。
21.可选的，所述第二开口的形成工艺包括湿法刻蚀工艺和干法刻蚀工艺中的一者或两者的结合。
22.可选的，所述第一区还包括第一阱区，以及与所述第一阱区相邻的第二阱区，且所述第一开口位于所述第一阱区和所述第二阱区之间。
23.可选的，所述基底还包括第三区和与所述第三区相邻的第四区；所述第一阱区和
所述第二阱区的形成方法包括：在形成所述复合材料层前，在所述第三区内注入第一掺杂离子，形成初始第一阱区；在形成所述复合材料层前，在所述第四区内注入第二掺杂离子，形成初始第二阱区；在形成所述鳍部后，以所述第一区内的初始第一阱区形成第一阱区，以所述第一区内的初始第二阱区形成第二阱区。
24.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
25.本发明技术方案提供的半导体器件的结构中，位于所述第一开口内和所述第二开口内的第一隔离结构，所述沟道层位于所述第一隔离结构侧壁，且垂直于所述第一隔离结构。一方面，所述第一隔离结构在位于所述第一开口内的尺寸不需要改变，因此不改变器件单元尺寸，不会导致器件密度的降低；另一方面，所述第一隔离结构在位于所述第二开口内的部分，在沿垂直于所述鳍部延伸方向上的尺寸大于所述第一开口在沿垂直于所述鳍部延伸方向上的尺寸，所述第一隔离结构在位于所述第二开口内的部分尺寸较大，可以有效地隔离位于第一区内的不同器件的深阱内的掺杂离子向对方扩散，提高器件的性能。
26.本发明技术方案提供的半导体结构的形成方法中，在所述第一开口底部暴露出的所述第一区内形成第二开口，所述第二开口在沿垂直于所述鳍部延伸方向上的尺寸大于所述第一开口在沿垂直于所述鳍部延伸方向上的尺寸，在所述第一开口内和所述第二开口内形成第一隔离结构。一方面，所述第一隔离结构在位于所述第一开口内的尺寸不需要改变，因此不改变器件单元尺寸，不会导致器件密度的降低；另一方面，所述第一隔离结构在位于所述第二开口内的部分，在沿垂直于所述鳍部延伸方向上的尺寸大于所述第一开口在沿垂直于所述鳍部延伸方向上的尺寸，所述第一隔离结构在位于所述第二开口内的部分尺寸较大，可以有效地隔离位于第一区内的不同器件的深阱内的掺杂离子向对方扩散，提高器件的性能。
附图说明
27.图1至图4是一种半导体结构形成过程的剖面示意图；
28.图5至图13是本发明一实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
具体实施方式
29.如背景技术所述，现有技术中形成的半导体器件的性能有待改善。现结合一种半导体的结构进行说明分析。
30.图1至图4是一种半导体结构形成过程的剖面示意图。
31.请参考图1和图2，图2为俯视图，图1为图2沿xy方向的剖面结构示意图，提供衬底，所述衬底包括：基底101、位于所述基底101表面的鳍部102，所述鳍部102包括底部结构103、位于所述底部结构103上的若干层重叠的牺牲层104、以及位于相邻两层牺牲层104之间的沟道层105，所述底部结构103包括第一阱区ⅰ和与所述第一阱区ⅰ相邻的第二阱区ⅱ，所述第一阱区ⅰ具有n型掺杂离子，所述第二阱区ⅱ内具有p型掺杂离子，以及位于所述基底101表面且覆盖所述底部结构103侧壁的隔离结构106。
32.请参考图3，在所述衬底表面形成层间介质层107；在所述层间介质层107和所述鳍部102表面形成硬掩膜层108，所述硬掩膜层108暴露出部分鳍部102的顶部表面；以所述硬
掩膜层108为掩膜，刻蚀所述衬底，形成隔断沟槽109。
33.请参考图4，在所述隔断沟槽109内填满氧化硅、氮化硅等绝缘介质，以形成隔离结构110。
34.上述方法被用于gaa器件的鳍部隔离结构中，后续在所述第一阱区ⅰ上形成pmos器件，在所述第二阱区ⅱ上形成nmos器件。所述隔离结构110用于隔离nmos器件和pmos器件，随着器件尺寸的不断缩小，所述隔断结构110的宽度也越来越小，所述宽度指平行于所述衬底表面方向的尺寸，使所述第一阱区ⅰ和所述第二阱区ⅱ的距离也越来越小，后续形成器件的热处理过程，增加了所述第一阱区内和所述第二阱区内的掺杂离子向对方扩散的几率，从而对所述第一阱区内和所述第二阱区内的掺杂离子浓度造成影响，进而影响器件的性能。一种实施例中，提高所述隔离结构110的宽度，但会造成器件的尺寸增大，导致单位面积上器件密度的降低。
35.为了解决上述问题，本发明提供的一种半导体结构形成方法中，在所述第一开口底部暴露出的所述第一区内形成第二开口，所述第二开口在沿垂直于所述鳍部延伸方向上的尺寸大于所述第一开口在沿垂直于所述鳍部延伸方向上的尺寸，在所述第一开口内和所述第二开口内形成第一隔离结构。一方面，所述第一隔离结构在位于所述第一开口内的尺寸不需要改变，因此不改变器件的单元尺寸，不会导致器件密度的降低；另一方面，所述第一隔离结构在位于所述第二开口内的部分，在沿垂直于所述鳍部延伸方向上的尺寸大于所述第一开口在沿垂直于所述鳍部延伸方向上的尺寸，所述第一隔离结构在位于所述第二开口内的部分尺寸较大，可以有效地隔离位于第一区内的不同器件的深阱内的掺杂离子向对方扩散，提高器件的性能。
36.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
37.图5至图13是本发明一实施例半导体结构形成方法中各步骤对应的剖面结构示意图。
38.请参考图5和图6，图6为俯视图，图5为图6中沿mn方向的剖面结构示意图，提供衬底，所述衬底包括基底200以及位于所述基底200上的鳍部201，所述鳍部201包括位于所述基底200表面的第一区a、以及位于所述第一区a上的第二区b。
39.本实施例中，所述第二区b包括位于所述第一区a上的若干层重叠的牺牲层203、以及位于相邻两层牺牲层203之间的沟道层202。其他实施例中，所述第二区可以为单层结构。
40.所述牺牲层203的材料与所述沟道层202的材料不同；所述牺牲层203的材料包括锗硅，所述沟道层202的材料包括硅。本实施例中，所述牺牲层203的材料为锗硅，所述沟道层202的材料为硅。其他实施例中，所述初始沟道层为ge或者gesi，所述初始牺牲层的材料可以为zns，znse，bes或gap等。后续，所述沟道层202用于形成器件的沟道。
41.本实施例中，所述鳍部201表面还具有硬掩膜层206。
42.所述鳍部201的形成方法包括：在所述基底200上形成复合材料层(图中未标出)，所述复合材料层包括若干层重叠的沟道材料层(图中未标出)以及位于相邻两层沟道材料层之间的牺牲材料层(图中未标出)；在所述复合材料层表面形成硬掩膜层206，所述硬掩膜层206暴露出部分所述复合材料层；以所述硬掩膜层206为掩膜，刻蚀所述复合材料层和所述基底200，以所述复合材料层形成第二区b，并形成位于所述基底200表面的第一区a。
43.后续，在所述鳍部201内形成沿所述鳍部201延伸方向贯穿所述鳍部201的第一开口。
44.所述第一区a还包括第一阱区204，以及与所述第一阱区204相邻的第二阱区205，且所述第一开口位于所述第一阱区和所述第二阱区之间。
45.本实施例中，所述基底200还包括第三区i和与所述第三区相邻的第四区ii；所述第一阱区204和所述第二阱区205的形成方法包括：在形成所述复合材料层前，在所述第三区i内注入第一掺杂离子，形成初始第一阱区(图中未显示)；在形成所述复合材料层前，在所述第四区ii内注入第二掺杂离子，形成初始第二阱区(图中未显示)；在形成所述鳍部201后，以所述第一区a内的初始第一阱区形成第一阱区204，以所述第一区a内的初始第二阱区形成第二阱区205。
46.所述第一阱区204的掺杂深度范围为：50纳米至200纳米；所述第二阱区205的掺杂深度范围为：50纳米至200纳米。
47.所述第一掺杂离子为n型或p型掺杂离子；所述第二掺杂离子为n型或p型掺杂离子，且所述第二阱区与所述第一阱区的导电类型不同。本实施例中，所述第三区i用于形成p型器件，所述第一掺杂离子为n型掺杂离子；所述第四区ii用于形成n型器件，所述第二掺杂离子为p型掺杂离子。
48.请参考图7和图8，图8为俯视图，图7为图8中沿mn方向的剖面结构示意图，在所述鳍部201内形成沿所述鳍部201延伸方向贯穿所述鳍部201的第一开口207，所述第一开口207底部暴露出所述第一区a。
49.本实施例中，在形成所述第一开口207前，还包括：在所述衬底上形成介质材料层208，所述介质材料层208位于所述鳍部201侧壁。
50.所述介质材料层208的形成工艺包括化学气相淀积工艺。本实施例中，所述介质材料层208的形成工艺为流体化学气相淀积工艺。流体化学气相沉积工艺利于减少形成的所述介质材料层208内的空隙等缺陷，具有很好的填充性能。
51.所述介质材料层208的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述介质材料层208的材料为氧化硅。
52.所述第一开口207的宽度范围为15纳米至30纳米。所述宽度指沿垂直于所述鳍部201延伸方向上的尺寸。
53.所述第一开口207的形成方法包括：在所述介质材料层208表面和所述鳍部201表面形成图形层(图中未显示)，所述图形层暴露出部分鳍部201；以所述图形层为掩膜，刻蚀所述鳍部201，形成所述第一开口207；形成所述第一开口后207，去除所述图形层。
54.所述第一开口207的形成工艺包括干法刻蚀。本实施例中，所述第一开口207的形成工艺为干法刻蚀，利于形成具有较好形貌的第一开口207。所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括cf4、chf3中的一种或者两种的结合，功率范围为300瓦至1000瓦。所述第一开口207用于后续形成第二隔离结构。
55.后续所示图9至图13的视图方向和图5的视图方向相同。
56.请参考图9，在所述第一开口207底部暴露出的所述第一区a内形成第二开口210，所述第二开口210在沿垂直于所述鳍部201延伸方向上的尺寸大于所述第一开口207在沿垂直于所述鳍部201延伸方向上的尺寸。
57.后续在所述第一开口207和所述第二开口210内形成第一隔离结构。所述第一隔离结构用于隔离所述第三区i和所述第四区ii上形成的不同器件。具体地，所述第一隔离结构位于所述第一开口207内的部分，用于隔离第三区i和第四区ii上的不同器件位于顶部的区域，如器件的沟道区；所述第一隔离结构位于所述第二开口210内的部分用于隔离所述第一阱区和所述第二阱区。一方面，所述第一隔离结构211在位于所述第一开口207内的尺寸未改变，因此不改变器件的单元尺寸，不会导致器件密度的降低；另一方面，所述第一隔离结构211在位于所述第二开口210内的部分，在沿垂直于所述鳍部201延伸方向上的尺寸大于所述第一开口207在沿垂直于所述鳍部201延伸方向上的尺寸，所述第一隔离结构211在位于所述第二开口210内的部分尺寸较大，可以有效地隔离位于第一区a内的不同器件区，即防止所述第一阱区204和第二阱区205内的掺杂离子向对方扩散，提高器件的性能。
58.所述第二开口的宽度范围为25纳米至50纳米。所述宽度指沿垂直于所述鳍部201延伸方向上的尺寸。所述第二开口的宽度较所述第一开口的宽度大10-35nm。选择所述范围的意义在于，位于所述第二开口210内的第一隔离结构可以有效地隔离所述第一阱区204和所述第二阱区205，但同时不会过分限制所述第一阱区204和所述第二阱区的尺寸，不影响第一阱区204和所述第二阱区205的性能。
59.所述第二开口的深度范围为60纳米至600纳米。所述深度指所述第二开口底部距离所述第一区a顶部表面的尺寸。所述第二开口的深度不低于所述第一阱区和所述第二阱区的掺杂深度，以使所述第一隔离结构可以有效地隔离所述第一阱区和所述第二阱区。
60.本实施例中，在形成第二开口210前，还包括：在所述第一开口207侧壁形成保护层209。
61.所述保护层209的材料包括氮碳硼化硅、氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述保护层209的材料为氮碳硼化硅。
62.所述保护层209的形成方法包括：在所述开口207底部和侧壁表面、所述介质材料层208表面和所述硬掩膜层206表面形成保护材料层(图中未标出)；回刻蚀所述保护材料层，直到露出所述硬掩膜层206表面、所述介质材料层208表面和所述开口207底部，形成所述保护层209。所述保护层209用于保护所述牺牲层203和所述沟道层202，避免后续第二开口形成过程对所述牺牲层203和所述沟道层202产生刻蚀损伤。
63.所述第二开口210的形成工艺包括湿法刻蚀工艺和干法刻蚀工艺中的一者或两者的结合。本实施例中，所述第二开口210的形成工艺为湿法刻蚀工艺，所述湿法刻蚀的工艺参数包括：化学药液包括氢氧化钾和异丙醇，所述氢氧化钾的质量浓度为30％，所述异丙醇的质量浓度为7.5％，温度范围为85摄氏度至95摄氏度。一方面，所述湿法刻蚀工艺利于形成的较低损伤的第二开口210。另一方面，所述氢氧化钾溶液，对硅材料和氮碳硼化硅材料具有较大的刻蚀选择比，利于刻蚀所述第一区，且对所述保护层209的损伤较小，避免对所述牺牲层203和所述沟道层202产生损伤。
64.请参考图10，在所述第一开口207内和所述第二开口210内形成第一隔离结构211。
65.所述第一隔离结构211的材料包括氮碳硼化硅、氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第一隔离结构211的材料为氮碳硼化硅。
66.所述第一隔离结构211的形成方法包括：在所述第一开口207内，所述第二开口210
内，所述硬掩膜层206表面以及所述介质材料层208表面，形成介质材料膜(图中未标出)；平坦化所述介质材料膜，直到暴露出所述介质材料层208表面和所述硬掩膜层206表面。
67.所述介质材料膜的形成工艺包括化学气相淀积工艺。本实施例中，所述介质材料膜的形成工艺为流体化学气相淀积工艺。流体化学气相沉积工艺利于减少所形成的介质材料膜内的空隙等缺陷，具有很好的填充性能。
68.请参考图11，在形成所述第一隔离结构211后，还刻蚀所述介质材料层208，直到使所述介质材料层208顶部表面低于或齐平于所述第一区a顶部表面，以形成第二隔离结构212。
69.本实施例中，所述介质材料层208顶部表面齐平于所述第一区a顶部表面。
70.所述第二隔离结构212用于不同器件之间的电绝缘。所述第二隔离结构212由所述介质材料层208形成，所述第二隔离结构212的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第二隔离结构212的材料为氧化硅。
71.请参考图12，形成所述第二隔离结构212后，去除所牺牲层203，在相邻的沟道层202之间形成栅沟槽213。
72.去除所述牺牲层203的工艺包括湿法刻蚀工艺。后续，所述栅沟槽213用于填充栅极材料，形成栅极。
73.请参考图13，在所述衬底200表面和所述栅沟槽213内形成栅极材料层(图中未标出)，所述栅极材料层顶部表面高于或齐平于所述第一隔离结构211顶部表面；图形化所述栅极材料层形成栅极214，所述栅极214位于所述沟槽213内，并包围所述沟道层202。
74.所述栅极材料层的材料包括金属。本实施例中，所述栅极材料层的材料为钨。其他实施例中，所述栅极材料层的材料可以为铝、铜等金属。
75.本实施例中，在所述栅沟槽213内直接形成金属栅极。又一实施例中，形成所述第二隔离结构后，形成所栅沟槽前，还包括：形成横跨所述鳍部201和所述第一隔离结构211的伪栅极，所述伪栅极位于部分所述鳍部201的表面和侧壁，且位于部分所述第一隔离结构211的顶部表面；在所述第二隔离结构212表面形成层间介质层，所述层间介质层还位于所述伪栅极侧壁；去除所述伪栅极，在所述层间介质层内形成第一沟槽；去除所述沟槽暴露出的所述牺牲层203，形成第二沟槽；在所述第一沟槽和所述第二沟槽内形成栅极。
76.相应的，本发明一实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图13，包括：衬底，所述衬底包括基底200以及位于所述基底200上的鳍部201，所述鳍部201包括位于所述基底200表面的第一区a、以及位于所述第一区a上的第二区b，所述第二区b包括多个平行于所述衬底分布的沟道层202，所述沟道层202之间具有栅沟槽213(如图12所示)；位于所述鳍部201内，且沿所述鳍部201延伸方向上贯穿所述鳍部201的第一开口207(如图9所示)，所述第一开口207底部暴露出所述第一区a，所述第一开口207侧壁暴露出所述沟道层202侧壁；位于所述第一区a内的第二开口210(如图9所示)，所述第二开口210与所述第一开口207连通，所述第二开口210在沿垂直于所述鳍部201延伸方向上的尺寸大于所述第一开口207在沿垂直于所述鳍部201延伸方向上的尺寸；位于所述第一开口207内和所述第二开口210内的第一隔离结构211，所述沟道层202位于所述第一隔离结构211侧壁，且垂直于所述第一隔离结构211分布；位于所述栅沟槽213内的栅极214，所述栅极214包围所
述沟道层202。
77.所述第一隔离结构211用于隔离所述第三区i和所述第四区ii上形成的不同器件。一方面，所述第一隔离结构211在位于所述第一开口207内的尺寸未改变，因此不改变器件的单元尺寸，不会导致器件密度的降低；另一方面，所述第一隔离结构211在位于所述第二开口210内的部分，在沿垂直于所述鳍部201延伸方向上的尺寸大于所述第一开口207在沿垂直于所述鳍部201延伸方向上的尺寸，所述第一隔离结构211在位于所述第二开口210内的部分尺寸较大，可以有效地隔离位于第一区a内的不同器件区，即防止所述第一阱区204和第二阱区205内的掺杂离子向对方扩散，提高器件的性能。
78.所述沟道层202的材料包括硅。
79.所述半导体结构还包括：位于所述衬底上的第二隔离结构212，所述第二隔离结构212的顶部表面低于或齐平于所述第一区a顶部表面。
80.本实施例中，所述半导体结构还包括：位于所述第一开口207侧壁的保护层209。
81.所述保护层209的材料包括氮碳硼化硅、氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
82.所述第一隔离结构212的材料包括氮碳硼化硅、氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
83.所述第一区a还包括第一阱区204，以及与所述第一阱区204相邻的第二阱区205，且所述第一开口207位于所述第一阱区204和所述第二阱区205之间；所述第二阱区205与所述第一阱区204的导电类型不同。
84.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。