三维存储器及其制备方法与流程

三维存储器及其制备方法
1.相关申请的交叉引用
2.本技术要求于2021年5月6日提交的中国专利申请no.2021104900254的优先权，通过引用将该中国专利申请的全部内容并入本文。
技术领域
3.本公开总体上涉及半导体技术领域，并且更具体地，涉及三维存储器及其制备方法。


背景技术：

4.随着存储器件缩小到更小的管芯尺寸以降低制造成本和增加存储密度，平面存储单元的缩放由于工艺技术限制和可靠性问题而面临挑战。三维(3d)存储架构可以解决平面存储单元的密度和性能限制。
5.在3d nand闪存中，存储阵列可以包括垂直布置在衬底上的多个存储串，每个存储串具有多个垂直堆叠在彼此顶部的存储单元。这样，单位面积的存储密度可以大大增加。为了执行编程、读取和擦除操作，每个存储串可以在一端电连接到阵列公共源极并在另一端连接到位线。位于每个存储串顶部的顶部选择晶体管可以通过顶部选择栅极来导通或关断，以控制存储串与位线之间的电连接。


技术实现要素：

6.本公开中描述了三维(3d)存储器件及其形成方法的实施例。
7.本公开的一个方面提供了一种用于形成三维(3d)存储器件的方法。该方法包括以下步骤：在衬底上形成包括交替堆叠的电介质层和牺牲层的交替电介质堆叠体；形成穿透交替电介质堆叠体的沟道孔，以及在沟道孔的侧壁上依次设置存储膜和沟道层，以形成沟道结构；形成贯穿至少一个牺牲层的顶部选择栅极(tsg)切口开口；经由tsg切口开口，依次去除至少一个牺牲层和存储膜的与至少一个牺牲层对应的部分，以形成tsg切口通道；以及在tsg切口通道的内壁上设置tsg电介质层，并在tsg切口通道内部的tsg电介质层上设置tsg导电层。
8.在一些实施例中，设置tsg电介质层和tsg导电层分别包括设置氧化硅和掺杂多晶硅。
9.在一些实施例中，形成沟道结构还包括：在沟道孔的底部形成外延插塞；在沟道孔的侧壁和外延插塞的远离衬底的表面上形成存储膜；以及在存储膜的侧壁上形成与外延插塞相接触的沟道层。
10.在一些实施例中，在形成沟道结构之后，该方法还包括：在沟道孔内部的沟道层上设置芯填充膜；以及在芯填充膜的远离衬底的端部处形成与沟道层相接触的沟道顶部插塞。
11.在一些实施例中，在形成沟道结构之后，该方法还包括：形成盖帽层，以覆盖沟道
结构和交替电介质堆叠体的远离衬底的表面。
12.在一些实施例中，形成tsg切口开口还包括：形成穿透盖帽层和至少一个牺牲层、并延伸至电介质层的顶部的tsg切口开口。
13.在一些实施例中，在tsg切口通道内部设置tsg电介质层和tsg导电层包括：在tsg切口开口的侧壁上依次沉积tsg电介质层和tsg导电层；以及从tsg切口开口的侧壁去除tsg电介质层和tsg导电层。
14.在一些实施例中，该方法还包括：用电介质材料填充tsg切口开口，以形成tsg切口。
15.在一些实施例中，该方法还包括：形成穿透交替电介质堆叠体并延伸至衬底中的栅缝隙(gls)开口；通过gls开口去除交替电介质堆叠体的牺牲层，以形成横向通道；用导电材料填充横向通道，以形成第二导电层；以及用导电材料填充gls开口，以形成gls。
16.本公开的另一方面提供了一种三维(3d)存储器。该3d存储器包括：衬底；设置在衬底上的交替的导电层和电介质层的膜堆叠体，其包括具有交替堆叠的tsg导电层和第三电介质层的顶部堆叠体和具有交替堆叠的第二导电层和第一电介质层的底部堆叠体；tsg电介质层，位于tsg导电层与第三电介质层之间，且至少部分围绕tsg导电层；以及存储串，其穿透交替的导电层和电介质层的膜堆叠体，并且沿存储串的径向从内到外包括沟道层和存储膜。tsg电介质层在平行于衬底的方向上穿透存储膜并与沟道层接触。3d存储器包括在tsg导电层、tsg电介质层和沟道层的交叉点处的顶部选择晶体管。
17.在一些实施例中，tsg电介质层是氧化硅并且tsg导电层是掺杂的多晶硅。
18.在一些实施例中，存储串还包括：外延插塞，其靠近衬底并与衬底接触。存储膜延伸到外延插塞的远离衬底的顶表面上，在该处暴露了外延插塞的顶表面的一部分。沟道层延伸到外延插塞的顶表面上并与外延插塞的暴露部分接触。
19.在一些实施例中，3d存储器还包括：沟道顶部插塞，位于存储串的远离衬底的端部。沟道顶部插塞与沟道层接触。
20.在一些实施例中，3d存储器还包括：盖帽层，设置在顶部堆叠体的远离衬底的顶表面上。盖帽层覆盖存储串。
21.在一些实施例中，3d存储器还包括：穿透顶部堆叠体的tsg切口。
22.在一些实施例中，3d存储器还包括：栅缝隙(gls)，其穿透交替的导电层和电介质层的膜堆叠体。
23.根据本公开的说明书、权利要求和附图，本领域技术人员可以理解本公开的其他方面。
附图说明
24.并入本文并形成说明书的一部分的附图示出了本公开的实施例，并且与描述一起进一步用于解释本公开的原理并使相关领域的技术人员能够制作和使用本公开。
25.图1示出了根据本公开的一些实施例的示例性三维(3d)存储器管芯的示意性俯视图。
26.图2示出了根据本公开的一些实施例的3d存储器管芯区域的示意性俯视图。
27.图3示出了根据本公开的一些实施例的示例性3d存储阵列结构的一部分的透视
图。
28.图4图示了根据本公开的一些实施例的用于形成3d存储器件的方法。
29.图5-12示出了根据本公开的一些实施例的在特定工艺步骤的3d存储结构的截面图。
30.根据下面结合附图阐述的具体实施方式，本发明的特征和优点将变得更加明显，在附图中，类似的附图标记始终标识对应的元件。在附图中，类似的附图标记通常指示相同、功能相似和/或结构相似的元件。元件第一次出现的图由对应附图标记中最左边的(多个)数字指示。
31.将参考附图描述本公开的实施例。
具体实施方式
32.尽管讨论了具体的构造和布置，但是应当理解，这样做仅出于说明的目的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下可以使用其他构造和布置。对于相关领域的技术人员来说显而易见的是，本公开也可以用于各种其他应用中。
33.注意，说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但不一定每一个实施例都包括该特定特征、结构或特性。此外，这种短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，结合其他实施例(无论是否明确描述)影响这种特征、结构或特性将在相关领域技术人员的知识范围内。
34.通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，同样至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定明确描述的附加因素。
35.应该容易理解，本公开中“上”、“上方”和“之上”的含义应该以最广义的方式解释，使得“上”不仅意味着直接在某物“上”，而且还包括在某物“上”并且其间具有中间特征或层的含义。此外，“上方”或“之上”不仅意味着在某物“上方”或“之上”，还可以包括在某物“上方”或“之上”并且其间没有中间特征或层(即，直接在某物上)的含义。
36.此外，为了便于描述，在本文中可以使用诸如“下面”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征相对于另一个(或多个)元件或特征的如图中所示的关系。除了在图中描述的取向之外，空间相对术语还旨在涵盖器件在使用或工艺步骤中的不同取向。设备可以以其他方式定向(旋转90度或以其他取向)，并且本文中使用的空间相对描述语可以类似地被相应地解释。
37.如本文所用的，术语“衬底”是指在其上添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的地方，因此除非另有说明，否则半导体器件形成在衬底的顶侧。底表面与顶表面相对，因此衬底的底表面与衬底的顶表面相对。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电
材料制成，例如玻璃、塑料、或蓝宝石晶片。
38.如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底并且顶侧相对远离衬底。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层可以是均质或非均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间、或在连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、上方和/或下方具有一个或多个层。层可以包括多层。例如，互连层可以包括一个或多个导电和接触层(在其中形成触点、互连线和/或垂直互连接入(via))和一个或多个电介质层。
39.在本公开中，为了便于描述，“台阶”用于指代沿垂直方向具有基本相同高度的元件。例如，字线和下面的栅极电介质层可以被称为“台阶”，字线和下面的绝缘层可以一起被称为“台阶”，基本上相同高度的字线可以被称为“字线台阶”或类似物，等等。
40.如本文所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺步骤的特性或参数的期望或目标值，以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的
±
10％、
±
20％或
±
30％)内变化。
41.在本公开中，术语“水平/水平地/横向/横向地”是指标称上平行于衬底的横向表面，并且术语“垂直”或“垂直地”是指标称上垂直于衬底的横向表面。
42.如本文所用，术语“3d存储器”是指一种三维(3d)半导体器件，其在横向取向的衬底上具有垂直取向的存储单元晶体管串(本文中被称为“存储串”，例如nand串)，使得存储串在相对于衬底的垂直方向上延伸。
43.图1示出了根据本公开的一些实施例的示例性三维(3d)存储器件100的俯视图。诸如3d nand闪存存储器的3d存储器件100可以是存储器芯片(封装)、存储器管芯或存储器管芯的任何部分，并且可以包括一个或多个存储面101，每个存储面可以包括多个存储块103。可以在每个存储面101上进行相同和并发的操作。存储块103的尺寸可以是兆字节(mb)，其是执行擦除操作的最小尺寸。如图1所示，示例性3d存储器件100包括四个存储面101，并且每个存储面101包括六个存储块103。每个存储块103可以包括多个存储单元，其中每个存储单元可以通过诸如位线和字线的互连来寻址。位线和字线可以垂直布局(例如，分别在行和列中)，以形成金属线阵列。位线和字线的方向在图1中被标记为“bl”和“wl”。在本公开中，存储块103也被称为“存储阵列”或“阵列”。存储阵列是存储器件中的核心区域，其执行存储功能。
44.3d存储器件100还包括外围区域105，其是围绕存储面101的区域。外围区域105包含许多数字、模拟和/或混合信号电路以支持存储阵列的功能，例如，页缓冲器、行和列解码器和感测放大器。外围电路使用有源和/或无源半导体器件，例如晶体管、二极管、电容器、电阻器等，这对于本领域的普通技术人员来说是显而易见的。
45.注意，图1所示的3d存储器件100中的存储面101的布置以及每个存储面101中的存储块103的布置仅用作示例，并不限制本公开的范围。
46.参考图2，示出了根据本公开的一些实施例的图1中的区域108的放大的俯视图。3d存储器件100的区域108可以包括阶梯区域210和沟道结构区域211。沟道结构区域211可以包括存储串212的阵列，每个存储串包括多个堆叠的存储单元。阶梯区域210可以包括阶梯结构和形成在阶梯结构上的接触结构214的阵列。在一些实施例中，在wl方向上延伸跨过沟道结构区域211和阶梯区域210的多个缝隙结构216可以将存储块划分成多个存储指218。至少一些缝隙结构216可以用作用于沟道结构区域211中的存储串212的阵列的公共源极触点(例如，阵列公共源极或acs)。顶部选择栅极切口220可以设置在例如每个存储指218的中间以将存储指218的顶部选择栅极(tsg)划分成两个部分，从而可以将存储指划分成两个存储片224，其中存储片224中的共享相同字线的存储单元形成可编程(读取/写入)存储页。虽然3d nand存储器的擦除操作可以在存储块级别执行，但读取和写入操作可以在存储页级别执行。存储页的尺寸可以是千字节(kb)。在一些实施例中，区域108还包括虚设存储串222，其用于在制造期间的工艺变化控制和/或用于附加的机械支撑。
47.图3示出了根据本公开的一些实施例的示例性三维(3d)存储阵列结构300的一部分的透视图。存储阵列结构300包括衬底330、衬底330之上的绝缘膜331、绝缘膜331之上的下部选择栅极(lsg)332的台阶、以及控制栅极333的多个台阶，控制栅极333也被称为“字线(wl)”，其堆叠在lsg 332的顶部以形成交替导电层和电介质层的膜堆叠体335。为清楚起见，未在图3中示出与控制栅极的台阶相邻的电介质层。
48.每个台阶的控制栅极由穿过膜堆叠体335的缝隙结构216-1和216-2分开。存储阵列结构300还包括在控制栅极333的堆叠体之上的顶部选择栅极(tsg)334的台阶。tsg 334、控制栅极333和lsg 332的堆叠体也被称为“栅电极”。存储阵列结构300还包括在衬底330的处于相邻lsg 332之间的部分中的存储串212和掺杂源极线区域344。每个存储串212包括延伸穿过绝缘膜331和交替导电层和电介质层的膜堆叠体335的沟道孔336。存储串212还包括在沟道孔336的侧壁上的存储膜337、存储膜337之上的沟道层338、以及被沟道层338围绕的芯填充膜339。存储单元340(例如，340-1、340-2、340-3)可以形成在控制栅极333(例如，333-1、333-2、333-3)和存储串212的交叉点处。沟道层338响应于相应控制栅极的一部分也被称为存储单元的沟道层338。存储阵列结构300还包括多条位线(bl)341，其在tsg 334之上与存储串212连接。存储阵列结构300还包括通过多个接触结构214与栅电极连接的多条金属互连线343。膜堆叠体335的边缘被配置为阶梯形状以允许电连接到栅电极的每一台阶。
49.在图3中，为了说明的目的，控制栅极的三个台阶333-1、333-2和333-3与tsg 334的一个台阶和lsg 332的一个台阶一起示出。在该示例中，每个存储串212可以包括三个存储单元340-1、340-2和340-3，其分别对应于控制栅极333-1、333-2和333-3。在一些实施例中，控制栅极的数量和存储单元的数量可以多于三个以增大存储容量。存储阵列结构300还可以包括其他结构，例如tsg切口、公共源极触点(即，阵列公共源极)和虚设存储串。为简单起见未在图3中示出这些结构。
50.传统上，顶部选择栅极(tsg)与用于存储单元的字线(或控制栅)同时形成，其包括电荷俘获的存储膜。当电压施加到顶部选择栅极时，顶部选择晶体管的阈值电压v
th
漂移，就像存储单元的阈值电压v
th
一样。阈值电压的变化导致顶部选择晶体管开关特性的不确定性，进而影响3d nand存储器的性能。因此，需要提供一种用于形成具有改进的顶部选择晶
体管的3d nand存储器的方法。
51.图4示出了根据本公开的一些实施例的用于形成三维(3d)存储器件的方法400。应当理解，方法400中所示的工艺步骤并非详尽无遗，并且也可以在任何所示步骤之前、之后或之间执行其他步骤。在一些实施例中，方法400的一些工艺步骤可以省略，或者还可以包括其他工艺步骤，为简单起见，在此不再赘述。在一些实施例中，方法400的工艺步骤可以以不同的顺序和/或变化来执行。
52.图5-12示出了根据方法400的在特定工艺步骤的3d存储器件的示例性结构。
53.参考图4，在工艺步骤s405，交替电介质堆叠体可以设置在衬底上。在工艺步骤s410，阶梯结构可以形成在交替电介质堆叠体中。在工艺步骤s415，绝缘层可以设置在衬底之上，覆盖阶梯结构和交替电介质堆叠体。图5中示出了根据工艺步骤s405-s415的示例性3d存储结构500的截面图。
54.如图5所示，3d存储结构500包括交替电介质堆叠体554，其具有交替堆叠在衬底330上的第一电介质层556和第二电介质层558。
55.衬底330可以提供用于形成后续结构的平台。在一些实施例中，衬底330可以是具有任何合适的半导体材料的任何合适的半导体衬底，例如单晶、多晶或单晶半导体。例如，衬底330可以包括硅、硅锗(sige)、锗(ge)、砷化镓(gaas)、氮化镓、碳化硅、iii-v化合物、ii-vi化合物或其任何组合。在一些实施例中，衬底330可以具有复合结构并且包括形成在处理晶片上的半导体层。例如，衬底330可以是绝缘体上硅(soi)、绝缘体上锗(goi)或绝缘体上硅锗(sgoi)。
56.衬底330的前表面330f在本文中也被称为衬底的“主表面”或“顶表面”。材料层可以设置在衬底330的前表面330f上。“最顶部”或“上部”层是离衬底的前表面330f最远或更远的层。“最底部”或“下部”层是最接近或接近衬底的前表面330f的层。
57.在一些实施例中，交替电介质堆叠体554包括沿垂直于衬底330的前表面330f的垂直方向(即，z方向)交替堆叠的多个电介质层对，其中每个电介质层对包括第一电介质层556(也称为“电介质层”)和不同于第一电介质层556的第二电介质层558(也称为“牺牲层”)。交替电介质堆叠体554在平行于衬底330的前表面330f的横向方向上延伸。
58.在交替电介质堆叠体554中，第一电介质层556和第二电介质层558在垂直于衬底330的垂直方向上交替。换言之，每个第二电介质层558可以夹在两个第一电介质层556之间，并且每个第一电介质层556可以夹在两个第二电介质层558之间(除了最底部和最顶部的层)。
59.交替电介质堆叠体554的形成可以包括将第一电介质层556设置为均具有相同厚度或具有不同厚度。第一电介质层556的示例厚度可以在从10nm到500nm的范围内，优选地大约25nm。类似地，第二电介质层558可以均具有相同厚度或具有不同厚度。第二电介质层558的示例厚度可以在从10nm到500nm的范围内，优选地大约35nm。应当理解，图5中电介质层对的数量仅用于说明目的，并且交替电介质堆叠体554中可以包括任何合适数量的层。
60.在一些实施例中，第一电介质层556包括任何合适的绝缘材料，例如氧化硅、氮氧化硅、氮化硅、teos或并入了f-、c-、n-和/或h-的氧化硅。第一电介质层556还可以包括高k电介质材料，例如氧化铪、氧化锆、氧化铝、氧化钽或氧化镧膜。在一些实施例中，第一电介质层556可以是上述材料的任何组合。
61.第一电介质层556的形成可以包括任何合适的沉积方法，例如化学气相沉积(cvd)、物理气相沉积(pvd)、等离子体增强cvd(pecvd)、快速热化学气相沉积(rtcvd)、低压化学气相沉积(lpcvd)、溅射、金属有机化学气相沉积(mocvd)、原子层沉积(ald)、高密度等离子体cvd(hdp-cvd)、溅射、蒸发、热氧化、氮化、任何其他合适的沉积方法和/或其组合。
62.在一些实施例中，第二电介质层558包括与第一电介质层556不同并且可以相对于第一电介质层556有选择性地被去除的任何合适的材料。例如，第二电介质层558可以包括氧化硅、氮氧化硅、氮化硅、teos、多晶硅、多晶锗、多晶锗硅、及其任何组合。在一些实施例中，第二电介质层558还包括非晶半导体材料，例如非晶硅或非晶锗。可以使用与第一电介质层556类似的技术来设置第二电介质层558，所述技术例如cvd、pvd、ald、溅射、蒸发、热氧化或氮化、或其任何组合。
63.在一些实施例中，第一电介质层556可以是氧化硅并且第二电介质层558可以是氮化硅。
64.在一些实施例中，交替电介质堆叠体554可以包括除第一电介质层556和第二电介质层558之外的层，并且可以由不同的材料制成和/或具有不同的厚度。
65.如图5所示，3d存储结构500还包括阶梯结构550，其具有在阶梯区域中的交替电介质堆叠体554中形成的多个阶梯台阶552。阶梯台阶552或“阶梯层”是指在平行于衬底表面330f的表面中具有相同横向尺寸的层堆叠体。阶梯台阶552中的每个终止于比下面的阶梯台阶更短的长度处，具有图5中所示的横向尺寸“a”。
66.在一些实施例中，阶梯台阶552中的每个包括一对第一电介质层556和第二电介质层558。在一些实施例中，阶梯台阶552中的每个可以包括两对或更多对第一电介质层556和第二电介质层558。如图5所示，阶梯台阶552中的每个包括一对第一电介质层556和第二电介质层558。在一些实施例中，第二电介质层558在每个阶梯台阶552中处于第一电介质层556的顶部。阶梯台阶552中的每个在交替电介质堆叠体554的端部处暴露第二电介质层558的一部分。在一些实施例中，第一电介质层556在每个阶梯台阶552中处于第二电介质层558的顶部。
67.阶梯结构550可以通过在交替电介质堆叠体554上施加重复的蚀刻修整工艺来形成。蚀刻修整工艺包括蚀刻工艺和修整工艺。在蚀刻工艺期间，可以去除阶梯台阶552的具有暴露表面的一部分。阶梯台阶552的被阶梯台阶的上部层级覆盖或者被图案化掩模覆盖的剩余部分不被蚀刻。蚀刻深度为阶梯台阶552的厚度。在一些实施例中，阶梯台阶552的厚度为一对第一电介质层556和第二电介质层558的厚度。用于第一电介质层556的蚀刻工艺可以在第二电介质层558之上具有高选择性，和/或反之亦然。因此，下面的电介质层对可以用作蚀刻停止层。通过为每一层切换蚀刻工艺，阶梯台阶552可以在一个蚀刻周期期间被蚀刻。并且结果，可以在每个蚀刻修整周期期间形成阶梯台阶552中的一个。
68.在一些实施例中，可以使用诸如反应离子蚀刻(rie)或其他干法蚀刻工艺的各向异性蚀刻来蚀刻阶梯台阶552。在一些实施例中，第一电介质层556是氧化硅。在该示例中，氧化硅的蚀刻可以包括使用基于氟的气体的rie，所述气体例如是碳氟(cf4)、六氟乙烷(c2f6)、chf3或c3f6和/或任何其他合适的气体。在一些实施例中，氧化硅层可以通过例如氢氟酸或氢氟酸和乙二醇的混合物的湿化学剂来去除。在一些实施例中，可以使用定时蚀刻方法。在一些实施例中，第二电介质层558是氮化硅。在该示例中，氮化硅的蚀刻可以包括使
用o2、n2、cf4、nf3、cl2、hbr、bcl3和/或其组合的rie。用于去除单个层堆叠体的方法和蚀刻剂不应受到本公开的实施例的限制。
69.修整工艺包括在图案化掩模上施加合适的蚀刻工艺(例如，各向同性干法蚀刻或湿法蚀刻)，使得图案化掩模可以被横向拉回。横向拉回尺寸确定了阶梯结构550的每个台阶的横向尺寸“a”。在修整图案化掩模之后，最顶部的阶梯台阶552的一部分被暴露并且最顶部的阶梯台阶552的另一部分保持被图案化掩模覆盖。蚀刻修整工艺的下一个周期随着蚀刻工艺重新开始。在一些实施例中，图案化掩模修整工艺可以包括干法蚀刻，例如使用o2、ar、n2等的rie。注意，3d存储结构500中的阶梯结构的数量和电介质层对的数量不限于本文的示例。
70.如图5所示，3d存储结构500还包括设置在衬底之上的绝缘层560，其覆盖阶梯结构550和交替电介质堆叠体554。绝缘层560可以包括任何合适的绝缘材料，例如氧化硅、氮氧化硅、氮化硅、teos、旋涂玻璃、低k电介质材料，例如碳掺杂的氧化物(cdo或sioc或sioc:h)或氟掺杂的氧化物(siof)等。可以通过cvd、pvd、ald、溅射、蒸发等设置绝缘层560。在一些实施例中，绝缘层560可以在阶梯结构550和交替电介质堆叠体554之上具有平面顶表面。可以使用cmp和/或rie回蚀刻来使绝缘层560平坦化。
71.在工艺步骤s415完成时，在阶梯区域中形成阶梯结构550，其可以用于在后续工艺中形成与字线的电接触。
72.在一些实施例中，在设置绝缘层560之前，可以在阶梯结构和交替电介质堆叠体上设置阻挡层562(也称为阶梯保护层)。阻挡层562可以在两个横向表面和垂直侧壁上覆盖阶梯结构550和交替电介质堆叠体554。横向表面和垂直侧壁上的阻挡层562可以具有相同或不同的厚度。阻挡层562可以包括在10nm到100nm之间的范围内的厚度。
73.在一些实施例中，阻挡层562可以是任何合适的绝缘材料，例如氧化硅、氮化硅、氮氧化硅、teos、高k电介质材料(al2o3、hfo2、ta2o3、zro2、la2o3等)、或其任何组合。可以通过任何合适的薄膜沉积技术来设置阻挡层562，所述技术例如cvd(例如，pecvd、lpcvd、rtcvd、hdp-cvd、mocvd等)、ald、pvd、溅射、蒸发等。在一些实施例中，阻挡层562可以充当蚀刻停止层，以用于在后续工艺中在阶梯台阶上形成接触结构。在该示例中，阻挡层562可以包括不同于第二电介质层558的任何合适的绝缘材料。在一些实施例中，第一阻挡层562可以是氧化硅。
74.在一些实施例中，3d存储结构500还包括设置在绝缘层560和交替电介质堆叠体554上的顶部电介质堆叠体564。顶部电介质堆叠体564可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅、teos、高k电介质材料(al2o3、hfo2、ta2o3、zro2、la2o3等)、或其任何组合。
75.参考图4，在工艺步骤s420，可以在沟道结构区域中形成多个沟道结构，其中每个沟道结构穿透交替电介质堆叠体。在图6中示出了根据工艺步骤s420的示例性3d存储结构600的截面图。
76.如图6所示，3d存储结构600包括垂直穿透交替电介质堆叠体554的多个沟道孔336。用于形成沟道孔336的技术可以包括诸如光刻和蚀刻的工艺。用于形成沟道孔336的蚀刻工艺还可以包括干法蚀刻、湿法蚀刻或其组合。在一些实施例中，可以使用诸如反应离子蚀刻(rie)的各向异性蚀刻来蚀刻交替电介质堆叠体554。在一些实施例中，可以使用基于
氟或氯的气体，例如碳氟(cf4)、六氟乙烷(c2f6)、chf3、c3f6、cl2、bcl3等、或其任何组合。用于蚀刻第一电介质层556和第二电介质层558的方法和蚀刻剂不应受到本公开实施例的限制。
77.在形成沟道孔336之后，可以在沟道孔336的侧壁设置存储膜337。在一些实施例中，存储膜337可以是包括隧穿层337-1、存储层337-2(也称为“电荷俘获层”)和阻挡层337-3的复合层。在一些实施例中，隧穿层337-1、存储层337-2和阻挡层337-3以上述顺序沿着从沟道孔336的中心朝向沟道孔336的外部的方向布置。隧穿层337-1可以包括氧化硅、氮化硅或其任何组合。阻挡层337-3可以包括氧化硅、氮化硅、高介电常数(high-k)电介质、或其任何组合。存储层337-2可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，存储膜337包括ono电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层和包括氧化硅的阻挡层)。可以通过使用薄膜沉积工艺形成存储膜337，所述工艺例如ald、cvd、pvd、溅射或任何其他合适的工艺。在一些实施例中，存储膜337的厚度可以在从大约10nm到大约50nm的范围内。
78.接着，沟道层338和芯填充膜339可以设置在沟道孔336中，其中沟道层338覆盖沟道孔336内部的存储膜337的侧壁。沟道层338可以是任何合适的半导体材料，例如硅。在一些实施例中，沟道层338可以是非晶硅、多晶硅或单晶硅。可以通过任何合适的薄膜沉积工艺形成沟道层338，所述工艺包括但不限于cvd、pvd、ald、溅射、蒸发或其组合。在一些实施例中，沟道层338的厚度可以在从大约10nm到大约30nm的范围内。
79.在一些实施例中，可以设置芯填充膜339以填充沟道孔336以形成沟道结构666。在一些实施例中，芯填充膜339的中间可以包括一个或多个接缝860。芯填充膜339可以是任何合适的绝缘体，例如氧化硅、氮化硅、氮氧化硅、旋涂玻璃、硼或磷掺杂的氧化硅、碳掺杂的氧化物(cdo或sioc或sioc:h)、氟掺杂的氧化物(siof)或其任何组合。可以通过使用例如ald、pvd、cvd、旋涂、溅射或任何其他合适的膜沉积技术来沉积芯填充膜339。也可以通过使用重复的沉积和回蚀刻工艺来形成芯填充膜339。回蚀刻工艺可以包括但不限于湿法蚀刻、干法蚀刻或其组合。在一些实施例中，可以在芯填充膜339中形成一个或多个接缝以减少机械应力。
80.在一些实施例中，3d存储结构600还包括在沟道结构666的顶部部分处的沟道顶部插塞668。沟道顶部插塞668可以与沟道孔336内部的沟道层338形成电接触。沟道顶部插塞668可以是非晶硅或多晶硅，并且可以包括金属、金属合金和/或金属硅化物，例如钨、钛、钽、氮化钨、氮化钛、氮化钽、硅化镍、硅化钴、硅化钨、硅化钛或其组合。沟道顶部插塞668可以通过凹陷蚀刻工艺和随后的薄膜沉积来形成。凹陷蚀刻工艺包括湿法蚀刻、干法蚀刻或其组合。薄膜沉积包括cvd、pvd、ald、溅射或任何其他合适的工艺。沟道顶部插塞668可以用作沟道结构的漏极侧触点。
81.在一些实施例中，3d存储器件600还可以包括在沟道结构666底部的外延插塞670。外延插塞670可以包括任何合适的半导体材料，例如硅、硅锗、锗、砷化镓、氮化镓、iii-v化合物或其任何组合。外延插塞670可以从衬底330外延生长。在一些实施例中，外延插塞670还可以包括多晶半导体材料，例如多晶硅。在一些实施例中，可以去除存储膜337的处于沟道孔336底部的部分，使得沟道层338可以与外延插塞670直接接触。外延插塞670延伸穿过交替电介质堆叠体554的底部部分中的第二电介质层558中的至少一个，其中可以在后续工艺中形成由lsg 332(见图3)控制的下部选择晶体管。在一些实施例中，外延插塞670延伸穿
过最底部的第二电介质层。
82.需要说明的是，沟道结构区域中的沟道结构666的数量和布置可以根据实际的存储需求进行设计，不限于图6所示的示例。如先前关于图2所讨论的，沟道结构区域211为三维存储器提供存储功能。
83.在一些实施例中，3d存储结构600还包括阶梯区域中的多个虚设沟道孔(图6中未示出)。虚设沟道孔(dch)穿透阶梯结构550的一部分(即，交替电介质堆叠体554的一部分)并延伸到衬底330中。在形成dch之后，可以在dch内部设置任何合适的绝缘体以形成虚设沟道结构。在阶梯区域(参见例如图2)中形成的虚设沟道结构可以被配置为在后续工艺中为3d存储结构提供机械支撑。
84.在一些实施例中，沟道结构666可以被平坦化以具有与顶部电介质堆叠体564共面的表面。平坦化工艺包括rie回蚀刻、cmp或其组合。
85.3d存储结构600还可以包括盖帽层672，设置在顶部电介质堆叠体564上以覆盖沟道结构666。盖帽层672可以包括氧化硅、氮化硅、氮氧化硅、teos或其组合。可以通过cvd、pvd、ald、溅射等来沉积盖帽层672。
86.参考图4，在工艺步骤s425，可以在交替电介质堆叠体的顶部部分中形成顶部选择栅极(tsg)切口开口。图7中示出根据工艺步骤s425的示例性3d存储结构700的截面图。
87.如图7所示，3d存储结构700包括tsg切口开口774，穿透交替电介质堆叠体554的顶部部分。tsg切口开口774延伸到交替电介质堆叠体554的顶部部分中的第二电介质层558中的至少一个第二电介质层中，其中可以在后续工艺中形成由tsg 334(见图3)控制的顶部选择晶体管。如图7所示，tsg切口开口774延伸到最顶部的第二电介质层中。在一些实施例中，tsg切口开口774也穿透盖帽层672和顶部电介质堆叠体564。
88.tsg切口开口774可以通过光刻工艺和蚀刻工艺形成。蚀刻工艺可以包括任何合适的干法蚀刻、湿法蚀刻和/或其组合。
89.参考图4，在工艺步骤s430，可以在交替电介质堆叠体的顶部部分中形成tsg切口通道。图8中示出了根据工艺步骤s430的示例性3d存储结构800的截面图。
90.如图8所示，3d存储结构800包括在交替电介质堆叠体554的顶部部分中的tsg切口通道876。可以通过经由tsg切口开口774去除交替电介质堆叠体554的顶部部分中的第二电介质层558来形成tsg切口通道876。在一些实施例中，可以去除交替电介质堆叠体554的最顶部的第二电介质层558以形成tsg切口通道876。tsg切口通道876可以在相邻的第一电介质层556之间在横向方向上延伸。注意，本文所用的术语“横向/横向地”是指平行于衬底330的顶表面330f的平面。交替电介质堆叠体554中的第二电介质层558也称为牺牲层，并且可以被选择性地从第一电介质层556之间去除。换句话说，第二电介质层558的蚀刻工艺可以对第一电介质层556具有最小的影响。可以通过各向同性干法蚀刻和/或湿法蚀刻去除第二电介质层558。在干法/湿法蚀刻中使用的等离子体和/或化学剂可以从tsg切口开口774垂直和横向行进。在一些实施例中，第二电介质层558可以是氮化硅，并且第一电介质层556可以是氧化硅。在该示例中，可以通过使用cf4、chf3、c4f8、c4f6和ch2f2等的一种或多种蚀刻剂的rie来去除第二电介质层558。在一些实施例中，可以使用湿法蚀刻(例如磷酸)去除第二电介质层558。
91.在去除第二电介质层558之后，可以在tsg切口通道876中暴露存储膜337的一部
分。然后也可以去除存储膜337的处于tsg切口通道876内部的暴露部分。用于存储膜337的暴露部分的蚀刻工艺可以包括任何合适的干法/湿法蚀刻。在一些实施例中，可以去除存储膜337的处于tsg切口通道876内部的暴露部分的一部分。例如，可以去除存储膜337的阻挡层337-3和存储层337-2的一部分并且可以保留隧穿层337-1的至少一部分。
92.在完成操作步骤s430之后，可以在tsg切口通道876内部暴露沟道层338的一部分。
93.参考图4，在工艺步骤s435，tsg电介质层和tsg导电层可以设置在tsg切口通道内部。图9中示出根据工艺步骤s435的示例性3d存储结构900的截面图。
94.如图9所示，3d存储结构900包括设置在tsg切口通道876(图8中)内部的tsg电介质层978和tsg导电层980(也称为第一导电层)。
95.在如先前在操作步骤s430中所示的去除第二电介质层558和存储膜337的处于tsg切口通道876内部的至少暴露的电荷俘获层337-2之后，tsg电介质层978可以通过tsg切口开口774设置在tsg切口通道876内部以覆盖暴露的沟道层338。tsg电介质层978可以包括与第二电介质层558不同的任何合适的绝缘体，使得tsg电介质层978不会在后续工艺中与第二电介质层558一起被去除。在一些实施例中，tsg电介质层978也可以是复合层，其中tsg电介质层978与存储膜337的关键区别在于tsg电介质层978不包括存储层或电荷俘获层。在一些实施例中，tsg电介质层978可以包括例如氧化硅、氮氧化硅和/或其组合。在一些实施例中，tsg电介质层978可以包括富氧的氮氧化硅，其中氧含量高于氮含量。tsg电介质层978还可以包括高k电介质材料，例如氧化铪、氧化锆、氧化铝、氧化钽、氧化镧和/或其任何组合。在一些实施例中，tsg电介质层978包括具有小于例如10
12
cm2的缺陷或电荷陷阱密度的电介质材料。tsg电介质层978可以通过一种或多种合适的沉积工艺来设置，所述工艺例如cvd、pvd和/或ald。在一些实施例中，tsg电介质层978是通过ald沉积的氧化硅。
96.接下来，tsg导电层980可以通过tsg切口开口774设置在tsg切口通道876内部。tsg导电层980可以设置在tsg电介质层978上以在交替电介质堆叠体554的顶部部分中形成tsg 334(如图3中所见)。
97.可以通过用合适的导电材料填充tsg切口通道876来形成tsg导电层980。tsg导电层980的导电材料可以包括多晶半导体，例如多晶硅、多晶锗、多晶锗硅和任何其他合适的材料、和/或其组合。在一些实施例中，多晶材料可以被并入(即，掺杂)有任何合适的n型或p型掺杂剂，例如硼、磷、砷或其任何组合。在一些实施例中，tsg导电层980也可以是非晶半导体，例如非晶硅。多晶或非晶硅可以便于更容易的穿过tsg导电层980的蚀刻工艺，例如用于形成gls开口1182的后续工艺。
98.在一些实施例中，tsg导电层980还可以包括金属或金属合金，例如钨(w)、铝(al)、钛(ti)、铜(cu)、钴(co)、镍(ni)、氮化钛(tin)、氮化钨(wn)、钽(ta)、氮化钽(tan)、alti或其任何组合。tsg导电层980可以使用合适的沉积方法来设置，所述方法例如化学气相沉积(cvd)(例如，lpcvd、pecvd、mocvd、rtcvd等)、物理气相沉积(pvd)、溅射、蒸发、原子层沉积(ald)或其任何组合。在一些实施例中，tsg导电层980包括被原位掺杂有n型掺杂剂(例如磷或砷)的多晶硅。
99.在从tsg切口通道876内部去除存储膜337的阻挡层337-3和存储层337-2的暴露部分的示例中，隧穿层337-1的至少部分可以用作tsg电介质层978。在一些实施例中，附加的电介质材料可以沉积在tsg切口通道876内部，使得tsg电介质层978包括隧穿层337-1的至
少部分。
100.在一些实施例中，在形成tsg 334之后，可以通过干法或湿法蚀刻工艺去除设置在tsg切口开口774的侧壁和底部上的tsg导电层980，使得可以通过tsg切口开口774来电隔离相邻的tsg 334。在一些实施例中，还可以通过干法或湿法蚀刻工艺去除设置在盖帽层672顶部的tsg导电层980。
101.在工艺步骤s435完成时，可以在tsg导电层980、tsg电介质层978和沟道层338的交叉点处形成顶部选择晶体管981。顶部选择晶体管981可以充当mosfet，其中施加在栅极(即，tsg导电层980)上的电压可以将沟道(即，沟道层338的对应部分)导通或关断。顶部选择晶体管981的栅极电介质层为tsg电介质层978，其中tsg电介质层978接触tsg导电层980和沟道层338的暴露部分。为了最小化顶部选择晶体管981的阈值电压的变化，tsg电介质层978包括具有最少电荷陷阱的电介质材料。为了获得更好的开关特性，tsg电介质层978在平行于衬底的横向方向上可以具有比存储膜337薄的厚度。换言之，tsg电介质层978的处于tsg导电层980与沟道层338之间的厚度可以处于10nm至30nm之间的范围内。在一些实施例中，为了减少泄漏电流，tsg电介质层978可以比存储膜337厚。
102.参考图4，在工艺步骤s440，绝缘材料可以设置在tsg切口开口内部以形成tsg切口。图10中示出了根据工艺步骤s440的示例性3d存储结构1000的截面图。
103.如图10所示，3d存储结构1000包括tsg切口220(类似于图2中的tsg切口220)。tsg切口220穿透tsg导电层980以分离tsg334。tsg切口220可以包括在从tsg切口开口774的侧壁和底部去除tsg导电层980之后设置在tsg切口开口774内部的任何合适的绝缘材料(图9中)。tsg切口220的绝缘材料可以包括氧化硅、氮化硅、氮氧化硅、硼或磷掺杂的氧化硅、碳掺杂的氧化物(cdo或sioc或sioc:h)、或氟掺杂的氧化物(siof)、或其任何组合。可以通过使用例如ald、cvd(例如pecvd、rtcvd、lpcvd等)、pvd、溅射、蒸发或任何其他合适的膜沉积技术来沉积用于tsg切口220的绝缘材料。
104.在一些实施例中，可以通过干法/湿法蚀刻(例如，rie)和/或cmp去除设置在tsg切口开口774外部(例如，在盖帽层672的顶部上)的tsg切口220的绝缘材料。也可以去除盖帽层672的顶部上的任何残留的tsg导电层980和/或tsg电介质层978。因此，tsg切口220的顶表面可以与盖帽层672的顶表面共面。
105.如前所述，tsg切口220可以将tsg导电层980分开以形成单独的tsg 334。可以独立地控制每个tsg 334。在一些实施例中，顶部选择晶体管981(例如，金属氧化物半导体场效应晶体管或“mosfet”)可以形成在tsg 334、tsg电介质层978和沟道结构666的沟道层338之间的交叉点处。顶部选择晶体管981可以被导通或关断以控制下方沟道层338(例如，在后续工艺中形成的存储单元)和沟道顶部插塞668(以及在后续工艺中形成的位线)之间的连接。通过方法400形成的顶部选择晶体管981不具有电荷俘获层(或存储层)。tsg电介质层978充当顶部选择晶体管的栅极电介质层，其可以包括具有最少数量的缺陷或电荷陷阱的电介质。在一些实施例中，tsg电介质层978可以具有比存储膜337中的电荷俘获层337-2少的电荷陷阱或缺陷数量，例如，密度小于10
12
cm2。当在tsg 334上施加电压以导通或关断顶部选择晶体管981时，可以减少或消除由于电荷俘获所引起的顶部选择晶体管981的阈值电压偏移。通过去除电荷俘获层337-2并利用tsg电介质层978形成mosfet结构，可以以更高的速度和更少的滞后来导通和关断顶部选择晶体管，其中可以使顶部选择晶体管的阈值电压偏移
最小化。在顶部选择晶体管981中也可以使编程和擦除周期期间的电荷转移最小化。因此，可以提高顶部选择晶体管981的可靠性。因为只改变了几个工艺步骤，所以方法400可以与三维存储器制造中的其他工艺兼容。
106.如图2所示，tsg切口220沿wl方向横向延伸并且可以将存储块划分为多个子储存单元(例如，存储指218)。在一些实施例中，tsg切口220可以进一步将存储指218划分成多个存储片224。tsg切口220将tsg 334电隔离，使得可以独立控制每个tsg 334和对应的顶部选择晶体管。如此，每个存储片224可以被彼此独立地控制，这可以有效减少编程、读取和擦除时间以及数据传输时间。可以提高数据存储的效率。
107.在工艺步骤s440完成时，交替电介质堆叠体554包括两个子堆叠体。顶部堆叠体包括tsg导电层980和第一电介质层556，而底部堆叠体包括第一电介质层556和第二电介质层558。
108.参考图4，在工艺步骤s445，可以在交替电介质堆叠体中形成栅缝隙(gls)开口。在工艺步骤s450，交替电介质堆叠体中的第二电介质层可以被第二导电层替换以形成交替的导电层和电介质层的膜堆叠体。图11中示出了根据工艺步骤s445和s450的示例性3d存储结构1100的截面图。
109.如图11所示，3d存储结构1100包括形成在交替电介质堆叠体554中的栅缝隙(gls)开口1182。gls开口1182垂直穿透tsg导电层980和交替电介质堆叠体554。在一些实施例中，gls开口1182也穿透盖帽层672和顶部电介质堆叠体564。在一些实施例中，gls开口1182延伸到衬底330中。gls开口1182可以通过光刻工艺和蚀刻工艺形成。蚀刻工艺可以包括任何合适的干法蚀刻、湿法蚀刻和/或其组合。在后续工艺中，gls开口1182可以用于形成如图2所示的缝隙结构216(也称为gls)。类似于gls 216，gls开口1182可以沿wl方向横向延伸(见图2)。
110.在工艺步骤s450，可以通过gls开口1182去除交替电介质堆叠体554和阶梯结构550中的第二电介质层558(图10)以形成横向通道，类似于工艺步骤s430。横向通道可以在相邻的第一电介质层556之间沿横向方向延伸。注意，本文所用的术语“横向/横向地”是指平行于衬底330的顶表面330f的平面。交替电介质堆叠体554中的第二电介质层558也被称为牺牲层，并且可以从第一电介质层556之间被选择性地去除。换句话说，第二电介质层558的蚀刻工艺可以对第一电介质层556具有最小的影响。可以通过各向同性干法蚀刻和/或湿法蚀刻去除第二电介质层558。在干法/湿法蚀刻中使用的等离子体和/或化学剂可以从gls开口1182垂直和横向行进。在一些实施例中，第二电介质层558可以是氮化硅，并且第一电介质层556可以是氧化硅。在该示例中，可以通过使用cf4、chf3、c4f8、c4f6和ch2f2等中的一种或多种蚀刻剂的rie来去除第二电介质层558。在一些实施例中，可以使用诸如磷酸的湿法蚀刻来去除第二电介质层558。
111.在一些实施例中，还可以从tsg导电层980选择性地去除第二电介质层558，使得没有蚀刻tsg导电层980或对tsg导电层980的蚀刻很少。在一些实施例中，第二电介质层558也可以被选择性地从tsg电介质层978去除，使得没有蚀刻tsg电介质层978或对tsg电介质层978的蚀刻很少。在一个示例中，tsg电介质层978和第一电介质层556是氧化硅。
112.接下来，第二导电层1184可以通过gls开口1182设置在横向通道内部。第二导电层1184可以设置在相邻的第一电介质层556之间。tsg导电层980、第二导电层1184和第一电介
质层556可以形成交替的导电层和电介质层的膜堆叠体335(如图3所示)。如上所述，膜堆叠体335还可以包括tsg电介质层978。
113.在一些实施例中，可以通过用合适的导电材料填充横向通道来形成第二导电层1184。第二导电层1184的导电材料可以包括金属或金属合金，例如钨(w)、铝(al)、钛(ti)、铜(cu)、钴(co)、镍(ni)、氮化钛(tin)、氮化钨(wn)、钽(ta)、氮化钽(tan)、alti或其任何组合。在一些实施例中，用于第二导电层1184的导电材料还可以包括多晶半导体，例如多晶硅、多晶锗、多晶锗硅和任何其他合适的材料、和/或其组合。在一些实施例中，多晶材料可以并入有任何合适的n型或p型掺杂剂，例如硼、磷、砷或其任何组合。在一些实施例中，第二导电层1184也可以是非晶半导体，例如非晶硅。在一些实施例中，可以使用合适的沉积方法来设置导电材料，所述方法例如化学气相沉积(cvd)(例如lpcvd、pecvd、mocvd、rtcvd等)、物理气相沉积(pvd)、溅射、蒸发、原子层沉积(ald)或其任何组合。在一些实施例中，第二导电层1184包括不同于tsg导电层980的导电材料。在一些实施例中，第二导电层1184包括通过cvd沉积的钨(w)，而tsg导电层980包括掺杂有n型掺杂剂(例如磷)的多晶硅。
114.如上所述，通过用tsg导电层980和第二导电层1184替换第二电介质层558，交替电介质堆叠体554变成交替的导电层和电介质层的膜堆叠体335。因此，形成于交替电介质堆叠体554中的沟道结构666(图10中)成为存储串212。存储串212与膜堆叠体335的交叉点形成垂直堆叠的存储单元340。如上所述，在一些实施例中，膜堆叠体335和存储串212还包括tsg电介质层978。
115.应当理解，虽然这里的膜堆叠体335是通过替换方式形成的(即用tsg导电层980和第二导电层1184替换第二电介质层558)，但是膜堆叠体335也可以是通过其他方式形成，例如，通过直接在衬底330之上设置tsg导电层980、第二导电层1184和第一电介质层556。
116.在一些实施例中，在设置第二导电层1184之前，栅极电介质层1186可以设置在横向通道内部。栅极电介质层1186可以包括任何合适的绝缘体，例如氧化硅、氮化硅、氮氧化硅和/或其任何合适的组合。栅极电介质层1186还可以包括高k电介质材料，例如氧化铪、氧化锆、氧化铝、氧化钽、氧化镧和/或其任何组合。可以通过一种或多种合适的沉积工艺来设置栅极电介质层1186，例如cvd、pvd和/或ald。栅极电介质层1186可以包括与tsg电介质层978不同或相同的电介质材料。
117.在一些实施例中，在设置第二导电层1184之前，可以在栅极电介质层1186上设置第一粘附层1188。第一粘附层1188可以用于促进栅极电介质层1186和第二导电层1184之间的粘附。第一粘附层1188可以包括例如氮化钽(tan)和/或氮化钛(tin)。
118.在一些实施例中，可以使用蚀刻和清洁工艺来去除第二导电层1184的处于gls开口1182的侧壁上的多余导电材料。这样，第二导电层1184和tsg导电层980中的每一个可以彼此电隔离。在一些实施例中，第二导电层1184可以从gls开口1182的侧壁往回凹陷。在一些实施例中，还可以例如通过cmp或干法/湿法蚀刻工艺去除盖帽层672顶部的过量导电材料。
119.在工艺步骤s450完成时，交替的导电层和电介质层的膜堆叠体335包括两个子堆叠体。膜堆叠体335的顶部堆叠体包括tsg导电层980和第一电介质层556，并且膜堆叠体335的底部堆叠体包括第一电介质层556和第二导电层1184。
120.参考图4，在工艺步骤s455，gls导电芯可以设置在gls开口内部以形成gls。图12中
216可以与盖帽层672共面。
129.如前所述，gls 216可以将存储块划分为多个功能单元(例如，图2中的存储指218)。gls 216还可以在沟道结构区域211中提供机械支撑。gls 216可以提供到衬底330或阵列公共源极(图12中未示出)的电连接。在一些实施例中，gls 216可以用于与制造在衬底330上的外围电路的电连接。
130.根据一些实施例，本公开还提供了一种3d存储器件。3d存储器件的结构在图12中示出并且可以总结如下。
131.3d存储器件1200包括交替的导电层和电介质层的膜堆叠体335，具有顶部堆叠体335-1和底部堆叠体335-2。顶部堆叠体335-1包括tsg导电层980(也称为第一导电层)中的一个或多个和第一电介质层556中的一个或多个。第一导电层980和第一电介质层556在垂直于衬底330的第一方向上交替堆叠在底部堆叠体335-2上。底部堆叠体335-2包括多个第一电介质层556和多个第二导电层1184，其中第一电介质层556和第二导电层1184在第一方向上交替堆叠在衬底330上。注意，顶部堆叠体335-1和底部堆叠体335-2可以包括不同的电介质层。例如，顶部堆叠体335-1可以包括不同于第一电介质层556的第三电介质层，其中第三电介质层和第一导电层980可以交替堆叠在底部堆叠体335-2上。膜堆叠体335在平行于衬底330的前表面330f的表面中延伸。在一些实施例中，膜堆叠体335还可以包括其他材料或层。例如，可以在顶部堆叠体335-1和底部堆叠体335-2之间设置一个或多个电介质层。
132.第一电介质层556包括任何合适的绝缘材料，例如氧化硅、氮氧化硅、氮化硅、teos或并入有f-、c-、n-和/或h-的氧化硅。第一电介质层556可以具有相同的厚度或不同的厚度，其可以在10nm至500nm之间的范围内。在一些实施例中，第一电介质层556可以是厚度约为25nm的氧化硅。
133.第一导电层980和第二导电层1184可以包括任何合适的金属或金属合金，例如钨(w)、铝(al)、钛(ti)、铜(cu)、钴(co)、镍(ni)、氮化钛(tin)、氮化钨(wn)、钽(ta)、氮化钽(tan)、alti或其任何组合。第一导电层980和第二导电层1184可以包括多晶半导体，例如多晶硅、多晶锗、多晶锗硅和任何其他合适的材料、和/或其组合。在一些实施例中，多晶材料可以并入(即，掺杂)有任何合适的n型或p型掺杂剂，例如硼、磷、砷或其任何组合。在一些实施例中，第一导电层980和第二导电层1184还可以包括非晶半导体(例如非晶硅)或者上述导电材料的任何组合。第一导电层980与第二导电层1184可以具有相同或不同的导电材料。第一导电层980和第二导电层1184可以具有相同或不同的厚度，其可以在10nm至500nm之间的范围内。在一些实施例中，第二导电层1184包括厚度约为35nm的w，并且第一导电层980包括厚度约为50nm的磷掺杂的多晶硅。
134.膜堆叠体335还可以包括围绕底部堆叠体335-2中的第二导电层1184的栅极电介质层1186并且包括围绕顶部堆叠体335-1中的第一导电层980的tsg电介质层978。栅极电介质层1186和tsg电介质层978可以包括任何合适的绝缘体，例如氧化硅、氮氧化硅和/或其任何合适的组合。栅极电介质层1186和tsg电介质层978还可以包括高k电介质材料，例如氧化铪、氧化锆、氧化铝、氧化钽、氧化镧和/或其任何组合。
135.在底部堆叠体335-2中，栅极电介质层1186与存储膜337的部分和第二导电层1184接触，其中存储膜337的部分接触沟道层338。如前所述，存储膜337包括存储层，该存储层包括电荷俘获电介质材料。存储层中俘获(或存储)的电荷可以使对应沟道层中的阈值电压偏
移。相反，在顶部堆叠体335-1中，tsg电介质层978接触沟道层338的部分和tsg导电层980。不同于存储膜337(例如，存储层)，tsg电介质层978包括具有较少数量电荷陷阱的电介质材料，使得可以最小化沟道层338中的阈值电压偏移。在一些实施例中，在顶部堆叠体335-1中，tsg导电层980和/或tsg电介质层978至少横向穿透到存储膜337的电荷俘获层337-2以沿平行于衬底330的第二方向分离电荷俘获层337-2。
136.在一些实施例中，膜堆叠体335还可以包括夹在栅极电介质层1186和第二导电层1184之间的第一粘附层1188。在一些实施例中，膜堆叠体335还可以包括夹在tsg电介质层978和第一导电层980之间的第一粘附层1188。第一粘附层1188可以用于促进栅极电介质层1186和第二导电层1184之间和/或tsg电介质层978和第一导电层980之间的粘附。第一粘附层1188可以包括例如氮化钽(tan)和/或氮化钛(tin)。
137.3d存储器件1200还包括阶梯结构550，其形成在阶梯区域210中的膜堆叠体335中。阶梯结构550包括多个阶梯台阶。阶梯台阶或“阶梯层”是指具有相同横向尺寸的层堆叠体，其平行于第一导电层980、第二导电层1184和第一电介质层556。阶梯台阶中的每一个终止于比下面的阶梯台阶短的长度处。
138.3d存储器件1200还包括设置在阶梯结构550和膜堆叠体335上的绝缘层560。绝缘层560包括氧化硅、氮氧化硅、氮化硅、teos、旋涂玻璃、低k电介质材料，例如碳掺杂的氧化物(cdo或sioc或sioc:h)或氟掺杂的氧化物(siof)等。在一些实施例中，绝缘层560可以在阶梯结构550之上具有平面表面。
139.3d存储器件1200还包括处于沟道结构区域211中的多个存储串212，其中存储串212在第一方向上穿透膜堆叠体335。在一些实施例中，存储串进一步延伸到衬底330中。
140.3d存储器件1200包括多个垂直堆叠的存储单元340，其形成在下部堆叠体335-2中的第二导电层1184和存储串212的交叉点处。第二导电层1184可以充当字线333(在图3中)以寻址存储单元340。位于第二堆叠体335-2的底部部分(即，更靠近衬底330)处的第二导电层1184可以充当下部选择栅极(lsg)332(在图3中)以导通或关断存储串212的下部选择晶体管，使得存储串212可以与衬底330或衬底330中的阵列公共源极(图12中未示出)电连接或断开连接。
141.在一些实施例中，存储串212可以具有圆柱形形状。存储串212可以包括位于中心的芯填充膜339，其中芯填充膜339可以被沟道层338围绕。芯填充膜339可以包括任何合适的绝缘体，例如氧化硅、氮化硅、氮氧化硅、旋涂玻璃、硼或磷掺杂的氧化硅、碳掺杂的氧化物(cdo或sioc或sioc:h)、氟掺杂的氧化物(siof)或其任何组合。沟道层338可以包括任何合适的半导体，例如厚度在从约10nm至约30nm的范围内的多晶硅。
142.延伸穿过底部堆叠体335-2的存储串212的底部部分(其中形成存储单元340)还包括覆盖沟道层338的侧壁(即围绕沟道层338)的存储膜337。存储膜337可以是包括隧穿层337-1、存储层337-2(也称为“电荷俘获层”)和阻挡层337-3的复合层。在一些实施例中，隧穿层337-1、存储层337-2和阻挡层337-3按上述顺序沿从存储串212的中心朝向存储串212的外部的方向布置。隧穿层337-1可以包括氧化硅、氮化硅或其任何组合。阻挡层337-3可以包括氧化硅、氮化硅、高介电常数(高k)电介质、或其任何组合。存储层337-2可以包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施例中，存储膜337包括ono电介质(例如，包括氧化硅的隧穿层、包括氮化硅的存储层和包括氧化硅的阻挡层)。在一些实施例中，存储膜337
的厚度可以在从约10nm到约50nm的范围内。
143.存储串212的顶部部分延伸穿过顶部堆叠体335-1，其中顶部选择晶体管981可以形成在第一导电层980、tsg电介质层978(和/或隧穿层337-1)和沟道层338的交叉点处。顶部选择晶体管981在第一导电层980和沟道层338之间的交叉点处不包括存储膜337的电荷俘获层337-2。即，电荷俘获层337-2沿平行于衬底的第二方向被横向结构分离，其中横向结构包括第一导电层980。在一些实施例中，横向结构进一步包括tsg电介质层978，其中tsg电介质层978在第二方向上夹在tsg导电层980与沟道层338的部分之间，且tsg电介质层978在第一方向上接触电荷俘获层337-2和tsg导电层980。在一些实施例中，横向结构还包括存储膜的隧穿层337-1，其中隧穿层337-1在第二方向上夹在tsg导电层980和沟道层338之间。tsg导电层980和沟道层338在第二方向上的交叉点形成顶部选择晶体管981。可以通过在可以充当tsg 334(在图3中)的第一导电层980上施加电压来导通或关断顶部选择晶体管981。
144.在一些实施例中，存储串212还包括位于存储串212底部的外延插塞670。外延插塞670可以包括任何合适的半导体材料，例如硅、硅锗、锗、砷化镓、氮化镓、iii-v化合物或其任何组合。在一些实施例中，外延插塞670还可以包括多晶半导体材料，例如多晶硅。外延插塞670延伸穿过底部堆叠体335-2的底部部分处的第二导电层1184中的至少一个，其中下部选择晶体管可以形成在外延插塞670和底部堆叠体335-2的底部部分处的第二导电层1184中的至少一个之间的交叉点处。外延插塞670可以在第一端连接到存储串212的沟道层338并且在与第一端相对的第二端连接到衬底330。
145.在一些实施例中，存储串212还可以包括沟道顶部插塞668，其被配置为提供与沟道层338的电接触。3d存储器件1200的位线(图12中未示出)可以通过沟道顶部插塞668来寻址存储单元340。沟道顶部插塞668可以是非晶硅或多晶硅，并且可以包括金属、金属合金和/或金属硅化物，例如钨、钛、钽、氮化钨、氮化钛、氮化钽、硅化镍、硅化钴、硅化钨、硅化钛或其组合。
146.在一些实施例中，3d存储器件1200还包括tsg切口220，其在第一方向上在顶部堆叠体335-1中垂直延伸。tsg切口220延伸穿过第一导电层980，并且可以填充有绝缘材料，例如氧化硅、氮化硅、氮氧化硅、硼或磷掺杂的氧化硅、碳掺杂的氧化物(cdo或sioc或sioc:h)，或氟掺杂的氧化物(siof)、或其任何组合。tsg切口220可以在相邻的tsg 334之间提供电隔离。通过形成tsg切口220，第一导电层980可以被分成可以独立控制的两个或更多个tsg 334。
147.3d存储器件1200还包括在第一方向上垂直穿透膜堆叠体335的gls 216。在一些实施例中，gls 216进一步延伸到衬底330中。gls216可以包括gls导电芯1294和覆盖gls导电芯1294的侧壁的gls隔离层1290。在一些实施例中，gls导电芯1294接触衬底330并且可以提供与衬底330的电连接。
148.gls隔离层1290可以包括任何合适的绝缘材料，例如氧化硅、氮化硅、氧氮化硅、teos等。gls导电芯1294可以包括任何合适的导电材料，例如钨(w)、铝(al)、钛(ti)、铜(cu)、钴(co)、镍(ni)、氮化钛(tin)、氮化钨(wn)、钽(ta)、氮化钽(tan)、alti、或其任何组合。在一些实施例中，导电芯1294还可以包括多晶半导体，例如多晶硅、多晶锗、多晶锗硅和任何其他合适的材料、和/或其组合。在一些实施例中，多晶材料可以并入有任何合适的n型或p型掺杂剂，例如硼、磷、砷或其任何组合。在一些实施例中，导电芯1294还可以包括非晶
半导体，例如非晶硅。在一些实施例中，导电芯1294还可以包括金属硅化物，例如wsi
x
、cosi
x
、nisi
x
、tisi
x
或alsi
x
等。在一些实施例中，导电芯1294可以包括前述导电材料的任何组合。在一些实施例中，导电芯1294包括钨(w)。
149.在一些实施例中，gls 216还可以包括夹在gls导电芯1294和衬底330之间并且夹在gls导电芯1294和gls隔离层1290之间的第二粘附层1292。第二粘附层1292可以用于促进gls导电芯1294与衬底330和/或gls隔离层1290之间的粘附。第二粘附层1292可以包括薄导电膜，例如氮化钽(tan)和/或氮化钛(tin)。
150.在一些实施例中，gls 216还包括gls接触结构1296，其在顶部(远离衬底的端部)上接触gls导电芯1294。gls接触结构1296可以包括任何合适的导电材料，例如，钨、钴、铜、铝、钛、镍、氮化钛、氮化钨、钽、氮化钽、alti或其任何组合。
151.在一些实施例中，3d存储器件1200还包括设置在绝缘层560和膜堆叠体335上的顶部电介质堆叠体564。在一些实施例中，3d存储器件1200还包括设置在顶部电介质堆叠体564上的盖帽层672，其覆盖存储串212。在一些实施例中，存储串212也穿透顶部电介质堆叠体564并与顶部电介质堆叠体564共面。在一些实施例中，gls 216和tsg切口220也穿透盖帽层675和顶部电介质堆叠体564，并且与盖帽层672共面。
152.如上所述，存储串212的沟道层338可以通过沟道顶部插塞668连接到位线，其中连接可以由顶部选择晶体管981控制。在本公开中，顶部选择晶体管981被配置作为mosfet，其中tsg电介质层978可以上mosfet的栅极电介质，且在第一导电层980与沟道层338之间的交叉点处沿第二方向去除至少存储膜337的电荷俘获层337-2。虽然电荷俘获层337-2可以为存储单元340提供电荷俘获和存储，使得存储单元340的阈值电压可以根据施加在字线333上的电压而偏移，这种用于顶部选择晶体管981的阈值电压偏移是不可取的。通过去除第一导电层980和沟道层338之间的电荷俘获层337-2，可以提高顶部选择晶体管981的开关特性。tsg电介质层978可以包括与存储膜337的存储层(或电荷俘获层)337-2不同的材料。类似地，第一导电层980也可以包括与第二导电层1184不同的材料。因此，顶部选择晶体管981可以独立于存储单元340而被优化。
153.注意，图12中的tsg切口220和gls 216的布置或布局仅作为示例被示出，并且不应该是限制性的。如图2所示，gls 216可以在平行于衬底330的顶表面330f的表面中沿wl方向延伸。gls 216可将第二导电层1184划分为多个电极(例如，字线333)，所述多个电极(例如，字线333)彼此电隔离并且可以独立控制。因此，gls 216可以将存储阵列划分成例如多个存储指218，其中同一存储指218中的存储串212可以共享相同字线333且不同存储指218中的存储串212可以由单独的字线333控制。
154.tsg切口220可以在平行于衬底330的顶表面330f的表面中沿wl方向延伸。tsg切口220可以将第一导电层980划分成彼此电隔离并且可以独立控制的多个电极(例如，tsg 334)。因此，tsg切口220可以进一步将每个存储指218划分成多个存储片224，其中同一存储片224中的存储串212可以由同一tsg 334控制且不同存储片224中的存储串212可以由单独的tsg 334控制。因此，存储阵列中的存储串212可以在编程和读取操作期间以更小的单元寻址。可以相应提高3d nand存储器的性能。
155.总之，本公开提供了一种用于形成三维(3d)存储器件的方法。该方法包括以下步骤：在衬底之上设置交替电介质堆叠体，其中交替电介质堆叠体包括交替堆叠在衬底上的
第一电介质层和第二电介质层；形成在垂直于衬底的第一方向上穿透交替电介质堆叠体的沟道结构，其中沟道结构包括在第一方向上延伸的电荷俘获层；去除在交替电介质堆叠体的顶部部分处的至少一个第二电介质层以形成顶部选择栅极(tsg)切口通道并在平行于衬底的第二方向上暴露电荷俘获层的一部分；去除电荷俘获层的处于tsg切口通道内部的暴露部分；以及在tsg切口通道内部设置tsg导电层。
156.本公开还提供了一种三维(3d)存储器件。3d存储器件包括具有底部堆叠体和顶部堆叠体的膜堆叠体。底部堆叠体包括交替堆叠在衬底上的第一电介质层和第二导电层，并且顶部堆叠体包括堆叠在底部堆叠体上的第一导电层。3d存储器件还包括在垂直于衬底的第一方向上穿透膜堆叠体的存储串，其中存储串包括在第一方向上延伸的电荷俘获层。电荷俘获层沿平行于衬底的第二方向被包括第一导电层的横向结构分离。
157.具体实施例的前述描述将如此充分地揭示本公开的一般性质，使得其他人可以通过应用本领域技术内的知识来容易地修改和/或调整这样的具体实施例以用于各种应用，而无需过多的实验，并且没有脱离本公开的一般概念。因此，基于本文中呈现的公开内容和教导，这种调整和修改旨在处于所公开的实施例的等同物的含义和范围内。应当理解，本文中的短语或术语是出于描述而非限制的目的，使得本说明书的术语或短语由本领域技术人员根据公开内容和教导来解释。
158.上面已经在示出了特定功能的实施方式及其关系的功能构建块的帮助下描述了本公开的实施例。为便于描述，本文已任意定义了这些功能构建块的边界。只要适当地执行指定的功能及其关系，就可以定义替代的边界。
159.发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个示例性实施例，但未必是所有示例性实施例，并且因此，并非旨在通过任何方式限制本公开和所附权利要求。
160.本公开的广度和范围不应受任何上述示例性实施例的限制，并且应当仅根据后续权利要求书及其等同物来进行限定。