集成电路以及静电放电保护的方法与流程

1.本发明的实施例涉及集成电路以及静电放电保护的方法。


背景技术：

2.esd事件会产生极高的电压，并且导致持续时间短的高电流脉冲，从而损伤集成电路器件。例如，对于集成电路器件的esd保护设计，已经在工业中实现了esd初级电路。通常，当esd事件导致浪涌电压超过esd初级电路的阈值电压时，esd初级电路就会激活，以使内部电路免受浪涌电压的影响。当esd初级电路的阈值电压较高时，esd初级电路将在稍后被激活。如果esd初级电路的阈值电压过高，则可能会损坏内部电路，因为esd初级电路无法足够快地激活。


技术实现要素：

3.根据本发明实施例的一个方面，提供了一种集成电路，包括：输入/输出焊盘；静电放电初级电路，包括第一晶体管，其中，第一晶体管的第一端子耦合到输入/输出焊盘；以及偏置电压发生器，配置为向第一晶体管的栅极端子提供栅极偏置信号，其中，偏置电压发生器响应于在输入/输出焊盘上发生静电放电事件而提供处于第一电压电平的栅极偏置信号，并且偏置电压发生器响应于在输入/输出焊盘上没有发生静电放电事件而提供处于第二电压电平的栅极偏置信号，第一电压电平低于第二电压电平。
4.根据本发明实施例的另一个方面，提供了一种静电放电保护的方法，其包括：响应于在输入/输出焊盘上发生静电放电事件，将处于第一电压电平的栅极偏置信号提供给静电放电初级电路中的第一晶体管的栅极端子；以及响应于在输入/输出焊盘上没有发生静电放电事件，将处于第二电压电平的栅极偏置信号提供给第一晶体管的栅极端子，第一电压电平低于第二电压电平。
5.根据本发明实施例的又一个方面，提供了一种集成电路，包括：输入/输出焊盘；静电放电初级电路，包括第一晶体管，其中，第一晶体管的第一端子耦合到输入/输出焊盘；第一参考电压引脚；第二参考电压引脚，耦合到第一晶体管的栅极端子；以及电源钳位，耦合在第二参考电压引脚与第一参考电压引脚之间，其中，在输入/输出焊盘上没有发生任何静电放电事件的情况下，电源钳位的阈值电压高于第二参考电压引脚的电压电平。
附图说明
6.当结合附图进行阅读时，根据以下详细描述可以最好地理解本发明的各方面。应注意，根据行业中的标准做法，各种部件未按比例绘制。实际上，为论述清楚，各种部件的尺寸可任意增加或减少。
7.图1是示出根据各种实施例的集成电路的框图。
8.图2a是示出根据各种实施例的esd初级电路的布局图。
9.图2b是根据一些实施例的图2a中的esd初级电路的截面图。
10.图2c是示出根据各种实施例的另一esd初级电路的布局图。
11.图2d是示出根据各种实施例的另一esd初级电路的布局图。
12.图2e是根据一些实施例的图2d中的esd初级电路的截面图。
13.图3是示出根据一些实施例的栅极偏置信号的电压电平与esd初级电路的阈值电压之间的关系的示意图。
14.图4a是示出根据各种实施例的偏置电压发生器的布局图。
15.图4b是示出根据各种实施例的另一偏置电压发生器的布局图。
16.图5是示出根据各种实施例的集成电路的框图。
17.图6是示出根据各种实施例的图5中偏置电压发生器的布局图。
18.图7是示出根据各种实施例的集成电路的框图。
19.图8a是示出根据各种实施例的偏置电压发生器的布局图。
20.图8b是示出根据各种实施例的另一偏置电压发生器的布局图。
21.图9是示出根据各种实施例的方法的流程图。
22.图10是根据本发明的一些实施例的用于设计集成电路布局设计的系统的框图。
23.图11是根据一些实施例的集成电路制造系统以及与其相关联的集成电路制造流程的框图。
具体实施方式
24.以下公开内容提供了许多用于实现所提供的主题的不同特征的不同的实施例或示例。以下将描述元件和布置的具体示例以简化本发明。当然，这些仅仅是示例，且并不意图是限制性的。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本公开可以在各种示例中重复附图标记和/或字母。这种重复是出于简明和清楚的目的，并且其本身不指示所论述的各种实施例和/或配置之间的关系。
25.本说明书中使用的术语，在本领域和每一术语所使用的特定文本中，都有其常见意义。本说明中使用的示例，包含本文所讨论的任何术语的示例，仅是说明性的，决不是限制本公开或任何示例性术语的范围和意义。类似地，本发明并不限于本说明书中给出的各种实施例。
26.尽管术语“第一”、“第二”等在本文中可用来描述各种元件，但这些元件不应受到这些术语的限制。这些术语是用来区分不同元件的。例如，在不脱离实施例的范围的情况下，第一元件可被称为第二元件，并且类似地，第二元件可被称为第一元件。如本文所使用的，术语“和/或”包括一个或多个所列相关项目的任意以及所有组合。
27.现在参考图1。图1是示出根据各种实施例的集成电路100的框图。为了说明，集成电路100包括输入/输出(i/o)焊盘iopad、静电放电(esd)初级电路110、偏置电压发生器120、静电放电次级电路130、电源钳位150、上拉驱动器160和下拉驱动器170。在一些实施例中，i/o焊盘iop耦合到内部电路intc的端子。i/o焊盘iop配置为将输入信号发送到内部电路intc或携带了来自内部电路intc的输出信号。例如，集成电路100可以用作esd保护电路，以保护上拉驱动器160、下拉驱动器170和内部电路intc不受意外的和不可预测的静电放电
事件的损害。
28.如图1示例性地示出，esd初级电路110耦合在i/o焊盘iop与参考电压引脚vss之间。在一些实施例中，esd初级电路110将检测i/o焊盘iop上的电压电平，以检查在i/o焊盘iop上是否发生esd事件。当i/o焊盘iop上的电压电平在正常范围内(例如，在一些应用中，在约0v至约1.8v之间)时，esd初级电路110将不激活。当i/o焊盘iop上的电压电平受到esd事件的影响并且超过esd初级电路110的阈值电压时，esd初级电路110将激活以引导来自i/o焊盘iop的esd电流通过esd初级电路110到达参考电压引脚vss。关于esd初级电路110的更多细节将在以下段落中进行讨论。
29.为了说明，在一些实施例中，上拉驱动器160耦合在另一参考电压引脚vdd1之间。在一些实施例中，参考电压引脚vdd1配置为承载后驱动器高电压vddpst、其是在内部电路intc的外部被利用的高电压。例如，参考电压引脚vdd1可以配置为约1.8v。上拉驱动器160用于在需要时上拉i/o焊盘iop的电压电平。
30.为了说明，在一些实施例中，下拉驱动器170耦合在参考电压引脚vss之间。在一些实施例中，参考电压引脚vss配置为承载低电压或接地电压。例如，参考电压引脚vss可以配置为约0v。下拉驱动器170用于在需要时下拉i/o焊盘iop的电压电平。
31.为了说明，在一些实施例中，电源钳位150耦合在参考电压引脚vdd1与参考电压引脚vss之间。当在参考电压引脚vdd1与参考电压引脚vss之间发生esd事件时，电源钳位150将激活以钳制参考电压引脚vdd1与参考电压引脚vss之间的电压差，从而保护内部电路intc。
32.如图1示例性地示出，偏置电压发生器120耦合到i/o焊盘iop和esd初级电路110。偏置电压发生器120配置为向esd初级电路110提供栅极偏置信号vg，并且栅极偏置信号vg将有助于减小esd初级电路110的阈值电压，使得esd初级电路110可以响应于esd事件发生而更快地激活。关于偏置电压发生器120和栅极偏置信号vg的更多细节将在以下段落中进行讨论。
33.现在参考图2a和图2b。图2a是示出根据各种实施例的esd初级电路110a的布局图。出于说明性目的，将图2a中示出的esd初级电路110a给出为图1中的esd初级电路110的实施例中的一个实施例。图2b是根据一些实施例的图2a中的esd初级电路110a的截面图。关于图1的实施例，为了便于理解，图2a和图2b中的相同元件用相同的附图标记表示。
34.为了说明，如图2a和图2b所示，esd初级电路110a包括两个n
‑
型晶体管t1和t2，它们以级联连接方式耦合在i/o焊盘iop与参考电压引脚vss之间。晶体管t1的第一端子t1a耦合到i/o焊盘iop。晶体管t1的第二端子t1b经由晶体管t2耦合到参考电压引脚vss。晶体管t1的栅极端子t1g配置为接收由偏置电压发生器120提供的栅极偏置信号vg。晶体管t2的第一端子t2a耦合到晶体管t1的第二端子t1b。晶体管t2的第二端子t2b耦合到参考电压引脚vss。在图2a和图2b所示的实施例中，晶体管t2的栅极端子t2g耦合到参考电压引脚vss。本发明不限于此。在一些其它实施例中，晶体管t2的栅极端子t2g可以是悬空的(不连接至任何参考电压引脚或任何信号输入)。
35.如图2b所示，这些晶体管t1和t2是以级联连接方式堆叠的两级骤回晶体管。晶体管t1是以级联连接方式堆叠的骤回晶体管中的顶部晶体管。如图2b所示，在第一端子t1a(n型)和p阱pw之间形成n/p结，并且在p阱p与晶体管t2的第二端子t2b(n型)之间形成p/n结。
因此，将由晶体管t1和t2形成寄生双极结型晶体管(bjt)。当esd事件发生时，esd电流c
esd
将从i/o焊盘iop通过寄生bjt流到参考电压引脚vss，使得esd电流c
esd
将由esd初级电路110a放电，而不会损坏图1所示的内部电路intc。esd初级电路110a的阈值电压由导通寄生bjt的电压电平确定。
36.同时，基于图2b所示的晶体管t1和t2的结构，栅极感应漏极泄漏(gidl)电流c
gidl
从栅极端子t1g经过p型衬底psub流向p阱抽头pwt。栅极感应漏极泄漏电流c
gidl
与流过晶体管t1的沟道的电流竞争。当栅极偏置信号vg较低(例如，更接近接地电平)时，栅极感应漏极泄漏电流c
gidl
将相对较高。当栅极感应漏极泄漏电流c
gidl
较高时，局部衬底偏置vsub将较高，并且寄生bjt的基射极间电压vbe将较高，使得寄生bjt将更容易被导通，并且esd初级电路110a的阈值电压将降低。
37.另一方面，当栅极偏置信号vg较高时，栅极感应漏极泄漏电流c
gidl
将相对较低。当栅极感应漏极泄漏电流c
gidl
较低时，局部衬底偏置vsub将较低，并且寄生bjt的基射极间电压vbe将较低，使得寄生bjt将更难以被导通，并且esd初级电路110a的阈值电压将增加。
38.进一步参考图3。图3是示出根据一些实施例的栅极偏置信号vg的电压电平与esd初级电路110a的阈值电压之间的关系的示意图。如图3所示，当栅极偏置信号vg的电压电平接近零时，esd初级电路110a的阈值电压较低(即，esd初级电路110a较易导通)，而当栅极偏置信号vg的电压电平增加时，esd初级电路110a的阈值电压较高(即，静电放电初级电路110a较难导通)。
39.换句话说，栅极偏置信号vg的电压电平与esd初级电路110a的阈值电压正相关，而与esd初级电路110a的灵敏度负相关。
40.另外，为了确保在发生esd时esd初级电路110a快速启动，期望在发生esd事件时栅极偏置信号vg较低(或更接近接地电平)。
41.在一些实施例中，由于晶体管t1的可靠性问题，不适合将栅极偏置信号vg固定在接地电平。例如，i/o焊盘iop可以在参考电压引脚vdd1上的电压电平(例如，约1.8v)与参考电压引脚vss上的电压电平(例如，约0v)之间变化。换句话说，i/o焊盘iop上的电压电平可以达到1.8v。晶体管t1和t2中的每一个可仅允许在晶体管t1或t2上的漏极与栅极或源极与栅极之间的较小的电压差(例如，约1.2v)。如果i/o焊盘iop可以达到1.8v，并且栅极偏置信号vg(耦合到晶体管t1的栅极端子)始终固定为0v，则小型晶体管t1的工作电压将超过其容限电压间隙(1.8v>1.2v)，并且将导致晶体管t1上的可靠性问题。
42.为了确保在发生esd时esd初级电路110a快速激活以及为了避免晶体管t1上的可靠性问题，偏置电压发生器120配置为响应于在i/o焊盘iop上发生esd事件而提供处于较低电压电平(例如，接地电平或接近接地电平)的栅极偏置信号vg，并且偏置电压发生器120响应于在i/o焊盘iop上没有发生esd事件而提供处于较高电压电平(例如，相对高于接地电平)的栅极偏置信号vg。例如，当在i/o焊盘iop上没有发生esd事件时，偏置电压发生器120提供1.2v的栅极偏置信号vg，使得晶体管t1的两个端子之间的电压差可以为|iop
‑
vg|。在一些实施例中，由于i/o焊盘iop上的电压电平在约0v至约1.8v之间变化，因此|iop
‑
vg|可以在|0
‑
1.2|到|1.8
‑
1.2|之间变化，使得|iop
‑
vg|限制在1.2v之内。换句话说，小型晶体管t1可以在可靠的电压差之内运行。
43.在这种情况下，在esd事件期间，由偏置电压发生器120临时提供处于较低电压电
平的栅极偏置信号vg，以减小esd初级电路110a的阈值电压。在正常情况下(没有esd事件)，由偏置电压发生器120提供处于较高电压电平的栅极偏置信号vg，以增加晶体管t1的可靠性。
44.出于说明性目的，给出了图2a和图2b中的esd初级电路110a。esd初级电路110a的各种实施方式都在本发明的预期范围内。例如，在一些实施例中，esd初级电路可以包括更多的n型晶体管，它们以级联连接方式耦合在i/o焊盘iop与参考电压引脚vss之间。
45.现在参考图2c。图2c是示出根据各种实施例的esd初级电路110b的布局图。出于说明性目的，将图2a中示出的esd初级电路110b给出为图1中的esd初级电路110的实施例中的另一个实施例。关于图1和图2a的实施例，为了便于理解，图2c中的相同元件用相同的附图标记表示。
46.如图2c所示，esd初级电路110b包括晶体管t1～tn，n为正整数。这些晶体管t1至tn以级联连接方式堆叠从而形成n级骤回晶体管。类似于图2a和图2b中所示的前述实施例，寄生bjt将形成于图2c中的这些晶体管t1至tn两端，并且esd初级电路110b的阈值电压与晶体管t1的栅极端子上的电压电平正相关。
47.为了确保在esd发生时esd初级电路110b快速激活并且还为了避免晶体管t1上的可靠性问题，偏置电压发生器120配置为响应于在i/o焊盘iop上发生esd事件而提供处于较低电压电平的栅极偏置信号vg，并且偏置电压发生器120响应于在i/o焊盘iop上没有发生esd事件而提供处于较高电压电平的栅极偏置信号vg。在这种情况下，在esd事件期间，由偏置电压发生器120临时提供处于较低电压电平的栅极偏置信号vg，以减小esd初级电路110b的阈值电压。在正常情况下(没有esd事件)，由偏置电压发生器120提供处于较高电压电平的栅极偏置信号vg，以增加晶体管t1的可靠性。
48.现在参考图2d。图2d是示出根据各种实施例的esd初级电路110c的布局图。图2e是根据一些实施例的图2d中的esd初级电路110c的截面图。出于说明性目的，将图2a和图2e中示出的esd初级电路110c给出为图1中的esd初级电路110的实施例中的另一个实施例。关于图1、图2a和图2b的实施例，为了便于理解，图2d和图2e中的相同元件用相同的附图标记表示。
49.如图2d和图2e所示，esd初级电路110c包括一个晶体管t1。类似于图2a与图2b所示的前述实施例，寄生bjt将形成于图2d中的晶体管t1两端，并且esd初级电路110c的阈值电压与晶体管t1的栅极端子上的栅极偏置信号vg正相关。
50.进一步参考图4a。图4a是示出根据各种实施例的偏置电压发生器120a的布局图。出于说明性目的，将图4a中示出的偏置电压发生器120a给出为图1中的偏置电压发生器120的一个实施例。关于图1的实施例，为了便于理解，图4a中的相同元件用相同的附图标记表示。
51.为了说明，如图4a所示，偏置电压发生器120a包括二极管串121、p型晶体管t3、n型晶体管t4、p型晶体管t5和n型晶体管t6。在图4a所示的实施例中，二极管串121包括四个级联堆叠的二极管。二极管串121中的这些级联堆叠的二极管耦合在i/o焊盘iop与参考电压引脚vss之间。本发明不限于二极管串121中的四个级联堆叠的二极管。例如，在一些实施例中，二极管串121中包括的二极管的数量可以是2、3、4、5、6或更多。
52.如图4a所示，p型晶体管t3的第一端子耦合到两个二极管(例如，第二二极管和第
三二极管)之间的节点n1，所述两个二极管来自二极管串121中级联堆叠的二极管。晶体管t3的第二端子耦合到节点n2。晶体管t3的栅极端子耦合到参考电压引脚vdd2。在一些实施例中，参考电压引脚vdd2是在本地电源域中使用的系统电源，并且参考电压引脚vdd2配置为低于参考电压引脚vdd1的电压电平(例如，后驱动器高电压vddpst)。例如，在一些实施例中，参考电压引脚vdd1可以配置为约1.8v，并且参考电压引脚vdd2可以配置为约1.2v。
53.如图4a所示，n型晶体管t4的第一端子耦合到节点n2。晶体管t4的第二端子耦合到参考电压引脚vss。晶体管t4的栅极端子耦合到参考电压引脚vdd2。
54.如图4a所示，p型晶体管t5的第一端子耦合到参考电压引脚vdd2。晶体管t5的第二端子耦合到晶体管t1的栅极端子(在图2a、图2c或图2d所示的esd初级电路110a、110b、110c中)。晶体管t5的栅极端子耦合到节点n2。
55.如图4a所示，n型晶体管t6的第一端子耦合到晶体管t1的栅极端子(在图2a、图2c或图2d所示的esd初级电路110a、110b、110c中)和晶体管t5的第二端子。晶体管t6的第二端子耦合到参考电压引脚vss。晶体管t6的栅极端子耦合到节点n2。
56.当在i/o焊盘iop上没有发生esd事件时，节点n1上的电压电平相对较低。参考电压引脚vdd2上的电压电平相对较高，使得参考电压引脚vdd2切断晶体管t3并且导通晶体管t4。由于晶体管t4被导通，所以节点n2上的电压电平根据参考电压引脚vss上的电压电平为低。由于节点n2上的低电平，晶体管t5被导通并且晶体管t6被切断。参考电压引脚vdd2上的电压电平作为栅极偏置信号vg被发送到晶体管t1的栅极端子(在图2a、图2c或图2d所示的esd初级电路110a、110b、110c中)。换句话说，当i/o焊盘iop上没有发生esd事件时，栅极偏置信号vg配置为vdd2，其在一些实施例中可以为约1.2v。
57.当i/o焊盘iop与参考电压引脚vss之间发生esd事件时，节点n1上的电压电平将因i/o焊盘iop上的esd事件而升高。在这种情况下，晶体管t3的第一端子上的电压电平将远高于晶体管t3的栅极端子，使得晶体管t3被导通。在这种情况下，节点n2上的电压电平将等于节点n1上的高电压电平。节点n2上的高电压电平将导通晶体管t6并切断晶体管t5，使得参考电压引脚vss上的电压电平作为栅极偏置信号vg被发送到晶体管t1的栅极端子(在图2a、图2c或图2d所示的esd初级电路110a、110b、110c中)。换句话说，当在i/o焊盘iop上发生esd事件时，栅极偏置信号vg配置为vss，其在一些实施例中可以为约0v。
58.基于图4a中的前述实施例，偏置电压发生器120a在发生于i/o焊盘iop与参考电压引脚vss之间的esd事件期间，提供处于较低电压电平(等于vss)的栅极偏置信号vg。处于较低电压电平的栅极偏置信号vg将降低图1所示的esd初级电路110的阈值电压。
59.应当注意，在一些其它实施例中，esd事件有可能在任何两个导电端子之间(不同于i/o焊盘iop与参考电压引脚vss之间)发生。例如，如图1所示，esd事件可从i/o焊盘pio向参考电压引脚vdd1发生，或从i/o焊盘向参考电压引脚vdd2发生。图1中的偏置电压发生器120不限于当esd事件从i/o焊盘iop向参考电压引脚vss发生时，提供处于较低电压电平的栅极偏置信号vg，如图4a的偏置电压发生器120a的前述实施例中所述。
60.进一步参考图4b。图4b是示出根据各种实施例的另一偏置电压发生器120b的布局图。出于说明性目的，将图4b中示出的偏置电压发生器120b给出为图1中的偏置电压发生器120的另一实施例。关于图1的实施例，为了便于理解，图4b中的相同元件用相同的附图标记表示。
61.应当注意，当esd事件发生在至少三种以下情况时，图4b中的偏置电压发生器120b能够提供处于较低电压电平的栅极偏置信号vg：(1)从i/o焊盘pio向参考电压引脚vdd1，(2)从i/o焊盘pio向参考电压引脚vdd2，或(3)从i/o焊盘iop向参考电压引脚vss。
62.为了说明，如图4b所示，偏置电压发生器120b包括二极管串121、p型晶体管t3、n型晶体管t4、p型晶体管t5、p型晶体管t6、n型晶体管t7、n型晶体管t8、n型晶体管t9和n型晶体管t10。在图4b所示的实施例中，二极管串121包括四个级联堆叠的二极管。二极管串121中的这些级联堆叠的二极管耦合在i/o焊盘iop与参考电压引脚vss之间。本发明不限于二极管串121中的四个级联堆叠的二极管。例如，在一些实施例中，二极管串121中包括的二极管的数量可以是2、3、4、5、6或更多。
63.如图4b所示，p型晶体管t3的第一端子耦合到两个二极管(例如，第二二极管和第三二极管)之间的节点n1，所述两个二极管来自二极管串121中级联堆叠的二极管。晶体管t3的第二端子耦合到节点n2。晶体管t3的栅极端子耦合到参考电压引脚vdd2。在一些实施例中，参考电压引脚vdd2是在本地电源域中使用的系统电源，并且参考电压引脚vdd2配置为低于参考电压引脚vdd1的电压电平(例如，后驱动器高电压vddpst)。例如，在一些实施例中，参考电压引脚vdd1可以配置为约1.8v，并且参考电压引脚vdd2可以配置为约1.2v。
64.如图4b所示，n型晶体管t4的第一端子耦合到节点n2。晶体管t4的第二端子耦合到参考电压引脚vss。晶体管t4的栅极端子耦合到参考电压引脚vdd2。
65.如图4b所示，p型晶体管t5的第一端子耦合到参考电压引脚vdd2。晶体管t6的栅极端子耦合到节点n2。p型晶体管t6的第一端子耦合到晶体管t5的第二端子。晶体管t6的第二端子耦合到晶体管t1的栅极端子(在图2a、图2c或图2d所示的esd初级电路110a、110b、110c中)。晶体管t6的栅极端子耦合到节点n2。
66.如图4b所示，n型晶体管t7的第一端子耦合到晶体管t1的栅极端子(在图2a、图2c或图2d所示的esd初级电路110a、110b、110c中)。晶体管t7的栅极端子耦合到节点n2。晶体管t8的第一端子耦合到晶体管t7的第二端子。晶体管t8的第二端子耦合到参考电压引脚vdd1。晶体管t8的栅极端子耦合到参考电压引脚vss。
67.如图4b所示，n型晶体管t9的第一端子耦合到参考电压引脚vdd2。晶体管t9的第二端子耦合到晶体管t1的栅极端子(在图2a、图2c或图2d所示的esd初级电路110a、110b、110c中)。晶体管t9的栅极端子耦合到参考电压引脚vss。
68.如图4b所示，n型晶体管t10的第一端子耦合到第一晶体管的栅极端子，第十晶体管的第二端子耦合到晶体管t1(在图2a、图2c或图2d所示的esd初级电路110a、110b、110c中)。晶体管t10的栅极端子耦合到节点n2。
69.当从i/o焊盘iop向参考电压引脚vdd1发生esd事件(例如，iop为高电平，并且vdd1为接地电平)时，由esd事件感应出的esd电流将从i/o焊盘iop流动通过二极管串121、通过参考电压引脚vss、通过电源钳位150中的晶体管t
pc1
到达参考电压引脚vdd1。由于电源钳位150的晶体管t
pc1
中的体二极管上存在电压差，因此在从i/o焊盘iop到参考电压引脚vdd1的esd事件期间，参考电压引脚vss的电压电平将升高到略高于接地电平(在参考电压引脚vdd1上)。换句话说，在此esd事件期间，参考电压引脚vss的电压电平将高于接地电平(vss>0)。在esd事件期间，节点n1上的电压电平将因i/o焊盘iop上的esd事件而升高。在这种情况下，晶体管t3的第一端子上的电压电平将比晶体管t3的栅极端子高得多(n1＞vdd1)，使得
晶体管t3被导通。在这种情况下，节点n2上的电压电平将等于节点n1上的高电压电平。节点n2上的高电压电平将导通晶体管t7，并且切断晶体管t5和t6。同时，参考电压引脚vdd2导通晶体管t8。参考电压引脚vdd1上的电压电平(在esd事件期间，vdd1为接地电平)通过晶体管t7和t8被发送到晶体管t1的栅极端子。换句话说，当从i/o焊盘iop到参考电压引脚vdd1发生esd事件时，栅极偏置信号vg配置为vdd1，其在一些实施例中为约0v。
70.在一些实施例中，参考电压引脚vdd2是来自与参考电压引脚vdd1不同的电源域的电源电压。例如，参考电压引脚vdd2来自内部电路intc内部使用的电源域。如图4b所示，为了使参考电压引脚vdd2上出现的esd电流放电，可以在参考电压引脚vdd2与参考电压引脚vss之间实现另一电源钳位151。当从i/o焊盘iop向参考电压引脚vdd2发生esd事件(例如，iop为高电平，并且vdd2为接地电平)时，由esd事件感应出的esd电流将从i/o焊盘iop流动通过二极管串121、通过参考电压引脚vss、通过电源钳位151中的晶体管t
pc3
、然后到达参考电压引脚vdd2。由于电源钳位151的晶体管t
pc3
中的体二极管上的电压差，在从i/o焊盘iop到参考电压引脚vdd2的esd事件期间，参考电压引脚vss的电压电平将升高到略高于接地电平。换句话说，在此esd事件期间，参考电压引脚vss的电压电平将高于接地电平(vss>0)。在esd事件期间，由于参考电压引脚vss将高于接地电平，因此晶体管t9被导通，使得参考电压引脚vdd2作为栅极偏置信号vg被发送到晶体管t1的栅极端子(在图2a、图2c或图2d所示的esd初级电路110a、110b、110c)。在此期间，从i/o焊盘iop到参考电压引脚vdd2发生esd事件，参考电压引脚vdd2上的电压电平为接地电平。因此，在此esd事件期间，栅极偏置信号vg配置为接地电平。换句话说，当从i/o焊盘iop到参考电压引脚vdd2发生esd事件时，栅极偏置信号vg配置为vdd2，其在一些实施例中在esd事件期间为约0v。
71.当从i/o焊盘iop到参考电压引脚vss发生esd事件(例如，iop为高电平，并且vss为接地电平)时，节点n1上的电压电平将因i/o焊盘iop上的esd事件而升高。在这种情况下，晶体管t3的第一端子上的电压电平将远高于晶体管t3的栅极端子，使得晶体管t3被导通。在这种情况下，节点n2上的电压电平将等于节点n1上的高电压电平。节点n2上的高电压电平将导通晶体管t10，使得参考电压引脚vss作为栅极偏置信号vg通过晶体管t10被发送到晶体管t1的栅极端子(在图2a、图2c或图2d所示的esd初级电路110a、110b、110c中)。换句话说，当从i/o焊盘iop到参考电压引脚vss发生esd事件时，栅极偏置信号vg配置为vss，其在一些实施例中在esd事件期间为约0v。
72.当没有esd事件时，晶体管t4由参考电压引脚vdd2导通，并且节点n2上的电压电平等于参考电压引脚vss。在这种情况下，晶体管t5和t6被导通，使得参考电压引脚vdd2作为栅极偏置信号vg通过晶体管t5和t6被发送到晶体管t1的栅极端子(在图2a、图2c或图2d所示的esd初级电路110a、110b、110c中)。换句话说，当没有esd事件时，栅极偏置信号vg配置为vdd2，其在一些实施例中为约1.2v。
73.基于前述实施例，偏置电压发生器120b可以检测到不同类型的esd事件，并且偏置电压发生器120b能够响应于不同类型的esd事件而提供处于较低电压电平的栅极偏置信号vg。
74.在图4a和图4b所示的前述实施例中，偏置电压发生器120a和偏置电压发生器120b中的每一个都包括耦合在i/o焊盘iop与参考电压引脚vss之间的二极管串121。本发明不限于此。在一些其它实施例中，偏置电压发生器可以利用esd次级电路中的二极管串。
75.进一步参考图5，图5是根据各种实施例的示出集成电路200的框图。为了说明，集成电路200包括输入/输出(i/o)焊盘iopad、静电放电(esd)初级电路210、偏置电压发生器220、esd次级电路230、电源钳位250、上拉驱动器260和下拉驱动器270。图5的实施例中的esd初级电路210、电源钳位250、上拉驱动器260和下拉驱动器270的细节类似于图1至图4b的前述实施例中的esd初级电路110、电源钳位150、上拉驱动器160和下拉驱动器170，这里不再重复。
76.应当注意，esd次级电路230包括二极管串。当在i/o焊盘iopad与参考电压引脚vss之间发生esd事件时，esd次级电路230中的二极管串将帮助从i/o焊盘iopad到参考电压引脚vss释放esd电流。
77.进一步参考图6。图6是示出根据各种实施例的图5中偏置电压发生器220的布局图。出于说明性目的，将图6中示出的偏置电压发生器220给出为图5中的偏置电压发生器220的一个实施例。关于图5的实施例，为了便于理解，图6中的相同元件用相同的附图标记表示。
78.为了说明，如图6所示，偏置电压发生器220包括p型晶体管t3、n型晶体管t4、p型晶体管t5和n型晶体管t6。
79.如图4a所示，p型晶体管t3的第一端子耦合到两个二极管(例如，第二二极管和第三二极管)之间的节点n1，所述两个二极管来自esd次级电路230中的级联堆叠的二极管。晶体管t3的第二端子耦合到节点n2。晶体管t3的栅极端子耦合到参考电压引脚vdd2。图6中偏置电压发生器220中的晶体管t4～t6的其它结构类似于图4a中所示的实施例。
80.类似地，类似于图4b中的偏置电压发生器120b的结构(在偏置电压发生器120b中不包括二极管串121)也可以用于图5中的偏置电压发生器220。
81.在这种情况下，图5和图6中的偏置电压发生器220不需要包括二极管串，并且偏置电压发生器220可以利用esd次级电路230中的二极管串来检测i/o焊盘iopad上的esd事件。
82.进一步参考图7，图7是根据各种实施例的示出集成电路300的框图。为了说明，集成电路300包括输入/输出(i/o)焊盘iopad、静电放电(esd)初级电路310、偏置电压发生器320、esd次级电路330、电源钳位350、上拉驱动器360和下拉驱动器370。图7的实施例中的esd初级电路310、esd次级电路330、电源钳位350、上拉驱动器360和下拉驱动器370的细节类似于图1至图4b的前述实施例中的esd初级电路110、esd初级电路130、电源钳位150、上拉驱动器160和下拉驱动器170，这里不再重复。
83.为了说明，如图7所示，偏置电压发生器320耦合到参考电压引脚vdd2，并配置为向esd初级电路310提供栅极偏置信号vg。
84.进一步参考图8a。图8a是示出根据各种实施例的偏置电压发生器320a的布局图。出于说明性目的，将图8a中示出的偏置电压发生器320a给出为图7中的偏置电压发生器320的一个实施例。为了说明，如图8a所示，偏置电压发生器320a包括电源钳位321。电源钳位321耦合在参考电压引脚vdd2与参考电压引脚vss之间。在i/o焊盘iop上没有发生任何esd事件的情况下，电源钳位321的阈值电压高于参考电压引脚vdd2的电压电平。
85.为了说明，如图8a所示，电源钳位321包括晶体管t
pc2
。晶体管t
pc2
的第一端子耦合到参考电压引脚vdd2。参考电压引脚vdd2耦合到esd初级电路310中的晶体管t1(可以称为图2a、图2c或图2d所示的esd初级电路110a、110b、110c中的晶体管t1)。
86.当没有esd事件时，参考电压引脚vdd2的电压电平(例如，约为1.2v)作为栅极偏置信号vg被发送到esd初级电路310中的晶体管t1。
87.当参考电压引脚vdd2发生esd事件时，参考电压引脚vdd2的电压电平(例如，约1.2v)超过电源钳位321的阈值电压，并且电源钳位321被导通，使得参考电压引脚vdd2连接到参考电压引脚vss。在这种情况下，栅极偏置信号vg的电压电平被下拉至参考电压引脚vss上的电压电平。在esd事件期间，由偏置电压发生器320a提供的栅极偏置信号vg配置为较低的电平(vg为约0v)。
88.进一步参考图8b。图8b是示出根据各种实施例的偏置电压发生器320b的布局图。出于说明性目的，将图8b中示出的偏置电压发生器320b给出为图7中的偏置电压发生器320的一个实施例。为了说明，如图8b所示，偏置电压发生器320b包括电源钳位321和晶体管t3。电源钳位321耦合在参考电压引脚vdd2与参考电压引脚vss之间。晶体管t3的第一端子耦合到参考电压引脚vdd2。晶体管t3的第二端子耦合到esd初级电路310中的晶体管t1(可以称为图2a、图2c或图2d所示的esd初级电路110a、110b、110c中的晶体管t1)的栅极端子。晶体管t3的栅极端子耦合到参考电压引脚vdd2。
89.当发生esd事件时，参考电压引脚vdd2的电压电平(例如，为约1.2v)超过电源钳位321的阈值电压，并且电源钳位321被导通，使得参考电压引脚vdd2连接到参考电压引脚vss。在这种情况下，参考电压引脚vdd2的电压电平被下拉至参考电压引脚vss上的电压电平。因此，在参考电压引脚vdd2被下拉之后，晶体管t3被导通，并且将参考电压引脚vss上的电压电平被发送到esd初级电路310中的晶体管t1。由偏置电压发生器320b提供的vg的电压电平配置为较低的电平(vg为约0v)。
90.进一步参考图9。图9是示出根据各种实施例的方法400的流程图。图9中方法400可以由图1至图7中提到的集成电路100、200或300来执行。为了说明，如图9所示，执行操作s410以检测i/o焊盘上是否发生esd事件。
91.当在i/o焊盘上发生esd事件时，执行操作s420，以通过如前述实施例中讨论的图2a、图2b、图6、图8a或图8b中示出的偏置电压发生器120a、120b、220、320a或320b，将处于较低电压电平的栅极偏置信号提供给esd初级电路中的晶体管(可以指图2a、图2c或图2d中示出的esd初级电路110a、110b、110c中的晶体管t1)的栅极端子。
92.当在i/o焊盘上没有发生esd事件时，执行操作s430，以通过如前述实施例中讨论的图2a、图2b、图6、图8a或图8b中示出的偏置电压发生器120a、120b、220、320a或320b，将处于较高电压电平的栅极偏置信号提供给esd初级电路中的晶体管(可以指图2a、图2c或图2d中示出的esd初级电路110a、110b、110c中的晶体管t1)的栅极端子。
93.如图1、图5及图7所示，esd初级电路110、210或310耦合在i/o焊盘iop于参考电压引脚vss之间。响应于在i/o焊盘上发生esd事件，i/o焊盘iop上的电压电平超过esd初级电路110、210或310的阈值电压，并且esd初级电路110、210或310被激活以将esd电流从i/o焊盘iop引导通过esd初级电路110、210或310到达参考电压引脚vss。
94.esd初级电路110、210或310的阈值电压与esd初级电路110、210或310中的晶体管(可以指图2a、图2c或图2d所示的esd初级电路110a、110b、110c中的晶体管t1)的栅极端子上的电压电平正相关。
95.在一些实施例中，i/o焊盘iop上的i/o信号在第一电压范围内(例如，在约0v至约
1.8v之间)切换，并且第一晶体管的栅极端子的电压电平在第二电压范围内(例如，在约0v至约1.2v之间)。第一电压范围比第二电压范围广。第二电压范围(例如，在约0v至约1.2v之间)与图2a、图2c或图2d所示的esd初级电路110a、110b、110c中的晶体管t1的可靠电压范围有关。在一些情况下，为了缩小如图2a所示的esd初级电路110a的尺寸，晶体管t1可以仅允许晶体管t1上的任何两个端子之间的较小电压差(例如，约1.2v)。如果i/o焊盘iop可以达到1.8v，并且栅极偏置信号vg(耦合到晶体管t1的栅极端子)始终固定为0v，则小型晶体管t1的工作电压将超过其容限电压间隙(1.8v>1.2v)，并且将导致晶体管t1上的可靠性问题。
96.如图2a和图9所示，为了确保在发生esd时esd初级电路110a快速激活以及为了避免了晶体管t1上的可靠性问题，在操作s420中，偏置电压发生器120配置为响应于在i/o焊盘iop上发生esd事件而提供处于较低电压电平(例如，接地电平或接近接地电平)的栅极偏置信号vg。另一方面，在操作s430中，响应于在i/o焊盘iop上没有发生esd事件，偏置电压发生器120提供处于较高电压电平(例如，相对高于接地电平)的栅极偏置信号vg。
97.现在参考图10。图10是根据本发明的一些实施例的用于设计集成电路布局设计的电子设计自动化(eda)系统700的框图。eda系统700配置为设计和/或制造图1、图5或图7中公开的并结合图2a至图8b进一步解释的集成电路100、200或300。在一些实施例中，eda系统700包括apr系统。
98.在一些实施例中，电子设计自动化系统700是通用计算设备，通用计算设备包括硬件处理器720和非瞬时计算机可读存储介质760。存储介质760，除了其它用处之外，通过，即，存储，计算机程序代码(指令)761，即，一组可执行的指令进行编码。硬件处理器720执行的指令761表示(至少部分地)eda工具，该工具实现了例如方法600的一部分或全部。
99.处理器720通过总线750电耦合至计算机可读存储介质760。处理器720还通过总线750电耦合到系统i/o 710和制造工具770。网络界面730也通过总线750电联接至处理器720。网络界面730与网络740连接，从而使处理器720和计算机可读存储介质760能够经由网络740连接到外部元件中。处理器720被配置为执行计算机可读存储介质760中编码的计算机程序代码761，以使电子设计自动化系统700可用于所描述的工艺和/或方法的一部分或全部。在一个或多个实施例中，处理器720为中央处理单元(cpu)、多处理器、分布式处理系统、专用集成电路(asic)和/或合适的处理单元。
100.在一个或多个实施例中，计算机可读存储媒介760是电子的、磁性的、光纤的、电磁的、红外线的和/或半导体系统(或者装置或者器件)。例如，计算机可读存储媒介760包括半导体或固态存储器、磁带、移动计算机磁盘、随机存取存储器(ram)、只读存储器(rom)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储媒介760包括光盘只读存储器(cd
‑
rom)、读写光盘存储器(cd
‑
r/w)和/或数字视频光盘(dvd)。
101.在一个或多个实施例中，存储计算机程序代码761的存储媒介760被配置为引起电子设计自动化系统700(其中，此类执行代表(至少部分)电子设计自动化工具)可用于执行所描述的工艺和/或方法的一部分或者全部。在一个或多个实施例中，存储媒介760也存储帮助执行所描述的工艺和/或方法的一部分或者全部的信息。在一个或多个实施例中，存储介质760存储标准单元的库762，该标准单元包括本文所公开的这种标准单元，例如，包括以上关于图2a所讨论的晶体管220
‑
240的单元。
102.eda系统700包括系统i/o 710。系统i/o 710是耦合到外部电路的界面。在一个或
多个实施例中，系统i/o 710包括用于将信息和命令传达给处理器720的键盘、小键盘、鼠标、轨迹球、触控板、触摸屏和/或光标方向键。
103.eda系统700还包括耦合到处理器720的网络界面730。网络界面730允许eda系统700与一个或多个其它电脑系统连接的网络740连通。网络界面730包括无线网界面，例如蓝牙、无线局域网(wifi)、接入控制(wimax)、通用分组无线业务(gprs)或移动通信(wcdma)或有限网络界面，诸如以太网、通用串行总线(usb)或电子电气工程师协会
‑
1364(ieee
‑
1364)。在一个或多个实施例中，在两个或更多系统700中实施所描述的工艺和/或方法的一部分或全部。
104.eda系统700还包括耦合至处理器720上的制造工具770。制造工具770配置为根据处理器720处理的设计文件来制造集成电路，例如，图1所示的集成电路100。
105.eda系统700配置为通过系统i/o 710接收信息。通过系统i/o 710接收的信息包括一个或多个指令、数据、设计规则、标准单元库和/或其它参数，以供处理器720处理。信息通过总线750被转移到处理器720。eda系统700配置为通过系统i/o 710接收与ui有关的信息。该信息作为用户界面(ui)763存储在计算机可读介质760中。
106.在一些实施例中，所描述的工艺和/或方法的一部分或者全部被执行为由处理器执行的单独的软件应用程序。在一些实施例中，所描述的工艺和/或方法的一部分或者全部被执行为部分附加软件应用程序的软件应用程序。在一些实施例中，所描述的工艺和/或方法的一部分或者全部被执行为软件应用程序的插件。在一些实施例中，所描述的工艺和/或方法的一部分或者全部被执行为部分电子设计自动化工具的软件应用程序。在一些实施例中，所描述的工艺和/或方法的一部分或者全部被执行为部分电子设计自动化系统700的软件应用程序。在一些实施例中，使用工具，诸如可从全球电子设计公司获得或者另一个合适的布局生成工具，生成包括标准单元的布局图。
107.在一些实施例中，工艺实现为存储在非瞬时计算机可读记录介质中的程序的功能。非瞬时计算机可读记录介质的实例包括，但不限于，外部/可移除和/或内部/内建存储或记忆单元，例如，光盘，诸如数字视频光盘，磁盘，诸如硬盘，半导体存储器，诸如只读存储器、随机存取存储器和记忆卡等等中的一个或多个。
108.图11是根据一些实施例的ic制造系统800以及与其相关联的ic制造流程的框图。在一些实施例中，基于布局图，使用集成电路制造系统800来制造以下两个中的至少一个：(a)一个或多个半导体掩模，或(b)半导体集成电路层中的至少一个元件。
109.在图11中，ic制造系统800包括在设计、开发和制造周期和/或与制造集成电路器件840相关的服务中相互作用的实体，诸如设计室810、掩模室820和集成电路制造厂/制备厂830。通过通信网络连接集成电路制造系统800的实体。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。该通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并向一个或多个其他实体提供服务和/或从一个或多个其他实体接受服务。在一些实施例中，单个较大公司拥有设计室810、掩模室820和集成电路制造厂/制备厂830中的两个或更多个。在一些实施例中，设计室810、掩模室820和集成电路制造厂/制备厂830中的两个或更多个在公共设施中共存并使用公共资源。
110.设计室(或设计组)810生成集成电路设计布局图811。ic设计布局图811包括各种
几何图案，例如，在图1、图5和图7中描述的并结合图2a至图8b进一步解释的为ic器件840(例如，如以上关于图1、图5和图7所讨论的集成电路100、200和300)设计的ic布局设计。几何图案对应于构成待制造的集成电路器件840的各种元件的金属、氧化物或半导体层的图案。各个层组合形成各种集成电路部件。例如，集成电路设计布局图811的一部分包括待形成在半导体衬底(诸如，硅晶圆)上的各种集成电路部件，诸如，层间互联的有源区域、栅电极、源极和漏极、导电部或通孔以及被布置在半导体衬底上的各种金属层。设计室810执行合适的设计工序以形成集成电路设计布局图811。设计工序包括逻辑设计、物理设计或布局和布线中的一个或多个。集成电路设计布局图811存在于具有几何图案的信息的一个或多个数据文件中。例如，集成电路设计布局图811可以版图数据(gdsii)文件格式或dfii文件格式表达。
111.掩模室820包括数据准备821和掩模制备822。掩模室820使用集成电路设计布局图811制造一个或多个掩模823，用于根据集成电路设计布局图811制造集成电路器件840的各种层。掩模室820执行掩模数据准备821，其中，集成电路设计布局图811被翻译成代表数据文件(“rdf”)。掩模数据准备821向掩模制备822提供代表数据文件。掩模制备822包括掩模写入器。掩模写入器将代表数据文件转换为衬底上的图像，例如掩模(中间掩模)823或半导体晶圆833。由掩模数据准备821操作集成电路设计布局图811以遵守掩模写入器的特定性能和/或集成电路制造厂/制备厂830的需求。在图11中，数据准备821和掩模制造822被示出为单独的元件。在一些实施例中，数据准备821和掩模制备822能够共同被称为掩模数据准备。
112.在一些实施例中，数据准备821包括光学邻近修正(opc)，光学邻近修正(opc)使用光刻增强技术来补偿图像失真，诸如，由绕射、干涉和其他工艺效果等等引起的那些图像失真。光学邻近修正调整集成电路设计布局图811。在一些实施例中，数据准备821还包括分辨率提高技术(ret)，诸如离轴光照、分辨率辅助图形、相移掩模和其他合适的技术等等或其组合。在一些实施例中，还使用反光刻技术(ilt)，反光刻技术(ilt)将光学邻近修正视为反成像问题。
113.在一些实施例中，数据准备821包括用一组掩模创造规则检查集成电路设计布局图811的掩模规则检查器(mrc)，集成电路设计布局图2622在光学邻近修正中具有经历过的工艺，一组掩模创造规则包含一定几何约束和/或连接约束以确保足够空间，说明半导体制造工艺中的变化性等等。在一些实施例中，mrc修改ic设计布局图811以补偿掩模制造822期间的限制，其可以撤消由opc执行的修改的一部分以满足掩模创建规则。
114.在一些实施例中，数据准备821包括光刻工艺检查(lpc)，光刻工艺检查(lpc)模拟将由集成电路制造厂/制备厂830实施以制备集成电路器件840的处理。光刻工艺检查基于集成电路设计布局图811模拟该处理以创建模拟制造的器件，诸如，集成电路器件840。光刻工艺检查模拟中的处理参数可包括与集成电路制造周期的各种工艺相关联的参数，与用于制造集成电路的工具相关联的参数、和/或制造工艺的其他方面。光刻工艺检查考虑到各种因素，诸如，航空图像对比度、焦深(“dof”)、掩模误差增强因子(“meef”)和其他合适的因素等等或其组合。在一些实施例中，已由光刻工艺检查创建的模拟制造的器件之后，如果模拟的器件的形状不够接近不能满足设计规则，则重复光学邻近修正和/或掩模规则检查器以进一步细化集成电路设计布局图811。
115.应当理解的是，为了简要目的，已简化了数据准备821的前述描述。在一些实施例中，数据准备821包括附加部件，诸如逻辑运算(lop)，以根据制造规则来修改集成电路设计布局图811。此外，可以各种不同的顺序执行在数据准备821期间应用到集成电路设计布局图811上的工艺。
116.在数据准备821之后和掩模制备822期间，基于集成电路设计布局图811制备一个掩模823或一组掩模823。在一些实施例中，掩模制备822包括基于集成电路设计布局图811执行一个或多个光刻曝光。在一些实施例中，电子束(e
‑
beam)或多个电子束的机制用于基于修改后的集成电路设计布局图811在掩模(光掩模或中间掩模)823上形成图案。可在各种技术中形成掩模823。在一些实施例中，使用二进制化技术形成掩模823。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光图像敏感材料层(例如，光刻胶)辐射束，诸如，紫外线(uv)束，被不透明区域阻挡并且通过透明区域传输，图像敏感材料层已涂覆在晶圆上。在一个示例中，掩模823的二元中间掩模本包括透明衬底(例如，熔融石英)和涂覆在二元掩模的不透明区域中的不透明材料(例如，铬)。在另一个示例中，使用相移技术形成掩模823。在掩模823的相移掩模(psm)版本中，相移掩模上形成的图案中的各种部件被配置为具有合适的相位差以增强分辨率和成像质量。在各种示例中，相移掩模可为衰减的相移掩模或交替的相移掩模。掩模制备822生成的一个或多个掩模用于各种工艺中。例如，此类一个或多个掩模用于离子注入工艺中以在半导体晶圆833中形成各种掺杂区域，用于刻蚀工艺中以在半导体晶圆833中形成各种刻蚀区域，以及/或者用于其他合适的工艺中。
117.集成电路制造厂/制备厂830包括晶圆制备832。集成电路制造厂/制备厂830为集成电路制备业务，集成电路制备业务包括用于制备各种不同集成电路产品的一个或多个制造设施。在一些实施例中，集成电路制造厂/制备厂830为半导体代工厂。例如，可以有用于多个集成电路产品的前端制备(前端制程线(feol)制备)的制造设施，同时第二制造设施可提供用于集成电路产品互连和封装的后端制备(后端制程线(beol)制备)，并且第三制造设施可提供用于代工厂业务的其他服务。
118.集成电路制造厂/制备厂830使用掩模室820制备的一个或多个掩模823以制备集成电路器件840。因此，集成电路制造厂/制备厂830至少间接使用集成电路设计布局图811以制备集成电路器件840。在一些实施例中，ic制造厂/制备厂830使用掩模823来制造半导体晶圆833，以形成ic器件840。在一些实施例中，集成电路制备包括至少间接地基于集成电路设计布局图811执行一个或多个光刻曝光。半导体晶圆833包括硅衬底或其上形成有多个材料层的其他合适的衬底。半导体晶圆833还包括各种掺杂区域、介电部件和多层互连等等(形成在后续制造步骤中)中的一个或多个。
119.在一些实施例中，集成电路包括输入/输出(i/o)焊盘、静电放电(esd)初级电路和偏置电压发生器。静电放电(esd)初级电路包括第一晶体管。第一晶体管的第一端子耦合到i/o焊盘。偏置电压发生器配置为向第一晶体管的栅极端子提供栅极偏置信号。响应于在i/o焊盘上发生esd事件，偏置电压发生器提供处于第一电压电平的栅极偏置信号。偏置电压发生器响应于在i/o焊盘上没有发生esd事件而提供处于第二电压电平的栅极偏置信号。第一电压电平低于第二电压电平。
120.在一些实施例中，第一晶体管的第二端子耦合到第一参考电压引脚。响应于在i/o焊盘上发生esd事件，i/o焊盘上的电压电平超过esd初级电路的阈值电压，并且esd初级电
路被激活以将esd电流从i/o焊盘引导通过esd初级电路到达第一参考电压引脚。
121.在一些实施例中，esd初级电路还包括第二晶体管。第二晶体管的第一端子耦合到第一晶体管的第二端子。第二晶体管的第二端子耦合到第一参考电压引脚。第二晶体管的栅极端子耦合到第一参考电压引脚或悬空。
122.在一些实施例中，esd初级电路包括级联堆叠的晶体管。第一晶体管是级联堆叠的晶体管中的顶部晶体管。
123.在一些实施例中，偏置电压发生器包括二极管串、第三晶体管、第四晶体管、第五晶体管和第六晶体管。二极管串包括多个级联堆叠的二极管。级联堆叠的二极管耦合在i/o焊盘与第一参考电压引脚之间。第三晶体管具有第一导电类型。第三晶体管的第一端子耦合到级联堆叠的二极管中的两个之间的第一节点。第三晶体管的第二端子耦合到第二节点。第三晶体管的栅极端子耦合到第二参考电压引脚。第四晶体管具有第二导电类型。第四晶体管的第一端子耦合到第二节点。第四晶体管的第二端子耦合到第一参考电压引脚。第四晶体管的栅极端子耦合到第二参考电压引脚。第五晶体管具有第一导电类型。第五晶体管的第一端子耦合到第二参考电压引脚。第五晶体管的第二端子耦合到第一晶体管的栅极端子。第五晶体管的栅极端子耦合到第二节点。第六晶体管具有第二导电类型。第六晶体管的第一端子耦合到第五晶体管的第二端子和第一晶体管的栅极端子。第六晶体管的第二端子耦合到第一参考电压引脚。第六晶体管的栅极端子耦合到第二节点。在一些实施例中，响应于在i/o焊盘上发生esd事件，第三晶体管和第六晶体管被导通以将第一参考电压引脚与第一晶体管的栅极端子连接，以便提供处于第一电压电平的栅极偏置信号。响应于在所述i/o焊盘上没有发生所述esd事件，所述第四晶体管和所述第五晶体管被导通以将所述第二参考电压引脚与所述第一晶体管的所述栅极端子连接，以便提供处于所述第二电压电平的所述栅极偏置信号。
124.在一些实施例中，集成电路还包括esd次级电路。esd次级电路包括由多个级联堆叠的二极管形成的二极管串。级联堆叠的二极管耦合在i/o焊盘与第一参考电压引脚之间。偏置电压发生器包括第三晶体管、第四晶体管、第五晶体管和第六晶体管。第三晶体管具有第一导电类型。第三晶体管的第一端子耦合到级联堆叠的二极管中的两个之间的第一节点。第三晶体管的第二端子耦合到第二节点。第三晶体管的栅极端子耦合到第二参考电压引脚。第四晶体管具有第二导电类型。第四晶体管的第一端子耦合到第二节点。第四晶体管的第二端子耦合到第一参考电压引脚。第四晶体管的栅极端子耦合到第二参考电压引脚。第五晶体管具有第一导电类型。第五晶体管的第一端子耦合到第二参考电压引脚。第五晶体管的第二端子耦合到第一晶体管的栅极端子。第五晶体管的栅极端子耦合到第二节点。第六晶体管具有第二导电类型。第六晶体管的第一端子耦合到第五晶体管的第二端子和第一晶体管的栅极端子。第六晶体管的第二端子耦合到第一参考电压引脚。第六晶体管的栅极端子耦合到第二节点。在一些实施例中，响应于在i/o焊盘上发生esd事件，第三晶体管和第六晶体管被导通以将第一参考电压引脚与第一晶体管的栅极端子连接，以便提供处于第一电压电平的栅极偏置信号。响应于在所述i/o焊盘上没有发生所述esd事件，所述第四晶体管和所述第五晶体管被导通以将所述第二参考电压引脚与所述第一晶体管的所述栅极端子连接，以便提供处于所述第二电压电平的所述栅极偏置信号。
125.在一些实施例中，偏置电压发生器包括二极管串、第三晶体管、第四晶体管、第五
晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管和第九晶体管。二极管串包括多个级联堆叠的二极管。级联堆叠的二极管耦合在i/o焊盘与第一参考电压引脚之间。第三晶体管具有第一导电类型。第三晶体管的第一端子耦合到级联堆叠的二极管中的两个之间的第一节点。第三晶体管的第二端子耦合到第二节点。第三晶体管的栅极端子耦合到第二参考电压引脚。第四晶体管具有第二导电类型。第四晶体管的第一端子耦合到第二节点。第四晶体管的第二端子耦合到第一参考电压引脚。第四晶体管的栅极端子耦合到第二参考电压引脚。第五晶体管具有第一导电类型。第五晶体管的第一端子耦合到第二参考电压引脚。第五晶体管的栅极端子耦合到第二节点。第六晶体管具有第一导电类型。第六晶体管的第一端子耦合到第五晶体管的第二端子。第六晶体管的第二端子耦合到第一晶体管的栅极端子。第六晶体管的栅极端子耦合到第二节点。第七晶体管具有第二导电类型。第七晶体管的第一端子耦合到第一晶体管的栅极端子。第七晶体管的栅极端子耦合到第二节点。第八晶体管具有第二导电类型。第八晶体管的第一端子耦合到第七晶体管的第二端子。第八晶体管的第二端子耦合到第三参考电压引脚。第八晶体管的栅极端子耦合到第二参考电压引脚。第九晶体管为第二导电类型。第九晶体管的第一端子耦合到第二参考电压引脚，第九晶体管的第二端子耦合到第一晶体管的栅极端子。第九晶体管的栅极端子耦合到第一参考电压引脚。第十晶体管具有第二导电类型。第十晶体管的第一端子耦合到第一晶体管的栅极端子。第十晶体管的第二端子耦合到第一参考电压引脚。第十晶体管的栅极端子耦合到第二节点。在一些实施例中，响应于从i/o焊盘到第三参考电压引脚发生esd事件，第三晶体管、第七晶体管和第八晶体管被导通以将第三参考电压引脚与第一晶体管的栅极端子连接，以便提供处于第一电压电平的栅极偏置信号。响应于从i/o焊盘到第二参考电压引脚发生esd事件，第九晶体管被导通以将第二参考电压引脚与第一晶体管的栅极端子连接，以便提供处于第一电压电平的栅极偏置信号。响应于在所述i/o焊盘上没有发生所述esd事件，所述第四晶体管、所述第五晶体管和所述第六晶体管被导通以将所述第二参考电压引脚与所述第一晶体管的所述栅极端子连接，以便提供处于所述第二电压电平的所述栅极偏置信号。
126.在一些实施例中，偏置电压发生器包括第二参考电压引脚和电源钳位。第二参考电压引脚耦合到第一晶体管的栅极端子。电源钳位耦合在第二参考电压引脚与第一参考电压引脚之间。在i/o焊盘上没有发生任何esd事件的情况下，电源钳位的阈值电压高于第二参考电压引脚的电压电平。在一些实施例中，响应于在i/o焊盘上发生esd事件，电源钳位被导通以将第一参考电压引脚与第一晶体管的栅极端子连接，以便提供处于第一电压电平的栅极偏置信号。响应于在i/o焊盘上没有发生所述esd事件，所述电源钳位被切断，所述第二参考电压引脚配置为提供处于所述第二电压电平的所述栅极偏置信号。在一些实施例中，偏置电压发生器还包括第三晶体管。第三晶体管具有第一导电类型。第三晶体管的第一端子耦合到第二参考电压引脚。第三晶体管的第二端子耦合到第一晶体管的栅极端子。第三晶体管的栅极端子耦合到第二参考电压引脚。
127.在一些实施例中，esd初级电路的阈值电压与第一晶体管的栅极端子上的电压电平正相关。
128.在一些实施例中，方法包括以下步骤。响应于在输入/输出(i/o)焊盘上发生静电放电(esd)事件，将处于第一电压电平的栅极偏置信号提供给esd初级电路中的第一晶体管
的栅极端子。响应于在i/o焊盘上没有发生esd事件，将处于第二电压电平的栅极偏置信号提供给第一晶体管的栅极端子。第一电压电平低于第二电压电平。
129.在一些实施例中，esd初级电路耦合在i/o焊盘与第一参考电压引脚之间。响应于在i/o焊盘上发生esd事件，i/o焊盘上的电压电平超过esd初级电路的阈值电压，并且esd初级电路被激活以将esd电流从i/o焊盘引导通过esd初级电路到达第一参考电压引脚。
130.在一些实施例中，esd初级电路的阈值电压与第一晶体管的栅极端子上的电压电平正相关。
131.在一些实施例中，i/o焊盘上的i/o信号在第一电压范围内切换。第一晶体管的栅极端子的电压电平在第二电压范围内切换。第一电压范围比第二电压范围广。在一些实施例中，第二电压范围与第一晶体管开关的可靠电压范围有关。
132.在一些实施例中，集成电路包括输入/输出(i/o)焊盘、静电放电(esd)初级电路、第一参考电压引脚、第二参考电压引脚和电源钳位。静电放电(esd)初级电路包括第一晶体管。第一晶体管的第一端子耦合到i/o焊盘。第二参考电压引脚耦合到第一晶体管的栅极端子。电源钳位耦合在第二参考电压引脚与第一参考电压引脚之间。在i/o焊盘上没有发生任何esd事件的情况下，电源钳位的阈值电压高于第二参考电压引脚的电压电平。
133.前述概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为设计或修改其它工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、取代以及改变。