采用级间噪声耦合技术的MASH结构ΔΣ调制器

采用级间噪声耦合技术的mash结构
δσ
调制器
技术领域
1.本发明涉及集成电路设计的技术领域，尤其涉及一种采用级间噪声耦合技术的mash结构δσ调制器。


背景技术：

2.新一代信息通信技术中，毫米波通信基站的发展前景催生了对高速、高精度、高能效的模数转换器的巨大需求。连续时间(continuous time,ct)δσ调制器(delta-sigma modulator，dsm)在带宽、精度以及功耗等方面取得了较好的平衡，在无线通信应用中连续时间δσ调制器架构已经逐步替代流水线架构，并受到学术界和工业界的持续关注。
3.随着cmos工艺节点的不断推进，连续时间δσ调制器架构允许的采样频率逐年提升，目前已经高达数ghz以上，但是，无线通信的带宽需求正以更快的速率攀升，过采样率严重受限。因此，为满足高精度的需求，需要提高环路滤波器阶数，从而进一步地提高噪声整形的阶数，若盲目地提高单环结构中环路滤波器的阶数，会引起环路不稳定的问题。相比之下，多级噪声整形(multi-stage noise-shaping，mash)结构可以在保证稳定性的前提下，有效地提高噪声整形阶数。但这往往带来mash架构固有的模拟与数字滤波器的失配问题，随之引起极大的噪声泄露。
4.文献[1]通过片上超高精度的rc校准网络以及高增益、大带宽的多级运算放大器，实现了模拟滤波器系数的高精准度，与数字滤波器进行硬匹配，在无任何数字校准的情况下达到了大于12位的有效位数，但是其功耗较高，该硬匹配的效果随着信号带宽的增加而极大地减弱。文献[2-4]是采用基于主流的最小均方算法的前台、后台数字校准技术来缓解失配，但是其精度严重受限于算法的校准精度极限，此外数字校准网络在较高的时钟频率下功耗很高。
[0005]
[1]a.edward et al.,“a 43-mw mash 2-2ctδσmodulator attaining 74.4db/75.8db/76.8db sndr/snr/dr and 50mhz of bw in 40-nm cmos,”ieee j.solid-state circuits,vol.52,no.2,pp.448-459,feb.2017.
[0006]
[2]l.j.breems et al.,“a cascaded continuous-time modulator with 67-db dynamic range in 10-mhz bandwidth,”ieee j.solid-state circuits,vol.39,no.12,pp.2152-2160,dec.2004.
[0007]
[3]y.-s.shu et al.,“lms-based noise leakage calibration of cascaded continuous-timeδσmodulators,”ieee j.solid-state circuits,vol.45,no.2,pp.368-379,feb.2010.
[0008]
[4]m.fukazawa et al.,“background multi-rate lms calibration circuit for 15mhz-bw 74db-dr ct 2-2mashδσadc in 28nm cmos,”in proc.ieee int.solid-state circuits conf.(isscc),pp.166-167,feb.2020.


技术实现要素：

[0009]
为了解决上述问题，本发明提出一种采用级间噪声耦合技术的mash结构δσ调制器，借助级间噪声耦合模块，将第一级δσ环路模块的量化噪声引出至第二级δσ环路模块的输入端，然后再将第二级δσ环路模块的量化器的输出端引回至第一级δσ环路模块，即反馈至第一级δσ环路模块的量化器的输出端，通过减法器将两者进行耦合，形成类似“自耦合”支路，通过合理选择级间噪声耦合模块、数字滤波器模块的传递函数，可以有效抵制第一级δσ环路模块中产生的量化噪声，极大的抑制了mash架构δσ调制器中模拟与数字滤波器失配引起的噪声泄漏，大幅缓解模拟与数字滤波器之间的匹配要求，有效地提升mash架构的精度并保持较高的能量效率。
[0010]
本发明可通过以下技术方案实现：
[0011]
一种采用级间噪声耦合技术的mash结构δσ调制器，包括δσ双环路模块、级间噪声耦合模块和数字滤波器模块。
[0012]
所述δσ双环路模块包括第一级δσ环路模块和第二级δσ环路模块，所述级间噪声耦合模块包括第二级δσ环路模块和数字延迟拓扑单元。
[0013]
以所述第一级δσ环路模块的量化器产生的量化噪声作为第二级δσ环路模块的输入，所述第二级δσ环路模块的量化器的输出经过数字延迟拓扑单元，借助第一数字减法器和第一级δσ环路模块的量化器的输出进行耦合，所述第一数字减法器的输出经第一级δσ环路模块的dac反馈至第一级δσ环路模块的环路滤波器的输入；
[0014]
所述数字滤波器模块包括第一数字滤波器和第二数字滤波器，其输入端分别与所述第一级δσ环路模块和第二级δσ环路模块的输出端相连，其输出端均与第二数字减法器相连，所述第二数字减法器的输出作为整个mash结构δσ模数转换器的输出。
[0015]
进一步，所述级间噪声耦合模块的传递函数设置为h
nc
＝stf
2a
·
hd＝1-(1-z-1
)n，其中，n表示阶数，具体根据mash结构δσ模数转换器的设计要求而定，stf
2a
表示第二级δσ环路模块的信号传递函数，hd表示数字延迟拓扑单元的传递函数。
[0016]
进一步，所述第二级δσ环路模块的信号传递函数设置为stf
2a
＝1-(1-z-1
)n，所述数字延迟拓扑单元的传递函数hd＝1，或者所述第二级δσ环路模块的信号传递函数设置为stf
2a
＝1，所述数字延迟拓扑单元的传递函数hd＝1-(1-z-1
)n。
[0017]
进一步，所述第一数字滤波器的传递函数设置为h1＝stf
2d
，所述第二数字滤波器的传递函数设置为h2＝ntf
1d
(1-stf
2d
hd)。
[0018]
进一步，所述第一级δσ环路模块包括第一环路滤波器，所述第一环路滤波器依次与第一采样保持器、第一量化器、第一数字减法器相连，所述第一减法器的输出端经第一dac，借助第三数字减法器与连续输入信号耦合，反馈至第一环路滤波器的输入端；
[0019]
所述第二级δσ环路模块包括第二环路滤波器，所述第二环路滤波器依次与第二采样保持器、第二量化器相连，所述第二量化器的输出端经第二dac，借助第四数字减法器与第一量化器的输出耦合，反馈至第二环路滤波器的输入端；
[0020]
所述第一环路滤波器、第一环路滤波器均采用连续时间环路滤波器。
[0021]
本发明有益的技术效果在于：
[0022]
1)本发明提出的级间噪声耦合技术可以产生高阶失配整形，极大的抑制了mash架构δσ调制器中模拟与数字滤波器失配引起的噪声泄漏，大幅缓解模拟与数字滤波器之间
的匹配要求，有效地提升mash架构的精度并保持较高的能量效率。
[0023]
2)本发明提出的级间噪声耦合技术可有两种实施方式(如具体实施方式中所述)：一种是通过将数字延迟拓扑单元设置为特别的传递函数来实现，其性能能够随着半导体先进工艺节点的演进而提升,实现芯片功耗和面积的优化；另一种是通过设置第二级δσ环路的模拟环路滤波器的传递函数为特别的形式来实现，可以不用增加任何硬件开销实现级间噪声耦合，有效降低了结构复杂度，减小了芯片面积。
附图说明
[0024]
图1a是传统的连续时间单环dsm的结构示意图；
[0025]
图1b是传统的mash dsm的结构示意图；
[0026]
图2是本发明实施例提供的采用级间噪声耦合的二级mash dsm的结构示意图；
[0027]
图3是本发明实施例提供的级间噪声耦合mash dsm与传统mash dsm的对于rc时间常数偏差的敏感性对比图；
[0028]
图4是本发明实施例提供的级间噪声耦合mash dsm与传统mash dsm的对于运算放大器有限增益偏差的敏感性对比图。
具体实施方式
[0029]
下面结合附图及较佳实施例详细说明本发明的具体实施方式。
[0030]
图1a为典型的传统连续时间单环δσ调制器，其环路滤波器的传递函数lf(s)直接推导比较复杂，在使用不归零反馈dac的前提下，根据脉冲不变变换(impulse-invariant transformation，iit)，我们可以将连续系统的传递函数lf(s)转换成离散时间的传递函数lf(z)：
[0031][0032]
从而产生了信号传递函数stf和噪声传递函数ntf，其中ntf的形式为高通滤波函数(1-z-1
)n，将输出信号中的噪声整形到带外，极大地压制了带内的噪声，实现高精度模数转换。但是转换精度的提升方法中效率最高的方法就是增加环路滤波器的实现阶数，然而在单环δσ调制器中实现高阶会带来拓扑不稳定的情况。因而采用多级噪声整形(mash)架构δσ调制器则是一种兼顾拓扑稳定性和高阶整形的实现方案。
[0033]
图1b为传统的mash架构δσ调制器的结构示意图，主要结构是两级低阶δσ环路的级联，第二级δσ环路以第一级δσ环路中量化器产生的量化噪声为输入，最后两级δσ环路的输出通过数字滤波器的加权相减得到最后调制器的输出。但是由于模拟域的环路滤波器和数字域的数字滤波器在电路实现中存在失配的问题，会极大地限制高精度的实现。因此对于此问题可以通过下文发明内容中的级间耦合技术极大地缓解。
[0034]
因此，如图2所示，本发明提供了一种采用级间噪声耦合技术的mash结构δσ调制器，以二级为例，包括δσ双环路模块、级间噪声耦合模块和数字滤波器模块，该δσ双环路模块包括第一级δσ环路模块和第二级δσ环路模块，该级间噪声耦合模块包括第二级δσ环路模块和数字延迟拓扑单元，
[0035]
以第一级δσ环路模块的量化器产生的量化噪声作为第二级δσ环路模块的输
入，该第二级δσ环路模块的量化器的输出经过数字延迟拓扑单元，借助第一数字减法器和第一级δσ环路模块的量化器的输出进行耦合，该第一数字减法器的输出经第一级δσ环路模块的dac反馈至第一级δσ环路模块的环路滤波器的输入；
[0036]
该数字滤波器模块包括第一数字滤波器和第二数字滤波器，其输入端分别与第一级δσ环路模块和第二级δσ环路模块的输出端相连，其输出端均与第二数字减法器相连，所述第二数字减法器的输出作为整个mash结构δσ模数转换器的输出。
[0037]
这样，借助级间噪声耦合模块，将第一级δσ环路模块的量化噪声引出至第二级δσ环路模块的输入端，然后再将第二级δσ环路模块的量化器的输出端引回至第一级δσ环路模块，即反馈至第一级δσ环路模块的量化器的输出端，通过减法器将两者进行耦合，形成类似“级间耦合”支路，通过合理选择级间噪声耦合模块、数字滤波器模块的传递函数，可以有效抵消第一级δσ环路模块中产生的量化噪声，极大的抑制了mash架构δσ调制器中模拟与数字滤波器失配引起的噪声泄漏，大幅缓解模拟与数字滤波器之间的匹配要求，有效地提升mash架构的精度并保持较高的能量效率。
[0038]
具体的地，δσ双环路模块中的两个环路均包括环路滤波器，量化器，数模转换器，即第一级δσ环路模块包括第一环路滤波器，该第一环路滤波器依次与第一采样保持器、第一量化器、第一数字减法器相连，该第一减法器的输出端经第一dac，借助第三数字减法器与连续输入信号耦合，反馈至第一环路滤波器的输入端；第二级δσ环路模块包括第二环路滤波器，该第二环路滤波器依次与第二采样保持器、第二量化器相连，该第二量化器的输出端经第二dac，借助第四数字减法器与第一量化器的输出耦合，反馈至第二环路滤波器的输入端；同时，该第一环路滤波器、第二环路滤波器均采用连续时间环路滤波器，由于连续时间环路滤波器其固有的低通滤波抗混叠特性，极大地降低了实际应用中前级抗混叠滤波器的设计要求；此外，连续时间环路滤波器的输入阻抗为阻性，易于前级驱动，因而带宽极限明显高于离散时间环路滤波器。
[0039]
该级间噪声耦合模块与δσ双环路模块共用第二级δσ环路模块，减少额外增加硬件的数量，有效降低整个结构的复杂度，该支路的功能在于产生一个作用于第一级δσ环路模块中的量化噪声e
q1
的传递函数h
nc
，该量化噪声e
q1
经过第二级δσ环路模块得到的数字输出再经过数字延迟拓扑单元，通过第一数字减法器注入到第一级δσ环路模块中。
[0040]
该级间噪声耦合模块的传递函数设置为h
nc
＝stf
2a
·
hd＝1-(1-z-1
)n，其中，n表示阶数，stf
2a
表示第二级δσ环路模块的信号传递函数，hd表示数字延迟拓扑单元的传递函数，使得1-h
nc
＝(1-z-1
)n，以实现后述式(10)中对于噪声泄露项的整形，具体实现的整形阶数可根据mash结构δσ模数转换器的设计要求而定。参考表1，此处可以调整级间耦合函数h
nc
，以设定不同的失配整形阶数。
[0041]
表1数字延迟单元与相应的失配整形阶数
[0042]
[0043][0044]
为了方便集成电路设计，我们可以采用以下两种方式对级间耦合函数h
nc
进行设置：
[0045]
一种是将模拟域中的第二级δσ环路模块的信号传输函数stf
2a
设置为表1第一列中的特定延迟组合，数字延迟拓扑单元的传递函数hd设置为1；
[0046]
另一种是将数字域中的数字延迟拓扑单元的传递函数hd设置为表1中特定延迟组合，stf
2a
设置为1。
[0047]
第一数字滤波器的传递函数设置为h1＝stf
2d
，第二数字滤波器的传递函数设置为h2＝ntf
1d
(1-stf
2d
hd)。
[0048]
首先，输入的连续信号经过第一级δσ环路模块中的环路滤波器和量化器，产生了带有量化噪声e
q1
的数字输出，通过第一数字减法器接收数字延迟拓扑单元的输出信号h
d y2注入后，得到的数字信号经过第一dac变成模拟信号反馈到第一环路滤波器的输入端，待该负反馈环路稳定后，第一数字减法器的输出信号就是第一级δσ环路模块的数字输出信号y1。提取第一级化器的量化噪声e
q1
作为第二级δσ环路模块的输入信号，该信号通过第二环路滤波器后输入第二级δσ环路模块中的第二量化器，产生了包含量化噪声e
q1
的数字输出，经过第二dac变成模拟信号反馈到第二级δσ环路模块中第二环路滤波器的输入端，待该负反馈环路稳定后，第二级δσ环路模块中的第二量化器的输出信号就是第二级δσ环路模块的数字输出信号y2。
[0049]
y1＝stf
1a
x ntf
1a
(e
q1-hdy2)
ꢀꢀ
(3)
[0050]
y2＝stf
2aeq1
ntf
2aeq2
ꢀꢀ
(4)
[0051]
第一、二级δσ环路模块的数字输出(y1、y2)分别作为第一、二数字滤波器的输入信号，再分别经过第一、二数字滤波器(h1、h2)的处理，将得到的两级数字信号通过第四数字减法器相减，消除量化噪声e
q1
得到最终的调制器输出信号y
mash
：(式中下标“a”和“d”分别表示模拟域和数字域，上下文中均采用这一命名规则)
[0052]ymash
＝h1y
1-h2y2＝stf
1a
stf
2d
x-ntf
1d
ntf
2aeq2 (7)
[0053]
如图1b所示，传统mash架构δσ调制器中出现模拟与数字滤波器的失配时，即ntf
1a
≠ntf
1d
，stf
2a
≠stf
2d
，实际输出表达式如式(8)所示，量化噪声e
q1
泄露到了最终的输出中：
[0054]ymash
＝stf
1a
stf
2d
x-ntf
1d
ntf
2aeq2
[ntf
1a
stf
2d-ntf
1d
stf
2a
]e
q1
ꢀꢀ
(8)
[0055]
如图2所示，本发明提出的新型mash架构δσ调制器出现模拟与数字滤波器的失配时，实际输出表达式如下：
[0056][0057]
其噪声泄漏项为：
[0058][0059]
式中，ln1、ln2、ln3分别代表(ntf
1a
stf
2d-ntf
1d
stf
2a
)e
q1
、(stf
2d-stf
2a
)e
q1
和(ntf
1d-ntf
1a
)e
q2
，三者都是由于模拟与数字滤波器失配引起的泄漏噪声。显然，次泄露项ln2和ln3已经被第一、二级δσ环路模块固有的噪声传递函数即整形函数ntf
1a
和ntf
2a
进行整形压制，而主泄漏项ln1的n阶失配整形函数(1-h
nc
)即(1-z-1
)n则主要是通过本发明提出的级间噪声耦合模块形成的，最终实现了对所有噪声泄漏项的带内压制，极大的缓解了mash架构δσ调制器的噪声泄露问题。特别的，对于连续时间δσ环路来说，其连续时间环路滤波器一般基于电阻电容(rc)有源积分器来实现，由于连续时间滤波器的传递函数系数是由受pvt影响严重的rc乘积决定，其pvt(process-voltage-temperature，pvt)变化对滤波器传递函数中系数的影响，相对于离散时间δσ环路中滤波器典型的电容-电容比例积分方案而言更加恶劣，其pvt变化带来的更加恶劣的滤波器系数失配问题被级间耦合技术改善的程度更加显著，所以采用级间噪声耦合技术的mash结构连续时间δσ调制器在失配影响较小的情况下可实现更大的带宽。
[0060]
以1-3mash架构的δσ调制器为例，可以通过仿真验证采用级间噪声耦合的mash架构与传统的mash架构对失配的敏感度。这里将设置级间耦合支路传输函数h
nc
＝(2z-1-z-2
)，使得1-hnc＝(1-z-1
)2，形成对主要泄露项ln1的二阶失配整形，同时形成对ln2和ln3的一阶、三阶失配整形。图3及图4表示了本实施例中级间噪声耦合mash架构通过二阶失配整形，相比于传统mash架构，对于rc时间常数偏差以及运算放大器有限增益变化引起的模拟与数字滤波器失配的敏感度更低。
[0061]
技术人员应当理解，这些仅是举例说明，在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，因此，本发明的保护范围由所附权利要求书限定。