形成半导体器件的方法与流程

1.本技术的实施例涉及形成半导体器件的方法。


背景技术：

2.在例如集成电路的制造中使用光刻技术被广泛采用。大多数集成电路在许多不同的工艺步骤中使用图案化光刻胶层和/或硬掩模层，包括用于稍后对光刻胶层和/或硬掩模下面的一个或多个层进行图案化和/或蚀刻的工艺步骤。在常规光刻和蚀刻工艺中，内应力，尤其是硬掩模层内的不平衡内应力，会导致图案化硬掩模从期望图案变形。这种与期望图案的偏差然后可在后续蚀刻工艺期间转印至下层，从而导致期望图案的保真度损失和分辨率损失。


技术实现要素：

3.本技术的一些实施例提供了一种用于形成半导体器件的方法，包括：在衬底上方形成材料层；在所述材料层上方形成掩模层，所述掩模层具有内应力；以及对所述掩模层执行应力补偿工艺，以调整所述掩模层的所述内应力。
4.本技术的另一些实施例提供了一种用于形成半导体器件的方法，包括：在衬底上沉积待图案化的层；在所述待图案化的层上方沉积具有内应力的掩模层；以及至少部分补偿所述掩模层的所述内应力；以及在至少部分补偿所述内应力的步骤之后对所述掩模层进行图案化。
5.本技术的又一些实施例提供了一种形成半导体器件的方法，包括：在衬底上形成材料层；在所述材料层上沉积掩模层，所述掩模层具有内应力值；降低所述掩模层的所述内应力值；以及在降低所述掩模层内的所述内应力值的步骤之后对所述掩模层进行图案化。
附图说明
6.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
7.图1示出描述本文描述的工艺的代表性实施例的流程图。
8.参考图2a至图2f和图3a至图3c提供图1所示的工艺的一个实施例的另外的细节。
9.参考图4a至图4h和图5a至图5c提供图1所示的工艺的另一实施例的另外的细节。
10.图6a至图6f示出用于形成诸如鳍式场效应晶体管(finfet)的半导体器件的代表性实施例。
11.图7a至图7d和图8a至图8b示出用于形成诸如全环栅(gaa)晶体管的半导体器件的相应代表性实施例。
具体实施方式
12.以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
13.而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
14.图1示出描述本文描述的工艺的代表性实施例的流程图。从图1的步骤2开始，形成衬底。在此上下文中，形成衬底可涵盖用于制备衬底的大量常规和新方法、步骤和工艺。本文描述的方法和结构的代表性应用在于诸如集成电路的半导体器件的形成。在此类应用中，形成衬底的步骤2可包括在硅或类似晶圆上沉积一层或多层，这些层随后将被图案化、蚀刻、选择性地注入掺杂剂或以其他方式以某种方式进行处理。晶圆本身和待处理的一层或多层可以是并包括介电层、导电层或半导体层——晶圆和层的精确的电和机械性质与本文所述的光刻方法没有直接关系。在一些实施例中，晶圆本身将使用本文所述的方法进行处理(蚀刻、选择性注入等)，而更频繁地将在沉积(或以其他方式形成)在晶圆上的一个或多个的层的处理期间采用本文描述的方法。本领域技术人员将认识到，在集成电路或其他半导体器件的制造工艺期间连续形成和处理多个层。因此，在典型器件或电路的制造工艺期间，图1所示的步骤可能会重复多次，每次衬底都包括待处理的附加层。
15.继续图1的步骤4，在衬底上沉积掩模层。掩模层在常规半导体领域中是已知的。在一些实例中，掩模层由光刻胶材料形成，通常是感光的聚合物——这意味着材料的一个或多个属性在暴露于光源时会发生变化。在其他情况下，掩模层是所谓的硬掩模层，该硬掩模层本身可使用例如其顶部上的光刻胶层进行图案化，并且然后一旦图案化，硬掩模层就用作用于蚀刻或以其他方式处理一个或多个下层的掩蔽层。尽管未示出，但本领域技术人员将认识到，可在衬底上沉积掩模层之前在衬底上沉积一个或多个附加层，诸如底部抗反射涂层(barc)层、缓冲层等。
16.氧化硅和氮化硅，有时在本文中分别称为氧化物和氮化物，是常规使用的硬掩模层的两个实例，但本发明不旨在限于这些实例。例如，在一些应用中，对于特定光刻步骤，可同时使用氧化物层和氮化物层。在其他应用中，可采用氮氧化硅层作为硬掩模。在其他应用中，可采用含金属的硬掩模层，诸如tin，或ti、w、zr的氧化物等。一旦通过本文的教导获知，本领域技术人员将认识到可用作硬掩模层的其他材料。此外，在本说明书中，除非上下文另有要求，否则术语掩模层与硬掩模层(hard mask layer/hardmask layer)将可互换使用。
17.作为所采用的材料和沉积工艺的伪像，也可能是下层材料和形貌的伪像，掩模层具有与其相关的内应力。处理期间的温度波动会加剧内应力，特别是当掩模层和下层的相
应热膨胀系数(cte)失配时。尽管在沉积掩模层时这种内应力本身不是问题，但一旦掩模层被图案化(如下面关于图1的步骤8和10更全面地描述)，内应力会导致图案化的掩模层扭曲或变型——这进而会导致施加在下面的衬底上的期望图案的保真度降低。随着集成电路等最小部件尺寸深入到亚微米范围，这种现象变得越来越成问题。在此类部件尺寸下，即使掩模层的标称变形也会在图案化工艺中导致不可接受的结果。
18.图1的步骤6表示处理掩模层以补偿内应力的步骤。在硬掩模层已沉积在衬底上之后，处理硬掩模层以补偿、减少或以其他方式调整内应力。这种工艺的一个实例是热处理，如将参考图2a至图2f和图3a至图3c更详细地描述的。参考图4a至图4h和图5a至图5c更详细描述的另一实例涉及在掩模层上沉积应力补偿层以抵消(中和)内应力的影响。
19.继续该工艺，然后对掩模层本身进行图案化，如图1的步骤10所示。在一些实施例中，光刻胶层沉积在掩模层上并通过例如将光刻胶层暴露于穿过光掩模的源光来图案化光刻胶层，如本领域中已知的。然后使曝光的光刻胶层显影以对其进行图案化，这也是已知的。该图案化光刻胶层然后用作下面掩模层的掩模层，通常是诸如上述的硬掩模层。将图案化光刻胶层用作掩模，可通过例如将掩模层暴露于蚀刻剂来对关注的掩模层进行图案化，该蚀刻剂去除掩模层的被图案化光刻胶层保持暴露的部分，而被图案化光刻胶层覆盖的那些部分未被蚀刻剂去除。
20.最后，图1的步骤12表示通过图案化掩模层对衬底进行图案化。如本文所用，术语“图案化”衬底应广义地解释为包括蚀刻衬底，如下面更充分描述，但也包括其他工艺，诸如选择性地掺杂衬底的被图案化掩模层暴露的区、选择性沉积(例如，电镀、化学镀、外延生长等)衬底上的材料等。
21.参考图2a至图2f提供图1所示的工艺的一个实施例的另外的细节。从图2a开始，示出包括下面的结构22和待处理的层24的代表性衬底20。下面的结构22示意性地表示晶圆或其他结构支撑物(如果有的话)以及形成在支撑物之上、之中或上方的任何层、材料或结构。换句话说，下面的结构22旨在代表上面已沉积或以其他方式形成层24的任何结构。在图2a所示的制造状态下，掩模层26已沉积在衬底20上。例如，图2a可表示制造工艺中间阶段期间的集成电路的一部分。在此非限制性实例中，层24可以是沉积厚度介于约至约范围内的多晶硅层。在本文中通常称为硬掩模层的掩模层26是例如沉积的氧化硅层，同样沉积至约至约的厚度。掩模层26与下层24不必具有相同的厚度，并且通常情况并非如此。相反，如本领域技术人员将了解，掩模层26的厚度可通过不仅考虑下层的厚度和材料，而且还考虑用于掩模层本身的材料、待执行的图案化类型、掩模层26的承受后续处理的能力(诸如承受被用于对下层24进行图案化的蚀刻剂蚀刻掉的能力)以及许多其他因素来确定。另一要考虑的因素是，在层24被图案化之后，掩模层26是否会被去除，是否会保留为工艺的简单伪像，或是否会保留并在最终产品中发挥某些功能(例如，用作用于后续光刻步骤的抗反射涂层或用作绝缘体等)。如此，本文提供的具体范围旨在作为指导而不是对本文公开范围的全部内容的限制或约束。
22.如上所述，掩模层26在沉积时具有固有内应力，当精细部件被图案化到该层中时，这会导致扭曲和变形。在沉积掩模层26之后，使其经受工艺以补偿或抵消内应力，如图1的步骤6所示。在一个实施例中，补偿工艺是热处理，如图2a中的箭头25示意性地表示。下面将
参考图3a至图3c提供这种示例性工艺的另外的细节。
23.继续该工艺，图2b示出制造阶段，其中，光刻胶材料层28已沉积在掩模层26上。本领域技术人员熟悉光刻胶材料及其应用和用途，并为简洁起见而此处不再赘述其细节。本文的教导适用于广泛范围的光刻胶，包括市售的光刻胶、正性抗蚀剂、负性抗蚀剂等。在图2a至图2f所示的示例性实施例中，使用常规技术来将光刻胶层28沉积至例如约至约至约的厚度。接下来，如图2c所示，对光刻胶层28进行图案化。这可使用例如已知的光刻技术或可能使用离子束或电子束光刻或其他此类技术来完成。
24.图2d示出将图案化光刻胶层28用作掩模来对掩模层26进行图案化的制造阶段中的器件。在掩模层26是氧化硅的实施例中，例如，可采用诸如氢氟酸(hf)或缓冲氧化物蚀刻溶液的湿蚀刻。可选地，可采用干蚀刻，诸如使用cf4、sf6、nf3等的等离子体蚀刻。一旦被本发明告知，其他替代的蚀刻工艺和蚀刻剂可通过常规实验得到。
25.在图2e中，在掩模层26已被图案化之后，剩余的光刻胶层28已经被去除。取决于层的组分和材料以及具体的蚀刻工艺，在图2d所示的图案化步骤期间可去除一些或全部光刻胶层28。然而，在大多数情况下，将保留一些光刻胶层28。可诸如通过剥离、灰化、氧等离子体等去除此剩余层。在又其他实施例中，剩余的光刻胶层28可留在图案化掩模层26上并在一些后续工艺步骤(未示出)中去除。
26.接下来，如图2f所示，将掩模层26用作图案化掩模来对层24进行图案化。由于掩模层26经过应力补偿工艺(图1的步骤6)，并且因此消除或至少大大减少了其中固有的内应力，一旦图案化的掩模层26不经受到扭曲和变形，则因此在对层24进行图案化时提供对期望图案的更大的分辨率和保真度。在层24是多晶硅层的实施例中，各种蚀刻工艺是已知的，诸如用例如基于hno3的化学物质的湿蚀刻、使用例如基于氟或基于氯的化学物质的干蚀刻等。尽管多晶硅蚀刻工艺的细节与本教导不直接相关，但本领域技术人员将认识到，期望在层24(诸如此代表性实施例中的多晶硅)与掩模层(诸如本代表性实施例中的氧化硅)之间具有相对高程度的蚀刻选择性，以维持掩模层的功能。
27.在图2f所示的步骤之后，可继续处理，诸如在一些实例中通过去除掩模层26并随后在图案化层24上方沉积一个或多个附加层。在又其他实施例中，掩模层26可保留并且并入至所得结构中。此外，尽管图2f将层24的图案化示出为蚀刻工艺，但如上所述，本文中使用的术语图案化旨在足够广泛地被解释为涵盖多种工艺，包括蚀刻、选择性掺杂、选择性地生长材料等。
28.现在转向图3a至图3c，提供应力补偿工艺的此实施例的另外的细节。在此视图中，层24和下面的结构22未单独示出，而是由衬底20共同示出。图3a示出其中掩模层26沉积在衬底20上的状态。在此代表性实施例中，掩模层26是氧化硅并所沉积的掩模层26具有内应力。例如，对于以约力。例如，对于以约至约的厚度范围沉积的典型氧化物掩模层，内应力可以是约300mpa的压缩应力。此内应力由图3a中的箭头27示意性地示出。图3a中的箭头25还示意性地示出掩模层26所经受的热工艺。在一个代表性实施例中，掩模层26经受快速热退火(rta)工艺，由此该层(以及其形成一部分的器件)在相对较短的时间段内从室温(或接近室温)迅速升高至高温。例如，在示例性rta工艺中，器件可在约30秒至1分钟的时段内快速经受约600℃至约800℃的温度。在另一代表性实施例中，掩模层26(以及其形成一部分的器
件)放置在熔炉内并经受较慢的升温和降温。例如，示例性炉退火工艺可使器件在3至5小时的时段内达到约500℃至约550℃的温度。可选地，在将器件升温至目标温度之前，可首先采用在较低温度下进行短时间的初始预热工艺。作为又一实例，可采用rta与炉退火的组合。
29.不受任何特定理论或基础模型的束缚，据信掩模层26的原子将由于热工艺而迁移到相对稳定的位置。因此，硬掩模层的内应力被完全释放并消除或显著降低。结果如图3b所示，其中，压缩应力(图3a中的箭头27)从掩模层26去除。然后，如图3c所示，当随后对掩模层26进行图案化(使用例如图2b至图2e所示的工艺步骤)时，没有内应力意味着图案化的掩模层26不会扭曲或变形或以其他方式遭受会以其他方式出现的分辨率和图案保真度的下降。
30.现在将参考图4a至图4h描述另一实施例工艺流程。图4a所示的结构是与图2a所示的中间结构相同的中间结构——包括下面的结构22的衬底，在该下面的结构上沉积待处理的层24，该层24上形成有掩模层26。如在上面的实例中，层24是沉积至介于约到约的范围内的厚度的多晶硅层，并且掩模层26是厚度介于约到约的氧化硅层。掩模层26在沉积时具有内应力，当精细部件被图案化到该层中时，这会导致扭曲和变形。
31.然而，在此实施例中，不采用热工艺来补偿掩模层26的内应力。相反，如图2b所示，应力补偿层30沉积在掩模层26的顶部。如下文将更详细地描述，应力补偿层30向掩模层26提供相反或抵消的应力，以在掩模层26被图案化后减少或消除掩模层26的变形。在一个示例性实施例中，应力补偿层30是形成为厚度介于约至约的氮化硅层。
32.继续该工艺，图4c示出制造阶段，其中，光刻胶材料层28已沉积在应力补偿层30上。本领域技术人员熟悉光刻胶材料及其应用和用途，并为简洁起见而此处不再赘述其细节。本文的教导适用于广泛范围的光刻胶，包括市售的光刻胶、正性抗蚀剂、负性抗蚀剂等。在图4a至图4h所示的示例性实施例中，使用常规技术来将光刻胶层28沉积至例如约至约的厚度。接下来，如图4d所示，对进行光刻胶层28图案化。这可使用例如已知的光刻技术或可能的使用离子束或电子束光刻或其他此类技术来完成。
33.图4e示出将图案化光刻胶层28用作掩模来对应力补偿层30进行图案化时的制造阶段中的器件。在应力补偿层30为氮化硅的实施例中，例如，可采用湿蚀刻，诸如通过热磷酸(h3po4)等。可选地，可采用干蚀刻，诸如使用cf4、sf6、nf3等的等离子体蚀刻。一旦被本发明告知，其他替代的蚀刻工艺和蚀刻剂可通过常规实验得到。
34.在图4f中，在已经图案化应力补偿层30之后，剩余的光刻胶层28已经被去除。取决于层的组分和材料以及具体的蚀刻工艺，在图4e所示的图案化步骤期间可去除一些或全部光刻胶层28。然而，在大多数情况下，将保留一些光刻胶层28。可诸如通过剥离、灰化、氧等离子体等去除此剩余层。在又其他实施例中，剩余的光刻胶层28可留在图案化应力补偿层30上并在一些后续工艺步骤(未示出)中去除。
35.接下来，如图4g所示，继续对掩模层26进行图案化，在这种情况下将应力补偿层30用作图案。尽管掩模层26和应力补偿层30都可在同一蚀刻室中蚀刻，但本领域技术人员将认识到，鉴于它们不同的材料组分，蚀刻这两个相应层需要不同的蚀刻化学物质和参数。在一些实施例中，在两个单独的腔室中蚀刻这两个层。因为掩模层26与应力补偿层30具有相互抵消的相反内应力(见图1的步骤6)，所以这些层用于保持对图案的保真度并在它们被图
案化时不会遭受扭曲和变形。
36.如图4h所示，掩模层26和应力补偿层30共同用作层24的后续蚀刻的掩蔽层。在层24是多晶硅层的实施例中，各种蚀刻工艺是已知的，诸如用例如基于hno3的化学物质的湿蚀刻、使用例如基于氟或基于氯的化学物质的干蚀刻等。尽管多晶硅蚀刻工艺的细节与本教导不直接相关，但本领域技术人员将认识到，期望在层24(诸如此代表性实施例中的多晶硅)与掩模层26和应力补偿层30中的至少一个以及优选地两个之间具有相对高程度的蚀刻选择性。
37.在图4h所示的步骤之后，可继续处理，诸如在一些实例中通过去除应力补偿层30和掩模层26，并随后在图案化层24上方沉积一个或多个附加层。在又其他实施例中，应力补偿层30和掩模层26中的一个或两个可保留并且并入到所得结构中。此外，尽管图4g将层24的图案化示出为蚀刻工艺，但如上所述，本文中使用的术语图案化旨在被解释为足够广泛地涵盖多种工艺，包括蚀刻、选择性掺杂、选择性地生长材料等。
38.现在转向图5a至图5c，提供应力补偿工艺的此实施例的另外的细节。在此视图中，层24和下面的结构22未单独示出，而是由衬底20共同示出。图5a示出其中掩模层26沉积在衬底20上的状态。在此代表性实施例中，掩模层26是氧化硅并所沉积的掩模层26具有内应力。例如，对于以约力。例如，对于以约至约的厚度范围沉积的典型氧化物掩模层，内应力可以是约300mpa的压缩应力。此内应力由图5a中的箭头27示意性地示出。
39.接下来，如图5b所示，应力补偿层30沉积在掩模层26上。在一个实例中，应力补偿层30是沉积至厚度为约至约的氮化硅层，并以具有拉伸内应力(与掩模层26中存在的压缩内应力相反)的这种方式沉积。应力工程应力补偿层30的技术和参数调整在本领域技术人员的掌握范围内，并在本文无需赘述。然而，简而言之，应当了解，拉伸应力的水平可通过包括膜厚度在内的许多因素而变化。在实施例中，应力补偿层30通过cvd工艺沉积，其中，可改变相对反应物流速、沉积压力和温度以改变介电层的组分，从而控制拉伸或压缩应力的水平。例如，氮化硅(例如，sin、si
x
ny)或氮氧化硅(例如，si
x
ony)层，其中，可根据如本领域已知的cvd工艺变量来选择化学计量比x和y，以实现沉积介电层中的期望的拉伸或压缩应力。例如，cvd工艺可以是低压化学气相沉积(lpcvd)工艺、原子层cvd(alcvd)工艺或等离子体增强cvd(pecvd)工艺。
40.根据一些实施例，应力补偿层30在低于多晶硅层24的再结晶温度的温度下沉积。例如，尽管精确的再结晶温度取决于掺杂的水平和类型，但在小于约600℃的温度下的沉积通常足以防止非晶多晶硅栅电极部分再结晶。传统的cvd前体，诸如硅烷(sih4)、乙硅烷(si2h6)、二氯硅烷(sih2cl2)、六氯二硅烷(si2cl6)、btbas等，可有利地用于cvd工艺中以形成应力补偿层。
41.例如，用于形成拉伸应力氮化物介电层的低温lpcvd工艺包括在约400℃至约600℃的温度和约0.1torr至约10torr的压力下供应沉积的六氯二硅烷(hcd)(si2cl6)和nh3气态前体。nh3对hcd体积气体比为约0.1至约500，其中，应力随着体积比的增加而增加。
42.例如，用于形成压缩应力氮化物层的低温pecvd工艺可包括在约300℃至约600℃的沉积温度下、在50mtorr至约5torr的压力和约100瓦至约3,000瓦的rf功率下供应硅烷(sih4)和nh3气态前体。rf功率频率在从约50khz至约13.56mhz。压缩应力随功率和频率的增加而增加。当然，上述实施例仅仅是实例，并且不旨在定义或以其他方式约束或限制本发明
的范围。使用以上描述的这种技术可容易地获得在从约600mpa至约1200mpa范围内的拉伸应力。
43.现返回到图5b，应力补偿层30的内部拉伸应力由箭头29示意性地示出。如示意性地所示，应力补偿层30的拉伸应力(箭头29)抵消并补偿掩模层26的压缩应力(箭头27)。然后，如图5c所示，当应力补偿层30和掩模层26随后被图案化时(使用例如图4b至图4g所示的工艺步骤)，内应力的抵消意味着图案化层不会扭曲或变形否，或以其他方式遭受会以其他方式出现的分辨率和图案保真度的下降。以这种方式，可实现最小部件尺寸、间距和间隔的更紧密的公差。
44.本领域技术人员将认识到，本发明的范围不限于通过具有拉伸应力的氮化物层来补偿具有压缩应力的氧化物掩模层。例如，具有压缩应力的氮化物掩模层可由具有拉伸应力的另一氮化物层补偿。同样，具有拉伸应力的氮化物掩模层可由具有压缩应力的另一氮化物层补偿。可选地，可使用氧化物应力补偿层来补偿氮化物硬掩模，无论是在压缩应力还是拉伸应力下。此外，热工艺实施例与应力抵消实施例不是相互排斥的——预想的实施例中对具有不同应力取向的一个或多个层使用热工艺。
45.现在转向图6a至图6f，示出用于形成诸如finfet的半导体器件的代表性实施例。图6a至图6c提供图1的形成衬底的步骤1的细节。在此情况下，衬底20包括由半导体层102形成的鳍结构110。层104和106是鳍形成工艺的伪像并随后被去除，如图6b所示。在图6b中还示出绝缘区的形成，诸如围绕鳍结构110下部的sti区112。这些结构及其形成步骤是本领域技术人员已知的。最后，如图6c所示，在鳍结构110上方形成氧化物层114和层24。在此实例中，对应于图2a至图2f和图4a至图4h所示的层24的层24是多晶硅层。
46.继续图6d，掩模层26沉积在层24上，其对应于图2a所示的掩模层26。如此，如上所述，掩模层26具有与其相关联的内应力。图6e示意性地示出热工艺(箭头25)，其中，掩模层26经受热处理，诸如上述热处理中的一种或多种，以减少或消除内应力。如上所述，此热工艺释放或以其他方式降低掩模层的内应力。以这种方式，当掩模层26被图案化为精细部件时，掩模层26较少经受扭曲和变形，如图6f所示。此图案化掩模层26然后用作用于对下层24进行图案化(蚀刻等)的掩模。应注意，在图6f中未示出光刻胶层28的形成和图案化，但本领域技术人员将认识到，如上所述，将采用这些步骤来对掩模层26进行图案化。然后，可将图案化的掩模层26用作图案来对层24进行图案化，从而产生用于将产生的finfet器件(未示出)的栅电极(或用于替换栅极工艺的伪栅电极)。
47.尽管未示出，但本领域技术人员将认识到，可使用图4a至图4h和图5a至图5c所示的应力抵消工艺代替图6e所示的热工艺。在该情况下，可采用应力补偿层，诸如上面描述的层30，以提供相反的补偿应力(例如，压缩应力掩模层上方的拉伸应力层，或拉伸应力掩模层上方的压缩应力层)。
48.现在转向图7a至图7d，示出用于形成诸如全环栅(gaa)晶体管的半导体器件的代表性实施例。图7a和图7b提供图1的形成衬底的步骤1的细节。在此情况下，衬底20包括两个不同半导体结构的交替层的堆叠结构，诸如si与sige交替层的堆叠件。如图7b所示，层24(在此实施例中也是多晶硅层)形成在衬底20的顶部，并且掩模层26形成在层24上。鉴于大多数gaa晶体管的深亚微米尺寸，此类器件特别容易受掩模层变形的影响。因此，确保消除或至少最小化掩模层26中的内应力和不平衡应力是特别有益的。图7c示出采用由箭头25示
意性地示出的热工艺来减少或消除掩模层26中的应力的实施例。与本文所述的其他实施例一样，应力补偿层30可作为图7c所示的热工艺(箭头25)的代替或补充而使用。在图8a中示出这种实施例，这示出形成在掩模层26顶部的应力补偿层30(如在先前实施例中更充分地描述)。
49.返回到图7d，提供对掩模层26进行图案化的结果(包括例如形成光刻胶层28、对其进行图案化等，未示出)，其中，所得结构提供用于形成的gaa晶体管的栅电极或伪栅电极。同样，如图8b所示，可以同样利用对原始图案的高分辨率和保真度对掩模层26以及应力补偿层30进行图案化。
50.已被本发明告知，本领域技术人员将理解，可使用在此描述的工艺及其变型来形成许多其他晶体管架构(包括平面晶体管和多栅极晶体管)。尽管层24在本文中被描述为多晶硅，但本发明不限于该材料，也不限于为掩模层26、应力补偿层30等标识的材料。另外，本文描述的方法可在集成电路的处理期间对于许多不同的层重复多次，如本领域技术人员将理解的。
51.本文公开的实施例的一个通用方面包括用于形成半导体器件的方法，包括：在衬底上方形成材料层。所述方法还包括：在所述材料层上方形成掩模层，所述掩模层具有内应力。所述方法还包括：对所述掩模层执行应力补偿工艺，以调整所述掩模层的所述内应力。
52.本文公开的实施例的另一通用方面包括用于形成半导体器件的方法，包括：在衬底上沉积待图案化的层。所述方法还包括：在待图案化的层上方沉积具有内应力的掩模层。所述方法还包括：至少部分补偿所述掩模层的所述内应力。所述方法还包括：在至少部分补偿所述内应力的步骤之后对所述掩模层进行图案化。
53.本文公开的实施例的又一通用方面包括形成半导体器件的方法，包括：在衬底上形成材料层。所述方法还包括：在所述材料层上沉积掩模层，所述掩模层具有内应力值。所述方法还包括：降低所述掩模层的所述内应力值。所述方法还包括：在降低所述掩模层内的所述内应力值的步骤之后对所述掩模层进行图案化。
54.本技术的一些实施例提供了一种用于形成半导体器件的方法，包括：在衬底上方形成材料层；在所述材料层上方形成掩模层，所述掩模层具有内应力；以及对所述掩模层执行应力补偿工艺，以调整所述掩模层的所述内应力。在一些实施例中，对所述掩模层执行应力补偿工艺的步骤包括对所述掩模层执行热工艺。在一些实施例中，所述热工艺是快速热退火工艺。在一些实施例中，所述热工艺是炉退火工艺。在一些实施例中，所述应力补偿工艺包括在所述掩模层上形成第二掩模层，所述第二掩模层相对于所述掩模层具有补偿内应力。在一些实施例中，所述掩模层具有拉伸内应力，并且所述第二掩模层具有压缩内应力。在一些实施例中，方法还包括：在对所述掩模层执行所述应力补偿工艺之后对所述掩模层进行图案化。在一些实施例中，对所述掩模层进行图案化包括在所述掩模层上形成光刻胶层，对所述光刻胶层进行图案化，并将所述图案化光刻胶层用作蚀刻掩模来蚀刻所述掩模层。在一些实施例中，方法还包括：将所述掩模层用作硬掩模来对所述材料层进行图案化。
55.本技术的另一些实施例提供了一种用于形成半导体器件的方法，包括：在衬底上沉积待图案化的层；在所述待图案化的层上方沉积具有内应力的掩模层；以及至少部分补偿所述掩模层的所述内应力；以及在至少部分补偿所述内应力的步骤之后对所述掩模层进行图案化。在一些实施例中，至少部分地补偿所述掩模层的内应力的步骤包括使所述掩模
层经受热处理以释放所述内应力。在一些实施例中，至少部分地补偿所述掩模层的内应力的步骤包括沉积具有抵消所述掩模层的内应力的第二内应力的第二掩模层。在一些实施例中，所述内应力是拉伸的或压缩的，并且所述第二内应力相应地是压缩的或拉伸的。在一些实施例中，所述压缩内应力与所述拉伸内应力具有相同的量级。在一些实施例中，方法还包括：在对所述掩模层进行图案化之后，通过对所述待图案化的层进行蚀刻、选择性掺杂或在所述待图案化的层上选择性生长材料来对所述待图案化的层进行图案化。在一些实施例中，所述掩模层是选自由氧化硅、氮化硅、氮氧化硅、金属氮化物和金属氧化物组成的组的材料。
56.本技术的又一些实施例提供了一种形成半导体器件的方法，包括：在衬底上形成材料层；在所述材料层上沉积掩模层，所述掩模层具有内应力值；降低所述掩模层的所述内应力值；以及在降低所述掩模层内的所述内应力值的步骤之后对所述掩模层进行图案化。在一些实施例中，降低所述掩模层的所述内应力值的步骤包括使所述掩模层经受热处理以降低所述内应力。在一些实施例中，降低所述掩模层的所述内应力值的步骤包括：形成具有第一应力的第一掩模子层，并在所述第一掩模子层上形成具有第二应力的第二掩模子层，所述第二应力抵消所述第一应力。在一些实施例中，所述第一应力是压缩的，并且第二应力是拉伸的。
57.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。