芯片的制备方法及芯片与流程

1.本技术涉及半导体技术领域，特别是涉及一种芯片的制备方法及芯片。


背景技术：

2.目前半导体芯片使用的划片刀普遍为25um，划片刀痕30um左右。为保证将晶圆内的芯片切割成独立管芯，且保证不伤及管芯结构，版图设计的划片道一般为80um左右。
3.金属场板经湿法蚀刻后会存在1：1.2左右的侧向腐蚀(按照金属场板厚度单边侧向腐蚀约为6um)，导致金属场板内缩。这样实际晶圆上划片道尺寸将由版图内的80um增加到92um左右，造成极大的管芯区域的面积浪费。由于掺杂区宽度、金属场板、有源区面积分别对反向浪涌、vr和vf参数有很大影响，单颗芯片尺寸固定的情况下，综合考量可靠性结果及各项参数能达到要求，掺杂区宽度、金属场板、有源区的尺寸无法牺牲单个尺寸保全其它尺寸，因而湿法腐蚀过腐蚀还会造成产品电性参数不良，使得产品性能不突出，市场竞争力不强。


技术实现要素：

4.本技术旨在提供一种芯片的制备方法及芯片，旨在提升了管芯区域的结构所占空间，从而提升芯片的性能。
5.第一方面，本技术实施例提出了一种芯片的制备方法，包括以下步骤：提供晶圆，所述晶圆包括划片道区域和管芯区域，所述划片道区域至少包围部分所述管芯区域；
6.获取所述划片道区域所需的第一尺寸；
7.根据所述划片道区域所需的第一尺寸，确定所述管芯区域所需的第二尺寸；
8.根据所述管芯区域所需的第二尺寸，确定分配到所述管芯区域内的至少一种结构的尺寸；
9.所述第一尺寸与所述第二尺寸的比值范围为1：24-1：18。
10.在所述根据所述管芯区域所需的第二尺寸，分配到所述管芯区域内的至少一种结构的尺寸的步骤中，包括：
11.获取管芯区域内的各结构的实时性能参数，并将各结构的实时性能参数与各结构的预设性能参数比较，得出各结构的参数差值；
12.根据各参数差值的大小，等比例改变各参数差值对应结构的尺寸；或者，
13.根据各参数差值的大小，获取最大的参数差值，并改变最大的参数差值对应结构的尺寸；或者，
14.根据各参数差值的大小，等比例改变最大的参数差值对应结构的尺寸，并平均改变其他的参数差值对应结构的尺寸。
15.在所述获取划片道区域所需的第一尺寸的步骤之前，还包括：根据金属场板的厚度和金属场板的侧向腐蚀深度，获取划片道区域所需的第一尺寸。
16.其中，当所述金属场板的厚度为6μm-10μm，并且所述金属场板的侧向腐蚀深度为7
μm-12μm时，所述第一尺寸为25μm-35μm。
17.本技术的一种实施例中，所述管芯区域包括有源区、掺杂区以及金属场板。
18.在所述根据所述管芯区域所需的第二尺寸，确定分配到所述管芯区域内的至少一种结构的尺寸的步骤中,具体为：改变所述有源区的尺寸，改变后的所述有源区的尺寸为540μm-560μm。
19.在所述根据所述管芯区域所需的第二尺寸，确定分配到所述管芯区域内的至少一种结构的尺寸的步骤中,具体为：改变所述掺杂区的尺寸，改变后的所述掺杂区的尺寸为20μm-30μm。
20.在所述根据所述管芯区域所需的第二尺寸，确定分配到所述管芯区域内的至少一种结构的尺寸的步骤中,具体为：改变所述金属场板的尺寸，改变后的所述金属场板的尺寸为600μm-640μm。
21.本技术的一种实施例中，所述划片道区域包括多条第一划片道和多条第二划片道，多条所述第一划片道沿第一方向设置，多条所述第二划片道沿第二方向设置，多条所述第一划片道和多条所述第二划片道交叉形成多个所述管芯区域。
22.第二方面，本技术实施例还提供了一种芯片，采用上述芯片的制备方法制成，所述芯片包括：管芯区域；划片道区域，至少包围部分所述管芯区域。
23.根据本技术实施例提供的一种芯片的制备方法及芯片，通过提供晶圆，晶圆包括划片道区域和管芯区域，划片道区域至少包围部分所述管芯区域；并获取划片道区域所需的第一尺寸；根据划片道区域所需的第一尺寸，确定管芯区域所需的第二尺寸；根据管芯区域所需的第二尺寸，确定分配到管芯区域内的至少一种结构的尺寸；其中，第一尺寸与第二尺寸的比值范围为1：24-1：18。在不改变芯片尺寸的前提下，将原本的管芯区域内的至少一种结构向划片道区域位置扩张，这样在腐蚀金属场板的时候发生过腐，预留出可供划片刀进入划片道区域的空间，且提升了管芯区域的结构所占空间，从而提升芯片的性能。
附图说明
24.下面将参考附图来描述本技术示例性实施例的特征、优点和技术效果。在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例绘制，仅用于示意相对位置关系，某些部位的层厚采用了夸大的绘图方式以便于理解，附图中的层厚并不代表实际层厚的比例关系。
25.图1为现有技术的芯片的平面俯视图；
26.图2为基于图1的剖视图；
27.图3为本技术的方法流程图；
28.图4为本技术的尺寸分配的具体方式的流程图；
29.图5为本技术第一实施例的示例一的平面俯视图；
30.图6为本技术第一实施例的示例一的剖视图；
31.图7为本技术第一实施例的示例二的剖视图；
32.图8为本技术第一实施例的示例三的剖视图；
33.图9为本技术第二实施例的剖视图；
34.图10为本技术第三实施例的剖视图。
35.附图标记说明：
36.1、管芯区域；11、掺杂区；12、金属场板；13、有源区；14、外延层；
37.2、划片道区域。
具体实施方式
38.下面将详细描述本技术的各个方面的特征和示例性实施例。在下面的详细描述中，提出了许多具体细节，以便提供对本技术的全面理解。但是，对于本领域技术人员来说很明显的是，本技术可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本技术的示例来提供对本技术的更好的理解。在附图和下面的描述中，至少部分的公知结构和技术没有被示出，以便避免对本技术造成不必要的模糊；并且，为了清晰，可能夸大了区域结构的尺寸。此外，下文中所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。
39.下述描述中出现的方位词均为图中示出的方向，并不是对本技术的具体结构进行限定。在本技术的描述中，还需要说明的是，除非另有明确的规定和限定，术语“安装”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸式连接，或一体地连接；可以是直接相连，也可以间接相连。对于本领域的普通技术人员而言，可视具体情况理解上述术语在本技术中的具体含义。
40.半导体(semiconductor)，指常温下导电性能介于导体(conductor)与绝缘体(insulator)之间的材料，其是指一种导电性可受控制，范围可从绝缘体至导体之间的材料。常见的半导体材料有硅、锗、砷化镓等，而硅更是各种半导体材料中，在商业应用上最具有影响力的一种。
41.(肖)特基二极管是以其发明人肖特基博士(schottky)命名的，肖特基势垒二极管(schottkybarrierdiode,简称sbd)不是利用p型半导体与n型半导体接触形成pn结原理制作的，而是利用金属与半导体接触形成的金属-半导体结原理制作的。因此，sbd也称为金属-半导体(接触)二极管或表面势垒二极管，它是一种热载流子二极管。
42.参照图1-图2所示，以现有的肖特基产品为例，现有的肖特基产品为芯片，该芯片包括管芯区域和划片道区域，其中管芯区域包括外延层，外延层内形成掺杂区，外延层靠近掺杂区的一侧形成有源区，有源区背离外延层的一侧形成金属场板。
43.目前芯片使用的划片刀的宽度普遍为25um，使得划片刀痕为30um，为保证将晶圆内的芯片切割成独立管芯，且保证不伤及管芯区域，版图设计的划片道区域的总宽度一般为80um。
44.由于金属场板经湿法蚀刻后会存在1：1.2的侧向腐蚀(按照金属场板厚度单边侧向腐蚀约为6um)，导致金属场板内缩，这样实际晶圆上划片道区域的总体尺寸将由版图内的80um增加到92um左右，造成极大的面积浪费。这种浪费也使得管芯区域占用的面积减小，管芯区域的面积直接影响芯片性能，其中，掺杂区宽度影响反向浪涌，金属场板宽度影响反向击穿电压(vr)，有源区宽度影响正向压降电压(vf)。单颗芯片尺寸固定的情况下，综合考量可靠性结果及各项参数能达到要求，掺杂区、金属场板、有源区的尺寸无法牺牲单个尺寸保全其它尺寸，湿法腐蚀过腐蚀还会造成产品电性参数不良，使得产品性能不突出，市场竞争力不强。
45.基于上述问题，下面以肖特基产品为例，对其芯片的制备方法进行说明。
46.第一实施例
47.如图3所示，本技术实施例提出了一种芯片的制备方法，包括以下步骤：
48.s001、提供晶圆，所述晶圆包括划片道区域和管芯区域1，所述划片道区域至少包围部分所述管芯区域1；
49.s002、获取所述划片道区域所需的第一尺寸；
50.s003、根据所述划片道区域所需的第一尺寸，确定所述管芯区域1所需的第二尺寸；
51.s004、根据所述管芯区域1所需的第二尺寸，确定分配到所述管芯区域1内的至少一种结构的尺寸；
52.s005、所述第一尺寸与所述第二尺寸的比值范围为1：24-1：18。
53.根据本技术实施例提供的一种芯片的制备方法，在不改变芯片尺寸的前提下，将原本的管芯区域1内的至少一种结构向划片道区域位置扩张，这样在腐蚀金属场板12的时候发生过腐，预留出可供划片刀进入划片道区域的空间，且提升了管芯区域1的结构所占空间，从而提升芯片的性能。
54.其中，管芯区域1包括外延层14，外延层14内形成掺杂区11(在本实施例中可以为掺杂区11)，外延层14靠近掺杂区11的一侧形成有源区13，有源区13背离外延层14的一侧形成金属场板12。
55.在所述s002的步骤之前，还包括：根据金属场板12的厚度和金属场板12的侧向腐蚀深度，获取划片道区域所需的第一尺寸。其中，当所述金属场板12的厚度为6μm-10μm，并且所述金属场板12的侧向腐蚀深度为7μm-12μm时，所述第一尺寸原本为35μm-45μm，减少8μm-12μm，最后的第一尺寸为25μm-35μm，相应地，增加后的第二尺寸为450μm-840μm。
56.在s004步骤中，如图4所示，考虑到将划片道区域富余出的尺寸加到管芯区域1内的掺杂区11、金属场板12或有源区13，可使芯片的反向浪涌、vr或vf的某一单项性能相当突出，从而提升芯片性能，而为了保证性能最差的结构得到分配，具体方式为：
57.获取管芯区域1内的各结构的实时性能参数，并将各结构的实时性能参数与各结构的预设性能参数比较，得出各结构的参数差值；
58.根据各参数差值的大小，获取最大的参数差值，并改变最大的参数差值对应结构的尺寸。
59.在获取实时性能参数和预设性能参数中，具体可以通过现有芯片进行多次实验获取，并传输获取的性能参数至控制器，通过控制器对其进行比较，获取差值。
60.根据上述方式，首先给有源区13、金属场板12和掺杂区11分别设置预设性能参数，再获取有源区13、金属场板12和掺杂区11的各个实时性能参数，并相应获得各个参数的差值，根据差值大小进行排列，获取最大差值对应的结构，并将划片道区域减小的尺寸增加到该结构上。
61.如图5-图6所示，作为示例一，若正向压降电压vf的参数差值最大，即正向压降电压vf对应的有源区13尺寸较小，从而需要改变所述有源区13的尺寸，将划片道区域减小的尺寸8μm-12μm增加到所述有源区13，并最终得到有源区13的尺寸为540μm-560μm，以此提升芯片的正向压降电压vf，即额定电流下对应的电压，提升芯片的电学性能。
62.如图7所示，作为示例二，若反向浪涌的参数差值最大，即反向浪涌对应的掺杂区11尺寸较小，从而需要改变所述掺杂区11的尺寸，将划片道区域减小的尺寸8μm-12μm增加到掺杂区11的尺寸，改变后的所述掺杂区11的尺寸为20μm-30μm。通过增加掺杂区11的尺寸，可以增加反向浪涌的耐受能力，确保芯片在反向击穿电压vr在电池意外地极性相反地连接的情形下也不会击穿，从而提升芯片的电学性能。
63.如图8所示，作为示例三，若反向击穿电压vr的参数差值最大，即反向击穿电压vr对应的金属场板12尺寸较小，从而需要改变所述金属场板12的尺寸，将划片道区域减小的尺寸8μm-12μm增加到所述金属场板12，改变后的所述金属场板12的尺寸为600μm-640μm。通过增加金属场板12的尺寸，从而提高反向击穿电压vr的高可靠性，使得芯片具有较高的电学性能。
64.需要说明的是，本实施例中，优先分配尺寸到有源层，提升芯片的正向压降电压vf，示例一为最优选的实施方案，其次分配尺寸到金属场板12和掺杂区11，以提升芯片的反向击穿电压vr和反向浪涌。
65.本技术的一种实施例中，所述划片道区域包括多条第一划片道和多条第二划片道，多条所述第一划片道沿第一方向设置，多条所述第二划片道沿第二方向设置，多条所述第一划片道和多条所述第二划片道交叉形成多个所述管芯区域1。具体地，第一方向和第二方向相互垂直，使得每个晶圆上形成阵列状的多个管芯区域1。
66.第二实施例
67.如图4和图9所示，本技术实施例与实施例一基本相同，区别在于，本实施例中，在所述根据所述管芯区域1所需的第二尺寸，分配到所述管芯区域1内的至少一种结构的尺寸的步骤中，包括：
68.获取管芯区域1内的各结构的实时性能参数，并将各结构的实时性能参数与各结构的预设性能参数比较，得出各结构的参数差值；
69.根据各参数差值的大小，等比例改变各参数差值对应结构的尺寸。
70.通过上述方式，可以根据结构的不同性能情况，等比例增大有源区13、金属场板12和掺杂区11的尺寸，使得芯片的正向压降电压vf、反向浪涌、反向击穿电压vr均得到不同程度的提升，并且各项性能的提升是根据参数差值比进行提升的，更加符合需要，使得芯片的各项电性都能得到合理提升。
71.具体地，有源区13、金属场板12和掺杂区11分别分配4μm-5μm、2μm-4μm和2μm-3μm，分配后的有源区13的尺寸为534μm-555μm，分配后的金属场板12的尺寸为592μm-634μm，分配后的掺杂区11的尺寸为12μm-23μm。
72.第三实施例
73.如图10所示，本技术实施例与实施例一基本相同，区别在于，本实施例中，在所述根据所述管芯区域1所需的第二尺寸，分配到所述管芯区域1内的至少一种结构的尺寸的步骤中，包括：
74.获取管芯区域1内的各结构的实时性能参数，并将各结构的实时性能参数与各结构的预设性能参数比较，得出各结构的参数差值；
75.根据各参数差值的大小，等比例改变最大的参数差值对应结构的尺寸，并平均改变其他的参数差值对应结构的尺寸。
76.通过上述方式，优先等比例分配给参数差值最大的对应的结构的尺寸，例如，优先等比例增大有源区13的尺寸，并将其余尺寸平均分配给金属场板12和掺杂区11，使得芯片的正向压降电压vf得到最好的提升，芯片的反向浪涌和反向击穿电压vr得到相同程度的提升，使得芯片最需要提升性能的结构尺寸可以得到有效增加，其他结构平均分配，无需计算后分配，直接平均分配，其他性能也可以得到提升，大大节约了工序。
77.具体地，有源区13、金属场板12和掺杂区11分别分配4μm-5μm、2μm-3.5μm和2μm-3.5μm，分配后的有源区13的尺寸为534μm-555μm，分配后的金属场板12的尺寸为592μm-633.5μm，分配后的掺杂区11的尺寸为12μm-23.5μm。
78.需要说明的是，本实施例中的半导体器件还可以包括其他层结构，例如衬底、正负电极等，在此就不再赘述。
79.另外，本技术实施例中，由于划片道区域交叉包围管芯区域1，且管芯区域1的四周均设有划片道区域，因而，本技术实施例所有所述的第一尺寸和第二尺寸为划片道区域尺寸的1/2和管芯区域1尺寸的1/2。
80.本技术的技术方案还可广泛应用于其他各种半导体器件的制备，如快恢复二极管(fast recovery diode，frd)、瞬态二极管(transient voltage suppressor，tvs)、开关管二极管(switch diode)、整流二极管(rectifier diode)、光源三极管、可控硅整流元件、小信号三极管等分立器件门类，均可适用上述方案。
81.应当容易地理解，应当按照最宽的方式解释本技术中的“在
……
上”、“在
……
以上”和“在
……
之上”，以使得“在
……
上”不仅意味着“直接处于某物上”，还包括“在某物上”且其间具有中间特征或层的含义，并且“在
……
以上”或者“在
……
之上”不仅包括“在某物以上”或“之上”的含义，还可以包括“在某物以上”或“之上”且其间没有中间特征或层(即，直接处于某物上)的含义。
82.文中使用的术语“层”可以指包括具有一定厚度的区域的材料部分。层可以在整个的下层结构或上覆结构之上延伸，或者可以具有比下层或上覆结构的范围小的范围。此外，层可以是匀质或者非匀质的连续结构的一个区域，其厚度小于该连续结构的厚度。例如，层可以位于所述连续结构的顶表面和底表面之间或者所述顶表面和底表面处的任何成对的横向平面之间。层可以横向延伸、垂直延伸和/或沿锥形表面延伸。半导体器件可以是层，可以在其中包括一个或多个层，和/或可以具有位于其上、其以上和/或其以下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(在其内形成触点、互连线和/或过孔)以及一个或多个电介质层。
83.最后应说明的是：以上各实施例仅用以说明本技术的技术方案，而非对其限制；尽管参照前述各实施例对本技术进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本技术各实施例技术方案的范围。