一种半导体器件及其制造方法

1.本发明涉及半导体技术领域，尤其涉及一种半导体器件及其制造方法。


背景技术：

2.与鳍式场效应晶体管相比，环栅晶体管具有的栅堆叠结构不仅形成在沟道的顶部和侧壁上，还形成在沟道的底部，从而能够抑制短沟道效应，增强环栅晶体管的栅控能力。
3.但是，在环栅晶体管具有的沟道包括至少一层纳米片的情况下，难以采用现有的防穿通注入工艺抑制环栅晶体管中寄生沟道的漏电，从而降低了环栅晶体管的工作性能。


技术实现要素：

4.本发明的目的在于提供一种半导体器件及其制造方法，用于抑制环栅晶体管中寄生沟道的漏电，提升包括该环栅晶体管的半导体器件的工作性能。
5.为了实现上述目的，本发明提供了一种半导体器件，该半导体器件包括：衬底、环栅晶体管和隔离层。
6.环栅晶体管形成在衬底上。隔离层至少填充在衬底与环栅晶体管具有的栅堆叠结构之间，且隔离层至少位于环栅晶体管具有的沟道的下方。隔离层覆盖衬底的面积小于或等于栅堆叠结构覆盖衬底的面积。
7.与现有技术相比，本发明提供的半导体器件中，隔离层至少填充在衬底与环栅晶体管具有的栅堆叠结构之间，并且隔离层至少位于环栅晶体管具有的沟道的下方。也就是说，隔离层将栅堆叠结构位于环栅晶体管具有的沟道下的部分与衬底隔离开。在此情况下，因隔离层具有隔离特性，即使本发明提供的半导体器件在工作过程中栅堆叠结构上加载有相应大小的电压，位于沟道下方的半导体结构也不会导通，从而能够抑制寄生沟道漏电，提升半导体器件的工作性能。
8.本发明还提供了一种半导体器件的制造方法，该半导体器件的制造方法包括：
9.提供一衬底。
10.在衬底上形成环栅晶体管和隔离层。隔离层至少填充在衬底与环栅晶体管具有的栅堆叠结构之间，且隔离层至少位于环栅晶体管具有的沟道的下方。隔离层覆盖衬底的面积小于或等于栅堆叠结构覆盖衬底的面积。
11.与现有技术相比，本发明提供的半导体器件的制造方法具有的有益效果与本发明提供的半导体器件具有的有益效果相同，在此不再赘述。
附图说明
12.此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
13.图1为在衬底上形成第一鳍状结构和阻挡层后的结构示意图；
14.图2为在衬底上形成鳍式场效应晶体管后的结构剖视图；
15.图3为在采用防穿通注入工艺对第二鳍状结构进行处理后的结构剖视示意图；
16.图4为基于第二鳍状结构形成环栅晶体管后的结构剖视图；
17.图5为本发明实施例中在衬底上形成预形成层和至少一层叠层材料层后的结构示意图；
18.图6为本发明实施例中在衬底上形成鳍状结构后的结构示意图；
19.图7为本发明实施例中在衬底上形成浅槽隔离后的结构示意图；
20.图8为图7所示结构沿a-a’向的第一种结构剖视图；
21.图9为图7所示结构沿a-a’向的第二种结构剖视图；
22.图10为图7所示结构沿a-a’向的第三种结构剖视图；
23.图11为本发明实施例中形成牺牲栅和侧墙后的结构示意图；
24.图12为本发明实施例中形成源区和漏区后的第一种结构示意图；
25.图13为本发明实施例中形成源区和漏区后沿a-a’向的第一种结构剖视图；
26.图14为本发明实施例中形成源区和漏区后的第二种结构沿a-a’向的剖视图；
27.图15为本发明实施例中形成源区和漏区后的第三种结构沿a-a’向的剖视图；
28.图16为本发明实施例中形成源区和漏区后的第四种结构示意图；
29.图17为本发明实施例中形成源区和漏区后沿a-a’向的第四种结构剖视图；
30.图18为本发明实施例中形成介质层并去除牺牲栅后的结构示意图；
31.图19为本发明实施例中形成介质层并去除牺牲栅后沿a-a’向的结构剖视图；
32.图20为本发明实施例中形成介质层并去除牺牲栅后沿b-b’向的结构剖视图；
33.图21为本发明实施例中去除预形成结构位于至少一层叠层下的部分后的结构沿a-a’向的剖视图；
34.图22为本发明实施例中去除预形成结构位于至少一层叠层下的部分和牺牲层后的结构沿a-a’向的剖视图；
35.图23为本发明实施例中形成隔离材料层后的第一种结构沿a-a’向的剖视图；
36.图24为本发明实施例中形成隔离材料层后的第一种结构沿b-b’向的剖视图；
37.图25为本发明实施例中形成隔离材料层后的第二种结构沿a-a’向的剖视图；
38.图26为本发明实施例中形成隔离材料层后的第二种结构沿b-b’向的剖视图；
39.图27为本发明实施例中形成隔离层后的第一种结构示意图；
40.图28为本发明实施例中形成隔离层后沿a-a’向的第一种结构剖视图；
41.图29为本发明实施例中形成隔离层后沿b-b’向的第一种结构剖视图；
42.图30为本发明实施例中形成隔离层后的第二种结构沿b-b’向的剖视图；
43.图31为本发明实施例中形成隔离层后的第三种结构示意图；
44.图32为本发明实施例中形成隔离层后沿b-b’向的第三种结构剖视图；
45.图33为本发明实施例中形成环栅晶体管后的第一种结构沿a-a’向的剖视图；
46.图34为本发明实施例中形成环栅晶体管后的第一种结构沿b-b’向的剖视图；
47.图35为本发明实施例中形成环栅晶体管后的第二种结构沿b-b’向的剖视图；
48.图36为本发明实施例中形成环栅晶体管后的第三种结构沿b-b’向的剖视图；
49.图37为本发明实施例提供的半导体器件的制造方法流程图。
50.附图标记：11为衬底，12为预形成层，121为预形成结构，13为叠层材料层，131为牺
牲材料层，1311为牺牲层，132为沟道材料层，1321为沟道层，133为叠层，14为鳍状结构，141为鳍部，1411为源区形成区，1412为漏区形成区，1413为过渡区，15为浅槽隔离，16为牺牲栅，17为侧墙，18 为源区，19为漏区，20为介质层，21为栅极形成区，22为隔离材料层，221 为隔离层，2211为中部区域，2212为外部区域，23为沟道，231为纳米片， 24为栅堆叠结构，241为栅介质层，242为栅极，25为环栅晶体管，26为第一鳍状结构，27为阻挡层，28为第二鳍状结构，29为中心区域。
具体实施方式
51.以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
52.在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
53.在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层 /元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
54.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。“若干”的含义是一个或一个以上，除非另有明确具体的限定。
55.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
56.鳍式场效应晶体管具有的第一鳍状结构和浅槽隔离形成在衬底上。第一鳍状结构暴露在浅槽隔离外的部分为鳍部。该鳍部被栅堆叠结构包围的部分对应鳍式场效应晶体管具有的沟道。在此情况下，当鳍式场效应处于工作状态时，沟道由栅堆叠结构控制，从而能够实现源区和漏区之间的导通。而第一鳍状结构被浅槽隔离包围的部分与栅堆叠结构被浅槽隔离分隔开，使得该部分远离栅堆叠结构的控制，从而容易出现沟道穿通效应，导致寄生沟道。
57.如图1和图2所示，为了解决鳍式场效应晶体管中的寄生沟道漏电的问题，在制造鳍式场效应晶体管的过程中，在衬底11上形成了第一鳍状结构26 和浅槽隔离15后，会通过
防穿通注入工艺至少向第一鳍状结构26中注入与源区和漏区中掺杂杂质的导电类型相反的杂质离子，以在第一鳍状结构26的中下部形成阻挡层27，从而利用高掺杂的阻挡层27来抑制寄生沟道。
58.随着半导体技术的发展，环栅晶体管应时而生。与鳍式场效应晶体管相比，环栅晶体管具有的栅堆叠结构不仅形成在沟道的顶部和侧壁上，还形成在沟道的底部，从而能够增强环栅晶体管的栅控能力，抑制短沟道效应，使得环栅晶体管具有更高的工作性能。但是，在环栅晶体管具有的沟道的宽度较宽的情况下，难以通过上述防穿通注入工艺来解决环栅晶体管中寄生沟道漏电的问题。具体的，如图3和图4所示，在制造环栅晶体管的过程中，因环栅晶体管具有的沟道23的宽度较宽，故形成在衬底11上的第二鳍状结构 28也具有较宽的宽度。基于此，在采用防穿通注入工艺向该第二鳍状结构28 注入离子杂质时，离子杂质难以进入到第二鳍状结构28沿其宽度方向的中心区域29，即第二鳍状结构28沿其宽度方向的中心区域29未完全形成阻挡层 27。在此情况下，在环栅晶体管的栅堆叠结构24上加载适当电压后，源区和漏区不仅能够通过沟道导通，上述中心区域29存在寄生沟道漏电的问题，进而降低了环栅晶体管的工作性能。
59.为了解决上述技术问题，本发明实施例提供了一种半导体器件及其制造方法。其中，在本发明实施例提供的半导体器件中至少在衬底与环栅晶体管具有的栅堆叠结构之间填充有隔离层，并且隔离层位于环栅晶体管具有的源区和漏区之间，从而能够通过隔离层将栅堆叠结构位于环栅晶体管具有的沟道下的部分与衬底隔离开，使得位于沟道下方的半导体结构不会导通，进而能够抑制寄生沟道漏电，提升半导体器件的工作性能。
60.如图33至图36所示，本发明实施例提供了一种半导体器件，该半导体器件包括：衬底11、环栅晶体管25和隔离层221。上述环栅晶体管25形成在衬底11上。上述隔离层221至少填充在衬底11与环栅晶体管25具有的栅堆叠结构24之间，且隔离层221至少位于环栅晶体管25具有的沟道的下方。隔离层221覆盖衬底11的面积小于或等于栅堆叠结构24覆盖衬底11的面积。
61.对于上述衬底来说，该衬底可以为硅衬底、绝缘体上硅衬底、锗硅衬底等任一半导体衬底。在一些情况下，上述衬底上形成有用于限定有源区的浅槽隔离。至于浅槽隔离所含有的材料可以为sin、si3n4、sio2或sico等绝缘材料。
62.如图33至图36所示，上述环栅晶体管25可以包括源区18、漏区19、沟道23和栅堆叠结构24。如图8至图15所示，根据制造过程中源区18和漏区19所形成范围的不同，源区18和漏区19具体的形成位置也不同。其中，如图13所示，在源区18和漏区19的形成范围较大时，源区18和漏区19可以间隔形成在衬底11上。或者，如图14和图15所示，在源区18和漏区19 的形成范围较小时，源区18和漏区19可以间隔形成在预形成结构121(该预形成结构121为想要形成隔离层221而预先形成的结构，下文制造方法会有具体讲解，此处不做赘述)的表面，或间隔形成在预形成结构121的上方。如图12至图15所示，源区18和漏区19可以为形成牺牲栅16和侧墙17后通过刻蚀和外延生长等方式形成在衬底11上的结构。或者，如图16和图17 所示，源区18和漏区19可以是直接对源区形成区和漏区形成区进行离子注入而形成的结构。上述沟道23位于源区18和漏区19之间，且沟道23与源区18和漏区19接触。该沟道23具有沿着衬底11的厚度方向间隔设置的至少一层纳米片231。位于最下方的纳米片231与衬底11之间具有间隔。其中，纳米片231的层数、相邻纳米片231的间隔、以及纳米片231的数量
可以根据实际需求进行设置，此处不做具体限定。而位于最下方的纳米片231与衬底11的间隔可以根据栅堆叠结构24的规格和隔离层221的层厚进行设置。上述栅堆叠结构24环绕在沟道23的外周。具体的，栅堆叠结构24包括环绕在沟道23外周栅介质层241、以及形成在栅介质层241上的栅极242。上述栅介质层241的层厚、以及栅极242的规格可以根据实际情况设置。
63.至于上述源区、漏区和至少一层纳米片所含有的材料为半导体材料。具体的，源区和漏区所含有的材料可以根据实际情况设置，此处不作具体限定。其中，源区和漏区所含有的材料可以相同，也可以不同。至少一层纳米片所含有的材料可以为si
1-x
ge
x
。其中，0≤x≤1。例如：至少一层纳米片所含有的材料可以为si、si
0.5
ge
0.5
或ge等。
64.上述栅介质层所含有的材料可以为hfo2、zro2、tio2或al2o3等介电常数较高的材料。栅极所含有的材料可以为tin、tan或tisin等导电材料。
65.在一些情况下，如图33至图36所示，上述环栅晶体管25还可以包括侧墙17和介质层20。其中，上述介质层20至少覆盖在源区18背离衬底11的表面、以及至少覆盖在漏区19背离衬底11的表面上。介质层20的顶部可以与栅堆叠结构24的顶部平齐。应理解，在制造本发明实施例提供的半导体器件的过程中，如图18至图32所示，介质层20的存在可以在刻蚀牺牲栅和牺牲层1311时，保护源区18和漏区19不受刻蚀、清洗等操作的影响。具体的，上述介质层20所含有的材料可以为sio2或sin等绝缘材料。
66.对于上述侧墙来说，侧墙可以形成在介质层和栅堆叠结构之间，以便于形成环绕在沟道外周的栅堆叠结构、以及将栅堆叠结构与后续形成的导电结构隔离开，提高半导体器件的良率。上述侧墙所含有的材料为绝缘材料。具体的，上述侧墙所含有的材料、以及侧墙的厚度可以根据实际应用场景设计，此处不做具体限定。
67.如图36所示，沿着隔离层221的长度延伸方向，上述隔离层221可以仅填充在衬底11与栅堆叠结构24之间，即隔离层221仅位于沟道的下方。此时，隔离层221覆盖衬底11的面积小于栅堆叠结构24覆盖衬底11的面积。或者，如图33至图35所示，沿着隔离层221的长度延伸方向，上述隔离层 221可以填充在栅堆叠结构24与衬底11之间、以及栅堆叠结构24与浅槽隔离15之间。此时，隔离层221覆盖衬底11的面积等于栅堆叠结构24覆盖衬底11的面积。至于隔离层221的底面高度可以根据实际应用场景设置，只要能够应用至本发明实施例提供的半导体器件中即可。示例性的，上述隔离层 221的底面可以与环栅晶体管25具有的源区18和漏区19的底面平齐。
68.示例性的，如图33至图35所示，在隔离层221覆盖衬底11的面积等于栅堆叠结构覆盖衬底11的面积的情况下，沿着隔离层221的长度延伸方向，隔离层221具有中部区域2211和外部区域2212。中部区域2211为隔离层221 位于沟道23下方的区域。外部区域2212位于中部区域2211的两侧。中部区域2211的顶部高度大于或等于外部区域2212的顶部高度。
69.在实际的应用过程中，如图21至图32所示，上述隔离层221是通过对形成在至少部分栅极形成区以及位于至少一层叠层133与衬底11之间的镂空区域内的隔离材料层22进行回刻处理所获得。在回刻处理的过程中，在位于最顶层的沟道层1321的掩膜作用下，隔离材料层22位于至少一层叠层133 下方的部分会被保留下来，从而使得该部分对应形成隔离层221位于中部区域2211的部分。而沿着栅极形成区的长度延伸方向，隔离材料层22位于中部区域2211两侧的部分不受最顶层的沟道层1321的保护，因此在对隔离材料层22进行回刻处
理获得隔离层221后，隔离层221位于外部区域2212的顶部高度小于或等于隔离层221位于中部区域2211的顶部高度。具体的，当上述两个区域的顶部高度不同时，二者的高度差可以根据实际情况确定。由此可见，隔离层221位于外部区域2212内的部分的厚度可以具有多种可能情况，只要满足中部区域2211的顶部高度大于或等于外部区域2212的顶部高度即可，因此在对隔离材料层22回刻处理过程中无须为了获得仅形成在镂空区域内的隔离层221、或者获得中部区域2211等于外部区域2212顶部高度的隔离层221而严格控制刻蚀条件，从而可以降低了回刻处理的刻蚀难度。
70.此外，如前文所述，根据制造过程中源区和漏区所形成范围的不同，源区和漏区具体的形成位置也不同。相应的，源区、漏区与隔离层之间的相对位置关系也不相同。具体的，至少部分隔离层位于环栅晶体管具有的源区和漏区之间。或，隔离层位于环栅晶体管具有的源区和漏区之间的区域的下方。
71.其中，在源区和漏区的形成范围较大时，源区和漏区位于衬底上。并且，隔离层位于源区和漏区之间、且隔离层分别与源区和漏区接触。而在源区和漏区的部分形成范围位于部分预形成层被刻蚀的部分内时，源区和漏区位于预形成结构的表面。并且，部分隔离层位于源区和漏区之间、且该部分隔离层与源区和漏区接触。在源区和漏区的形成范围较小时，源区和漏区位于预形成结构的上方。并且，隔离层位于源区和漏区之间的区域的下方。
72.至于上述隔离层的所含有的材料可以根据实际需求进行设置。示例性的，隔离层所含有的材料为介电材料，该介电材料包括氧化硅、氮化硅和碳氧化硅等。至于隔离层的层厚可以为3nm～50nm。当然，隔离层的层厚还可以设置为其它合适的厚度值。优选的，隔离层的层厚为10nm～15nm。
73.由上述内容可知，如图33至36所示，本发明实施例提供的半导体器件中隔离层221可以将栅堆叠结构24位于环栅晶体管25具有的沟道23下的部分与衬底11隔离开。在此情况下，因隔离层221具有隔离特性，即使本发明实施例提供的半导体器件在工作过程中栅堆叠结构24上加载有相应大小的电压，位于沟道23下方的衬底11等半导体结构也不会导通，从而能够抑制寄生沟道漏电，提升半导体器件的工作性能。
74.如图37所示，本发明实施例还提供了一种半导体器件的制造方法。下文将根据图5至图36示出的操作的立体图和剖视图，对制造过程进行描述。具体的，该半导体器件的制造方法包括：
75.首先，提供一衬底。其中，上述衬底的具体情况可以参考前文，此处不再赘述。
76.如图5至图36所示，在衬底11上形成环栅晶体管25和隔离层221。隔离层221至少填充在衬底11与环栅晶体管25具有的栅堆叠结构24之间，且隔离层221至少位于环栅晶体管25具有的沟道的下方。隔离层221覆盖衬底 11的面积小于或等于栅堆叠结构24覆盖衬底11的面积。
77.具体的，上述环栅晶体管所包括的结构、隔离层所含有的材料、以及隔离层的规格等信息可以参考前文，此处不再赘述。
78.在一种示例中，如图5至图32所示，在衬底11上形成隔离层221可以包括以下步骤：
79.如图5至图17所示，在衬底11上形成预形成结构121和堆叠结构(图中未示出)。上述堆叠结构包括至少一层叠层133、以及环栅晶体管具有的源区18和漏区19。至少一层叠层133位于预形成结构121上。至少一层叠层 133位于源区18和漏区19之间，且至少一层叠层
133与源区18和漏区19接触。每层叠层133均包括牺牲层1311、以及位于牺牲层1311上的沟道层1321。
80.具体来说，上述源区和漏区的结构、以及源区和漏区所含有的材料等可以参考前文，此处不再赘述。如图12至图17所示，至于源区18和漏区19 与预形成结构121之间的相对位置关系与源区18和漏区19的形成范围有关。具体的，源区18和漏区19与预形成结构121之间的位置关系分为以下三种：
81.第一种：如图12和图13、以及图16和图17所示，源区18和漏区19 可以均位于衬底11上。预形成结构121位于源区18和漏区19之间、且预形成结构121与源区18和漏区19接触。
82.第二种：如图14所示，源区18和漏区19可以均位于预形成结构121上、且堆叠结构的底面与预形成结构121的顶面接触。
83.第三种：如图15所示，源区18和漏区19可以均位于预形成结构121的上方。
84.由上述内容可知，上述源区和漏区的形成范围具有多种可能的实现方案，因此采用本发明实施例提供的半导体器件的制造方法具有形成方式多样化的特点，从而能够降低制造难度。
85.上述沟道层为形成上述至少一层纳米片的膜层，故位于预形成结构上的叠层的层数可以根据沟道具有的纳米片的层数进行设置。例如：沟道具有两层纳米片时，需要在预形成结构上形成两层叠层。此外，沟道层所含有的材料也可以根据纳米片所含有的材料进行设置。示例性的，沟道层所含有的材料可以为si
1-x
ge
x
。其中，0≤x≤1。上述牺牲层所含有的材料可以为si
1-y
gey。其中，0≤y≤1，并且|x-y|≥0.2。基于此，牺牲层与沟道层所含有的材料之间具有一定的刻蚀选择比，因此在去除牺牲层使得每层沟道层形成相应纳米片时，可以使得沟道层不受刻蚀等操作的影响，提高半导体器件的良率。
86.对于上述预形成结构来说，预形成结构位于至少一层叠层下方的区域(即为下文的镂空区域)为至少部分隔离层所在的区域。后续会通过去除预形成结构位于至少一层叠层下方的部分的方式来释放该区域，因此上述预形成结构位于至少一层叠层下方的部分的厚度等于隔离层的层厚。例如：预形成结构位于至少一层叠层下方的部分的厚度可以为3nm～50nm。此外，上述预形成结构所含有的材料可以为si
1-z
gez；其中，0≤z≤1，并且|x-z|≥0.25，以便于通过外延生长的方式在预形成结构上形成至少一层叠层。同时，预形成结构与沟道层所含有的材料之间具有一定的刻蚀选择比，可以使得沟道层在去除预形成结构位于至少一层叠层下方的部分时不受刻蚀等操作的影响，提高半导体器件的良率。此外，上述预形成结构所含有的材料还需要与衬底所含有的材料之间具有一定的刻蚀选择比。基于此，如图21和图22所示，在去除预形成结构位于至少一层叠层133下方的部分获得镂空区域的过程中，刻蚀预形成结构的刻蚀剂不会对衬底造成影响，提高半导体器件的良率。
87.具体的，上述牺牲层所含有的材料可以与预形成结构所含有的材料相同，也可以不同。此外，在沟道层、牺牲层和预形成结构均含有锗的情况下，三者中锗含量的差值可以根据实际情况设置，只要能够应用至本发明实施例提供的半导体器件的制造方法中即可。例如：上述沟道层所含有的材料可以为 si。牺牲层所含有的材料可以为si
0.7
ge
0.3
。上述预形成结构所含有的材料可以为si
0.5
ge
0.5
、si
0.7
ge
0.3
或ge。
88.示例性的，如图5至图17所示，上述在衬底11上形成预形成结构121 和堆叠结构，可以包括以下步骤：
89.如图5所示，沿着衬底11的厚度方向，在衬底11上依次形成预形成层 12以及至少一层叠层材料层13。
90.具体的，如图5至图17所示，上述预形成层12为形成预形成结构121 的膜层，故预形成层12的层厚等于预形成结构121位于至少一层叠层下方的部分的厚度。如图5至图17所示，上述至少一层叠层材料层13至少为形成上述至少一层叠层133的膜层，故叠层材料层13的层数等于叠层133的层数。叠层材料层13所包括的牺牲材料层131与叠层133所包括的牺牲层1311所含有的材料相同。叠层材料层13所包括的沟道材料层132与叠层133所包括的沟道层1321所含有的材料相同。
91.在实际的应用过程中，可以采用外延生长等工艺依次在衬底上依次形成上述预形成层以及至少一层叠层材料层。
92.如图6所示，自至少一层叠层材料层的顶部，刻蚀至部分衬底11，形成沿第一方向延伸的鳍状结构14。其中，上述第一方向可以为平行于衬底11表面的任一方向。
93.在实际的应用过程中，可以通过光刻和刻蚀工艺按照上述刻蚀情况进行刻蚀。具体的，可以先在位于最顶层的叠层材料层上形成光刻胶层。并对光刻胶层进行显影和曝光，以在位于最顶层的叠层材料层上形成光刻胶掩膜。光刻胶掩膜覆盖的区域为后续形成鳍状结构的区域。接着在光刻胶掩膜的掩膜作用下，通过刻蚀工艺自至少一层叠层材料层的顶部刻蚀至部分衬底，即可获得鳍状结构。其中，如图6和图7所示，衬底11被刻蚀的深度大于等于浅槽隔离15的厚度。
94.如图7至图10所示，在衬底11暴露在鳍状结构之外的部分上形成浅槽隔离15。鳍状结构暴露在浅槽隔离15外的部分为鳍部141。鳍部141具有用于形成至少部分源区的源区形成区1411、用于形成至少部分漏区的漏区形成区1412、以及用于形成沟道和隔离层的过渡区。至少一层叠层材料层位于过渡区1413内的部分为至少一层叠层133。
95.在实际的应用过程中，可以采用物理气相沉积工艺或化学气相沉积工艺形成覆盖在衬底和鳍状结构上的介电材料，并对介电材料进行平坦化处理，已暴露出鳍状结构的顶部。接着对介电材料进行回刻，获得浅槽隔离。
96.如图11所示，在过渡区的外周形成沿第二方向延伸的牺牲栅16和侧墙 17。侧墙17至少位于牺牲栅16沿宽度方向的两侧。第二方向不同于第一方向。
97.具体的，上述第二方向可以为平行于衬底表面、且不同于第一方向的任一方向。优选的，第二方向与第一方向正交。
98.在实际的应用过程中，可以采用化学气相沉积等工艺，在鳍部和浅槽隔离上沉积用于形成牺牲栅的栅极材料。接着可以采用干法刻蚀方式，对上述栅极材料进行刻蚀，仅保留栅极材料位于过渡区外周的部分，获得沿第二方向延伸的牺牲栅。其中，上述栅极材料可以为非晶硅、多晶硅等易于去除的材料。如图11所示，在形成牺牲栅16后，可以采用上述方式在牺牲栅16的侧壁形成侧墙17。侧墙17可以沿牺牲栅16的宽度方向仅分布在牺牲栅16的两侧。或者，侧墙可以围绕在牺牲栅的侧壁上。侧墙所含有的材料可以为氮化硅等绝缘材料。
99.如图12至图17所示，至少对源区形成区进行处理形成源区18，以及至少对漏区形成区进行处理形成漏区19，获得堆叠结构；并使得预形成层剩余的部分形成预形成结构121。
100.在实际的应用过程中，可以采用干法刻蚀工艺或湿法刻蚀工艺去除鳍部位于源区形成区和漏区形成区内的部分。如图12和图15所示，接着采用外延生长等工艺在源区形成区外延形成源区18、以及在漏区形成区外延形成漏区19，从而获得堆叠结构。或者，如图16和图17所示，可以直接对鳍部位于源区形成区和漏区形成区进行离子注入处理，使得源区形成区对应形成源区18、以及使得漏区形成区对应形成漏区19。具体的，源区和漏区的形成范围可以参考前文，此处不再赘述。而预形成层剩余的部分形成预形成结构121。
101.此外，在形成源区和漏区，以及获得预形成结构后，并在进行后续操作前，可以采用物理气相沉积或化学气相沉积工艺形成覆盖在已形成结构上的介电材料，并采用化学机械抛光工艺对介电材料进行平坦化处理，以露出牺牲栅的顶部。其中，介电材料剩余在源区和漏区上的部分形成介质层。具体的，介质层所含有的材料可以参考前文，此处不再赘述。
102.如图18至图20所示，在衬底11上形成预形成结构121和堆叠结构后，去除预形成结构121位于至少一层叠层133下方的部分前，上述半导体器件的制造方法还包括：去除牺牲栅，以使得被牺牲栅所覆盖的至少一层叠层133 以及预形成结构121位于至少一层叠层133下方的部分暴露在外，便于后续去除预形成结构121位于至少一层叠层133下方的部分。
103.如图21和图22所示，去除预形成结构位于至少一层叠层133下方的部分，以在至少一层叠层133的下方形成镂空区域(图中未示出)。
104.在实际的应用过程中，预形成结构与至少一层叠层所包括的牺牲层所含有的材料可以相同，也可以不同。如图21所示，当二者所含有的材料不同的情况下，可以仅去除预形成结构位于至少一层叠层133下方的部分。此时，可以在至少一层叠层133与衬底11之间形成镂空区域。如图22所示，当预形成结构与牺牲层所含有的材料相同时，上述步骤为：去除预形成结构位于至少一层叠层下方的部分和牺牲层，以在至少一层叠层的下方形成镂空区域，并使得至少一层叠层包括的沟道层形成沟道23。也就是说，经过上述处理后不仅可以获得镂空区域，还可以释放沟道层。
105.具体的，可以采用干法刻蚀工艺或湿法刻蚀工艺直接去除待去除结构(待去除结构为预形成结构位于至少一层叠层下方的部分，或预形成结构位于至少一层叠层下方的部分和牺牲层)。或者，也可以先对待去除结构进行氧化处理。再通过湿法刻蚀工艺对氧化处理后的待去除结构进行腐蚀去除。其中，上述干法刻蚀工艺和湿法刻蚀工艺所使用的刻蚀剂和刻蚀条件、以及氧化处理的处理条件可以根据实际情况进行设置，此处不做具体限定。
106.例如：沟道层所含有的材料为si。牺牲层所含有的材料为si
0.7
ge
0.3
。预形成结构所含有的材料为si
0.5
ge
0.5
。在上述情况下，可以在650℃～850℃的氧化温度、并在氮气的保护下对预形成结构位于至少一层叠层下方的部分进行氧化处理。接着通过hf等溶液去除氧化处理后的预形成结构位于至少一层叠层下方的部分。
107.如图23至图32所示，至少在镂空区域内形成隔离层221。
108.具体的，如前文所述，参见图31和图32，若隔离层221仅填充在栅堆叠结构24和衬底11之间，则只需要在镂空区域内形成隔离层221。参见图27 至图30，若隔离层221形成在栅堆叠结构24与浅槽隔离15、以及栅堆叠结构24与衬底11之间，则需要在镂空区域、以及去除牺牲栅所释放的部分区域内形成隔离层221。
109.示例性的，如图23至图32所示，上述至少在镂空区域内形成隔离层221 可以包括以下步骤：
110.如图23至图26所示，至少在镂空区域和部分栅极形成区21内形成隔离材料层22。栅极形成区21为形成栅堆叠结构的区域。
111.可以理解的是，牺牲层所在的区域属于栅极形成区的一部分。基于此，如图23和图24所示，若在去除预形成结构位于至少一层叠层133下方的部分的同时未去除牺牲层1311，则需要在镂空区域、以及栅极形成区位于牺牲层1311所在区域之外的部分内形成隔离材料层22。如图25和图26所示，若在去除预形成结构位于至少一层叠层下方的部分的同时也去除了牺牲层，则需要在镂空区域和栅极形成区内形成隔离材料层22。具体的，可以采用化学气相沉积或物理气相沉积等工艺形成填充在上述区域、以及覆盖在介质层上的隔离材料。并对隔离材料进行平坦化处理，获得上述隔离材料层22，并使得上述隔离材料层22顶部的各个区域齐平，以便于后续对隔离材料层22进行回刻时各个区域被刻蚀的深度可以相同，利于去除牺牲层或形成栅堆叠结构，提高半导体器件的良率。其中，上述隔离材料层22所含有的材料为介电材料，该介电材料包括氧化硅、氮化硅和碳氧化硅等。
112.值得注意的是，相邻沟道层的间距、以及沟道层与预形成结构的间距较小。若上述牺牲层和预形成结构所含有的材料相同，则在去除预形成结构位于至少一层叠层下方的部分的同时也会将牺牲层去除。基于此，隔离材料层也会形成在相邻沟道层之间、以及沟道层与镂空区域之间，后续在对隔离材料层进行回刻处理时，难以去除隔离材料层位于上述两个区域内的部分，因此可以通过将预形成层所含有的材料设置为与牺牲层所含有的材料不同的方式，来降低半导体器件的制造难度。
113.如图27至图32所示，采用湿法刻蚀工艺或干法刻蚀工艺对隔离材料层进行回刻处理，使得剩余的隔离材料层形成隔离层221。
114.在实际的应用过程中，如图27至图29所示，若隔离层221具有的中部区域2211的顶部高度等于外部区域2212的顶部高度，则可以采用湿法刻蚀工艺或干法刻蚀工艺，这两种工艺对隔离材料层进行回刻处理。如图30至图 32所示，若隔离层221具有的中部区域2211的顶部高度小于外部区域2212 的顶部高度，或者隔离层221仅位于栅堆叠结构与衬底11之间，则可以在介质层20和位于顶部的沟道层1321的掩膜作用下，采用干法刻蚀工艺对隔离材料层进行回刻处理。
115.具体的，上述干法刻蚀工艺和湿法刻蚀工艺所使用的刻蚀剂和刻蚀条件可以根据隔离材料层所含有的材料进行设置。例如：在隔离材料层所含有的材料为氧化硅的情况下，可以通过hf溶液对隔离材料层进行回刻处理。又例如：在隔离材料层所含有的材料为氮化硅的情况下，可以通过热磷酸(热磷酸的温度可以根据实际情况进设置)对隔离材料层进行回刻处理。再例如：在隔离材料层所含有的材料为氧化硅的情况下，可以通过氟基气体对隔离材料层进行回刻处理。
116.此外，可以根据干法刻蚀工艺或湿法刻蚀工艺的刻蚀时间、以及二者所使用刻蚀剂的刻蚀强度来判断是否将隔离材料层回刻至预定厚度。
117.在一种示例中，在牺牲层和预形成结构所含有的材料不同的情况下，在衬底上形成隔离层后，在衬底上形成环栅晶体管，包括步骤：去除牺牲层，使得至少一层叠层包括的沟道层形成沟道。如图33至图36所示，形成环绕在沟道23外周的栅堆叠结构24，获得环栅晶体管25。
118.具体来说，如前文所述，在牺牲层和预形成结构所含有的材料不同的情况下，在去
除预形成结构位于至少一层叠层下方的部分释放镂空区域时，并未去除掉牺牲层，因此在形成栅堆叠结构之前还需要去除牺牲层，使得每层沟道层形成相应纳米片。其中，可以采用湿法刻蚀等工艺去除牺牲层。接着可以采用化学气相沉积等工艺形成环绕在沟道外周的栅堆叠结构。
119.在另一种示例中，在牺牲层和预形成结构所含有的材料相同的情况下，在衬底上形成隔离层后，在衬底上形成环栅晶体管，包括：如图33至图36 所示，形成环绕在沟道23外周的栅堆叠结构24，获得环栅晶体管25。
120.具体来说，如前文所述，在牺牲层和预形成结构所含有的材料相同的情况下，在去除预形成结构位于至少一层叠层下方的部分释放镂空区域的同时也去除掉牺牲层，故在形成隔离层后，可以直接形成环绕在沟道外周的栅堆叠结构。
121.其中，上述栅堆叠结构的具体结构、以及栅堆叠结构所含有的材料可以参考前文，此处不再赘述。
122.与现有技术相比，本发明实施例提供的半导体器件的制造方法具有的有益效果与上述实施例提供的半导体器件具有的有益效果相同，在此不再赘述。
123.在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
124.以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。