像素感测器及其形成方法和像素阵列与流程

1.本揭露实施方式是有关于一种像素感测器及其形成方法和像素阵列。


背景技术：

2.互补式金属氧化半导体(complementary metal oxide semiconductor；cmos)影像感测器可包含多个像素感测器。互补式金属氧化半导体影像感测器的像素感测器可包含用以转换入射光的光子为光电流的电子的光二极管区，转移栅极用以控制光电流在光二极管区与浮置扩散区之间的流向，且在浮置扩散区中的漏极区用以接收光电流，使得光电流可被量测和/或转移至互补式金属氧化半导体影像感测器的其他区域。


技术实现要素：

3.本揭露的一方面是指一种像素感测器，此像素感测器包含光二极管区、浮置扩散区(floating diffusion region)和多晶硅栅极区。浮置扩散区位于光二极管区上方。多晶硅栅极区围绕浮置扩散区。
4.本揭露的另一方面是指一种像素感测器的形成方法，其包含在像素感测器的基材中形成位于像素感测器的光二极管区中的多个n型区；在基材中形成位于像素感测器的浮置扩散区中且在此些n型区之上的p型区，使得光二极管区和浮置扩散区在基材中垂直堆叠；在浮置扩散区中形成n型漏极区；以及在基材中形成围绕p型区和n型漏极区的多晶硅栅极区。
5.本揭露的又一方面是指一种像素阵列，其包含多个像素感测器、重设晶体管和源极随耦晶体管。像素感测器，每一像素感测器包含光二极管区、浮置扩散区和多晶硅栅极区。浮置扩散区位于光二极管区上方。多晶硅栅极区围绕浮置扩散区。重设晶体管相邻于此些像素感测器的至少一对像素感测器。源极随耦晶体管相邻于此些像素感测器的至少一对像素感测器。
附图说明
6.为了更完整了解实施例及其优点，现参照结合所附附图所做的下列描述，其中：
7.图1为示例性的环境的示意图，在本文描述的系统和/或方法可在此环境下实现；
8.图2和图3为本文描述的示例性的像素阵列的示意图；
9.图4a至图4c为本文描述的示例性的像素感测器的示意图；
10.图5a至图5j为本文描述的示例性的实作的示意图；
11.图6为本文描述的示例性的像素感测器的示意图；
12.图7a至图7f为本文描述的示例性的实作的示意图；
13.图8至图16为本文描述的示例性的像素感测器的示意图；
14.图17至图21为本文描述的示例性的像素感测器配置的示意图；
15.图22为图1的一或多个设备中示例性的元件的示意图；
16.图23为有关形成像素感测器的示例性制程的流程图。
17.【符号说明】
18.100:环境
19.102:沉积工具
20.104:曝光工具
21.106:显影工具
22.108:蚀刻工具
23.110:平坦化工具
24.112:镀膜工具
25.114:离子布植工具
26.116:晶圆/晶粒运输工具
27.200,300:像素阵列
28.202,400,600,800,900,1000,1100,1200,1300,
29.1400,1500,1600,1702,1702a,1702b,1702c,
30.1702d,1802,1802a,1802b,1802c,1802d,1802e,
31.1902,1902a,1902b,1902c,1902d,2002,2002a,
32.2002b,2002c,2002d,2102,2102a,2102b,2102c,
33.2102d:像素感测器
34.302:八边形像素感测器
35.304:方形像素感测器
36.402,602,802,902,1002,1102,1202,1302,1402,
37.1502,1602:基材
38.404,604,804,904,1004,1104,1204,1304,1404,
39.1504,1604,1704,1804,1904,2004,2104:光二极管区
40.406,606,806,906,1006,1106,1206,1306,1406,
41.1506,1606,1706,1806,1906,2006,2106:浮置扩散区
42.408,420,608,620,820,908,920,1020,1108,1120,1220,1308,1320,1420,1508,1520,1620:p型区
43.410a,410b,410c,610a,610b,610c,810a,810b,
44.810c,910a,910b,910c,1010a,1010b,1010c,
45.1110a,1110b,1110c,1210a,1210b,1210c,1310a,
46.1310b,1310c,1410a,1410b,1410c,1510a,1510b,
47.1510c,1610a,1610b,1610c:n型区
48.412,612,812,912,1012,1112,1212,1312,1412,
49.1512,1612:深沟渠隔离结构
50.414,614,814,914,1014,1114,1214,1314,1414,
51.1514,1614:栅极氧化层
52.416,616,816,916,1016,1116,1216,1316,1416,
53.1516,1616,1708,1808,1908,2008,2108:多晶硅栅极区
54.418,618,818,918,1018,1118,1218,1318,1418,
55.1518,1618:漏极区
56.422,622,822,922,1022,1122,1222,1322,1422,
57.1522,1622:延伸区
58.424,624,824,924,1024,1124,1224,1324,1424,
59.1524,1624:金属化层
60.426,428,626,628,826,828,926,928,1026,1028,
61.1126,1128,1226,1228,1326,1328,1426,1428,
62.1526,1528,1626,1628:接触插塞
63.430,432,630,632,830,832,930,932,1030,1032,
64.1130,1132,1230,1232,1330,1332,1430,1432,
65.1530,1532,1630,1632:介电层
66.434,634,834,934,1034,1134,1234,1334,1434,
67.1534,1634:抗反射涂层
68.436,636,836,936,1036,1136,1236,1336,1436,
69.1536,1636:彩色滤光层
70.438,638,838,938,1038,1138,1238,1338,1438,
71.1538,1638:微透镜层
72.500:实作
73.640,840,940,1040,1140,1240,1340,1440,1540,1640:隔离结构
74.642,842,942,1042,1142,1242,1342,1442,1542,1642:高吸收区
75.644,944,1044,1144,1244,1344,1444,1544,1644:氧化层
76.646,946,1046,1146,1246,1346,1446,1546,1646:网格结构
77.648,948,1048,1148,1248,1348,1448,1548,1648:金属屏蔽层
78.700:实作
79.1350,1450:偏移距离
80.1550,1650:深n型区
81.1700,1800,1900,2000,2100:像素感测器配置
82.1710,1710a,1710b,1810,1810a,1810b,1910,
83.2010,2110,2110a,2110b:重设晶体管
84.1712,1712a,1712b,1812,1812a,1812b,1912,
85.2012,2112,2112a,2112b:源极随耦晶体管
86.2200:设备
87.2210:总线
88.2220:处理器
89.2230:记忆体
90.2240:储存元件
91.2250:输入元件
92.2260:输出元件
93.2270:通讯元件
94.2300:制程
95.2310,2320,2330,2340:方块
96.d1:深度
97.t1-t5:厚度
98.w1-w5:宽度
具体实施方式
99.以下揭露内容提供用于实作所提供主题的不同特征的诸多不同的实施例或实例。元件和配置等具体实例在以下描述以简化本揭露实施例。当然，此些些仅为实例且不构成限制。举例而言，在以下说明中，将第一特征形成于第二特征“之上”或第二特征“上”可包括其中第一特征及第二特征被形成为直接接触的实施例，且亦可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可不直接接触的实施例。另外，本揭露实施例可能在各种实例中重复使用参考编号和/或字母。此种重复使用是出于简洁及清晰的目的，且其本身并不表示所论述的各种实施例和/或配置之间的关系。
100.此外，为易于说明，本文中可能使用例如“在
…
之下(beneath)”、“下方(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相关用语来描述图中所示一个元件或特征与另一元件或特征的关系。此些空间相关的用语意图包括装置除图示所示的方位之外，在不同使用或操作中的额外的方位。另外，装置也可具有其他方位(旋转90度或其他方位)，而在此使用的空间相关用语可据此类似方式被解释。
101.在一些例子中，像素感测器的光二极管区和浮置扩散区可以水平方式排列，其中光二极管区和浮置扩散区为水平相邻。光二极管区和浮置扩散区可通过掺杂基板的一区域分离(例如p掺杂基板)，转移栅极可经由此区域控制从光二极管区至浮置扩散区的光电流转移。随着像素感测器的尺寸继续收缩，光二极管区和浮置扩散区的水平排列可造成光二极管区尺寸的缩减。此可造成光二极管收集较少光子，且因而降低光敏度(light sensitivity)。
102.本文描述的一些实施方式提供像素感测器，其包含垂直排列(或垂直堆叠)的光二极管区和浮置扩散区。垂直排列准许光二极管区相对于水平排列占用给定尺寸的像素感测器(例如2微米像素感测器)的较大区域，其增加光二极管区可收集光子的区域。此增加像素感测器的效能，且可减小像素感测器的整体尺寸。再者，转移栅极可围绕浮置扩散区和光二极管区的至少一部分，其相对于水平排列提供较大的栅极切换区。增加的栅极切换区可在光电流转移期间提供较佳的控制和/或可减少像素感测器的切换延迟。
103.图1为示例性的环境100的示意图，在本文描述的系统和/或方法可在此环境100下实现。如图1所示，环境100可包含多个半导体制程工具102至114和晶圆/晶粒运输工具116。此些半导体制程工具102至114可包含沉积工具102、曝光工具104、显影工具106、蚀刻工具108、平坦化工具110、镀膜工具112、离子布植工具114和/或其他类型的半导体制程工具。在其他示例中，包含在示例性的环境100里的工具可包含在半导体洁净室、半导体晶圆厂、半导体制程设备和/或生产设备。
104.沉积工具102为半导体制程工具，其包含半导体制程腔室和一或多个可在基材上
沉积各种类型的材料的设备。在一些实施方式中，沉积工具102包含旋转涂布工具，其可在基材(例如晶圆)上沉积光阻层。在一些实施方式中，沉积工具102包含化学气相沉积(chemical vapor deposition；cvd)工具，例如电浆辅助化学气相沉积(plasma-enhanced cvd；pecvd)工具、高密度电浆化学气相沉积(high-density plasma cvd；hdp-cvd)工具、次常压化学气相沉积(sub-atmospheric cvd；sacvd)工具、原子层沉积(atomic layer deposition；ald)工具、电浆辅助原子层沉积(plasma-enhanced ald；peald)工具或其他类型的化学气相沉积工具。在一些实施方式中，沉积工具102包含物理气相沉积(physical vapor deposition；pvd)工具，例如溅镀工具或其他类型的物理气相沉积工具。在一些实施方式中，示例性的环境100包含多种类型的沉积工具102。
105.曝光工具104为半导体制程工具，其可将光阻层曝光至辐射源，例如紫外光(ultraviolet light；uv)源(例如深紫外光源、极紫外光(extreme uv；euv)源和/或相似者)、x射线源、电子束(electron beam；e-beam)源和/或相似者。曝光工具104可将光阻层曝光至辐射源，以自光罩转换图案至光阻层。图案可包含一或多个用于形成一或多个半导体元件的半导体元件层图案，可包含用于形成半导体设备的一或多个结构的图案，可包含用于蚀刻半导体元件的各部分的图案，和/或相似者。在一些实施方式中，曝光工具104包含扫描器、步进器或相似类型的曝光工具。
106.显影工具106为半导体制程工具，其可显影已曝光至辐射源的光阻层，以显影自曝光工具104转换至光阻层的图案。在一些实施方式中，显影工具106通过去除光阻层的未曝光部分显影图案。在一些实施方式中，显影工具106通过去除光阻层的已曝光部分显影图案。在一些实施方式中，显影工具106通过使用化学显影剂溶解光阻层的已曝光或未曝光部分显影图案。
107.蚀刻工具108为半导体制程工具，其可蚀刻各类材料的基材、晶圆或半导体元件。举例而言，蚀刻工具108可包含湿式蚀刻工具、干式蚀刻工具和/或相似者。在一些实施方式中，蚀刻工具108包含腔室，其填充有蚀刻剂，且基材在特定时段内放置在腔室里，以去除基材的一或多个部分中特定数量的部分。在一些实施方式中，蚀刻工具108可使用电浆蚀刻或电浆辅助蚀刻技术蚀刻基材的一或多个部分，其可涉及使用离子化气体等向性或方向性地蚀刻基材的一或多个部分。
108.平坦化工具110为半导体制程工具，其可研磨或平坦化晶圆或半导体元件的的各层。举例而言，平坦化工具110可包含化学气相沉积工具和/或其他类型的平坦化工具，其研磨或平坦化沉积或镀覆的材料层或表面。平坦化工具110可以化学和机械力的结合研磨或平坦化半导体元件层或表面(例如化学蚀刻和游离砥粒研磨(free abrasive polishing))。平坦化工具110可利用磨蚀性(abrasive)和腐蚀性(corrosive)化学研磨液结合研磨垫和固定环(例如，通常具有比半导体元件大的直径)。研磨垫和半导体元件可通过动态研磨头压合在一起且通过固定环固定到位。动态研磨头可以不同旋转轴旋转，以去除材料且整平半导体元件的任何不规则形貌(topography)，使半导体元件平整或平坦。
109.镀膜工具112为半导体制程工具，其可以一或多个金属镀覆基材(例如晶圆、半导体设备和/或相似者)或其部分。举例而言，镀膜工具112可包含铜电镀设备、铝电镀设备、镍电镀设备、锡电镀设备、化合物材料或合金(例如锡-银，锡-铅和/或相似者)电镀设备、和/或用于一或多个其他类型导电材料、金属和/或相似类型材料的电镀设备。
110.离子布植工具114为半导体制程工具，其可植入离子至基材中。离子布植工具114可在电弧腔室内自源材料(source material)产生离子，例如气体或固体。源材料可提供至电弧腔室内，且电弧电压在阴极与阳极之间放电，以产生源材料的含电浆离子。一或多个萃取电极(extraction electrode)可用于在电弧腔室中自电浆萃取出离子，并加速离子以形成离子束。离子束可导向基材，使得离子布植在基材的表面下方。
111.晶圆/晶粒运输工具116包含移动机器人、机械手臂、有轨电车或轨道车和/或其他类型的设备，其用以在半导体制程工具102至114之间运输晶圆和/或晶粒、运输晶圆和/或晶粒至其他场所、和/或自其他场所运输晶圆和/或晶粒，例如晶圆架、储藏室和/或相似者。在一些实施方式中，晶圆/晶粒运输工具116可以是程序化设备，其用以沿特定路径行进，且/或其可半自动或自动操作。
112.图1所示的设备的数量和配置是提供为一或多个示例。实务上，与图1所示相比，可以有额外的设备、较少设备、不同设备或不同配置的设备。再者，图1所示的二或多个设备可实作在单一设备中，或是图1所示的单一设备可实作为多重和分散的设备。此外或替代地，环境100的一组设备(例如一或多个设备)可进行由环境100的其他组设备进行的所描述的一或多个功能。
113.图2为本文描述的示例性的像素阵列200(或其部分)的示意图。像素阵列200可包含在影像感测器中，例如互补式金属氧化半导体(complementary metal oxide semiconductor；cmos)影像感测器、背照式(back side illuminated；bsi)互补式金属氧化半导体影像感测器或其他类型的影像感测器。
114.图2示出像素阵列200的上视图。如图2所示，像素阵列200可包含多个像素感测器202。如图2进一步所示，像素感测器202可配置于网格中。在一些实施方式中，像素感测器202为方形(如图2所示的示例)。在一些实施方式中，像素感测器202包含其他形状，例如圆形、八边形、钻石形和/或其他形状。
115.像素感测器202可用以感测和/或积聚入射光(例如导向像素阵列200的光)。举例而言，像素感测器202可吸收且收集在光二极管中入射光的光子。在光二极管中积聚的光子可产生电荷，其代表入射光的强度或亮度(例如，大量电荷可对应至较高的强度或亮度，而小量电荷可对应至较低的强度或亮度)。
116.像素阵列200可电性连接影像感测器的后段制程(back-end-of-line；beol)金属化堆叠(未示出)。后段制程金属化堆叠可电性连接像素阵列200，以控制可用以量测入射光在像素感测器202中的积聚且将此量测转换为电信号的电路。
117.如前文所述，图2是提供为一示例。其他示例可不同于所描述关于图2的内容。
118.图3为本文描述的示例性的像素阵列300的示意图。在一些实施方式中，像素阵列300可包含在影像感测器中。影像感测器可以是互补式金属氧化半导体影像感测器、背照式互补式金属氧化半导体影像感测器或其他类型的影像感测器。如图3所示，像素阵列300可包含多个八边形像素感测器302和多个方形像素感测器304。八边形像素感测器302和方形像素感测器304可在整个像素阵列300中散布(interspersed)、混杂(intermixed)和/或分布(distributed)。
119.如图3所示，方形像素感测器304可设置在八边形像素感测器302的子集(例如四个八边形像素感测器302)之间和/或由八边形像素感测器302的子集围绕，使得八边形像素感
测器302的侧边对准方形像素感测器304的侧边。此减小和/或最小化像素阵列300的像素感测器之间未使用的间隙或部分，其增加像素阵列300的像素感测器密度和增加像素阵列300中的空间利用。
120.再者，此特殊配置使八边形像素感测器302的边长可经调整以增加或减少方形像素感测器304的尺寸但维持像素感测器在像素阵列300中的紧密聚集。举例而言，八边形像素感测器302的面向方形像素感测器304的侧边长度可降低，以对应降低方形像素感测器304的尺寸。作为另一实例，八边形像素感测器302的面向方形像素感测器304的侧边长度可增加至对应增加方形像素感测器304的尺寸。此外，此特殊配置使方形像素感测器304可与规则形八边形像素感测器(例如具有相同边长的八边形像素感测器)和/或不规则形八边形像素感测器(例如具有二或多个不同边长的八边形像素感测器)一同使用。
121.如前文所述，图3是提供为一示例。其他示例可不同于所描述关于图3的内容。
122.图4a至图4c为本文描述的示例性的像素感测器400的示意图。图4a至图4c可包含像素感测器400的剖视图。在一些实施方式中，像素感测器400可配置为方形像素感测器202，且可包含在像素阵列200中。在一些实施方式中，像素感测器400可配置为八边形像素感测器302或方形像素感测器304，且可包含在像素阵列300中。在一些实施方式中，像素感测器400可包含在影像感测器中。影像感测器可以是互补式金属氧化半导体影像感测器、背照式互补式金属氧化半导体影像感测器或其他类型的影像感测器。
123.像素感测器400可包含基材402，其可包含半导体晶粒基材、半导体晶圆或其他类型的可形成半导体像素的基材。在一些实施方式中，基材402可由硅、含硅材料、iii-v族化合物半导体材料，例如砷化镓(gaas)、绝缘体上硅(silicon on insulator；soi)或其他类型的可从入射光的光子产生电荷的半导体材料形成。在一些实施方式中，基材402由掺杂材料(例如p掺杂材料或n掺杂材料)形成，例如掺杂硅。
124.像素感测器400可包含皆在基材402中的光二极管区404和浮置扩散区(floating diffusion region)406。浮置扩散区406可包含在光二极管区404的上方和之上，使得浮置扩散区406和光二极管区404为堆叠和/或垂直排列。此可准许减小像素感测器400的水平尺寸或宽度但维持相似的效能特性，或是在不增加像素感测器400的整体水平尺寸或宽度下增加光二极管区404的水平尺寸或宽度。增加光二极管区404的水平尺寸或宽度提供较大的区域，其中光二极管区404可收集和吸收入射光的光子。此可增加像素感测器400的光敏和/或量子效率(quantum efficiency)。再者，将浮置扩散区406堆叠在光二极管区404之上准许浮置扩散区406屏蔽基材402顶面上方的杂讯和/或漏光至光二极管区404，其可进一步增加像素感测器400的效能。
125.光二极管区404可包含多个掺杂各种离子的区域，以形成p-n接面或pin接面(例如位于p型部分、本质(或未掺杂)型部分和n型部分之间的接面)。举例而言，基材402可掺杂有p型掺杂物，以形成光二极管区404的p型区408，且基材402可掺杂有n型掺杂物，以形成一或多个n型区410。光二极管区404可用以吸收入射光的光子。光子的吸收引发光二极管区404因光电效应而积聚电荷(称为光电流)。光子可轰击光二极管区404，其引发光二极管区404中的电子发射。
126.包含在光二极管区404中的各区可为堆叠和/或垂直排列。举例而言，p型区408可包含在一或多个n型区410上方。p型区408可对一或多个n型区410提供杂讯隔离，且可促进
在光二极管区404中产生光电流。
127.一或多个n型区410可包含n型区410a、n型区410b和n型区410c。n型区410b可位于n型区410c上和/或之上，且n型区410a可位于n型区410b上和/或之上。n型区410b和n型区410c可称为深n型区或深n井区，且可延伸光二极管区404的n型区410。此可提供增加区域，以为了在光二极管区404中的光子吸收。再者，一或多个n型区410的至少一子集可具有不同掺杂浓度。举例而言，n型区410a可包含相对于n型区410b和410c较高的n型掺杂浓度，且n型区410b可包含相对于n型区410c较高的n型掺杂浓度。因此，n型掺杂梯度(dopant gradient)形成，其可向上增加在光二极管区404中的电子迁移。
128.光二极管区404可通过深沟渠隔离(deep trench isolation；dti)结构412与相邻的像素感测器电性和光学隔离。深沟渠隔离结构412可围绕光二极管区404，且因此p型区408和n型区410包含在其中。深沟渠隔离结构412可内衬有栅极氧化层414，其包含氧化硅(siox)或其他类型的介电材料，且栅极材料可填充栅极氧化层414之上的深沟渠隔离结构412。栅极材料可进一步形成在深沟渠隔离结构412上方和基材402的一部分之上，以形成像素感测器400的多晶硅栅极区416。可进一步形成栅极材料，使得多晶硅栅极区416围绕浮置扩散区406。栅极材料可包含导电材料，例如多晶硅或金属。在一些实施方式中，像素感测器400的转移栅极包含多晶硅栅极区416和深沟渠隔离结构412。据此，深沟渠隔离结构412可作用为像素感测器400的转移栅极的一部分，且可提供像素感测器400的电性和光学隔离。
129.浮置扩散区406可由基材402围绕，且与光二极管区404电性隔离。多晶硅栅极区416可在通电后使导电通道形成在基材402中且位于光二极管区404与浮置扩散区406之间。如前文所描述，光二极管区404和浮置扩散区406是堆叠和/或垂直排列。据此，可形成环绕浮置扩散区406的垂直导电通道，以准许光电流从光二极管区404向上转移至浮置扩散区406且环绕浮置扩散区406(例如，大约360度环绕浮置扩散区406)。在其他示例中，此增加导电通道的尺寸，且增加由多晶硅栅极区416所控制的导电通道的表面区域，其可增加像素感测器400的切换速度，可降低像素感测器400的切换滞后(switching lag)，且/或可减少像素感测器400的光漏电流。再者，在深沟渠隔离结构412中的栅极材料可用以隔离光二极管区404与相邻像素感测器的光二极管区，其相对于形成环绕光二极管区404的多重隔离区可降低光二极管区404的制造复杂度。
130.浮置扩散区406可包含漏极区418，漏极区418包含在p型区420中和/或相邻于p型区420，且p型区420包含在基材402和浮置扩散区406中。漏极区418可包含高度掺杂n型区(例如n 掺杂区)。一或多个延伸区422可包含促进光电流从导电通道转移至漏极区418的轻度掺杂n型区。
131.多晶硅栅极区416和漏极区418可与基材402上方的金属化层424电性连接。金属化层424可通过接触插塞426电性连接至多晶硅栅极区416，且可通过接触插塞428电性连接至漏极区418。接触插塞426和接触插塞428可包含在介电层430中。介电层430可包含由氧化材料形成的金属间介电层(inter-metal dielectric；imd)，例如氧化硅(siox)(例如二氧化硅)、氮化硅(sinx)、碳化硅(sicx)、氮化钛(tinx)、氮化钽(tanx)，氧化铪(hfox)、氧化钽(taox)、氧化铝(alox)或其他类型的介电材料。每一个接触插塞426和接触插塞428可填充有导电材料，例如钨、钴、钌和/或其他类型的导电材料。
132.如前文所描述，像素感测器400可包含在背照式互补式金属氧化半导体影像感测
器中。据此，像素感测器400可包含在基材402的背侧或底侧上的一或多层。相对于基材402的背侧或底侧，介电层432可包含在基材402上以增加光电转换。抗反射涂层(antireflective coating；arc)434可包含在介电层432之上和/或上。抗反射涂层434可包含用以降低朝向光二极管区404投射的入射光反射的合适材料。举例而言，抗反射涂层434可包含含氮材料。
133.彩色滤光层436可包含在抗反射涂层434的上方和/或上。在一些实施方式中，彩色滤光层436包含配置为滤出特定波长或特定波长范围的可见光(例如红光、蓝光或绿光)的可见光彩色滤光器。在一些实施方式中，彩色滤光层436包含近红外线(near infrared；nir)滤光器(例如近红外线带通滤光器)，其配置为准许与近红外线波长相关联的光通透彩色滤光层436且阻隔其他波长的光。在一些实施方式中，彩色滤光层436包含近红外线截止滤光器，其配置为阻隔近红外光通透彩色滤光层436。在一些实施方式中，像素感测器400省去彩色滤光层436，以准许所有波长的光通透光二极管区404。在这些示例中，像素感测器400可配置为白光像素感测器。
134.微透镜层438可包含在彩色滤光层436上方和/或上。微透镜层438可包含用于像素感测器400的微透镜，其配置为朝向光二极管区404聚焦入射光，且/或降低像素感测器400与相邻的像素感测器之间的光学串扰(optical crosstalk)。
135.图4b绘示示例性的通过像素感测器400的电流路径(例如光电流路径)。如图4b所示，由在光二极管区404中吸收的入射光的光子所产生的光电流可源自一或多个n型区410。电流(或电压)可从金属化层424经由接触插塞426施加至多晶硅栅极区416。电流(或电压)可造成电场，以在基材402中且位于光二极管区404与浮置扩散区406之间形成导电通道(conductive channel)。光电流可从光二极管区404沿导电通道至浮置扩散区406中的一或多个延伸区422。光电流可从一或多个延伸区422行进至漏极区418。光电流可经由接触插塞428在金属化层424量测到。
136.图4c绘示像素感测器400的各个示例性的尺寸参数(dimensional parameters)。如图4c所示，示例性的尺寸参数可包含多晶硅栅极区416的宽度。多晶硅栅极区416的宽度w1可以是大约位于多晶硅栅极区416最宽部分的宽度。宽度w1可在约为0.1微米(例如，以对像素感测器400提供充分的隔离效能)至约为6微米(例如，以最小化像素感测器400的转移滞后(transfer lag))的范围。
137.如图4c进一步所示，示例性的尺寸参数可包含多晶硅栅极区416的宽度w2。多晶硅栅极区416的宽度w2可为多晶硅栅极区416的外部边缘与深沟渠隔离结构412的边缘之间的宽度。宽度w2可在约为0.05微米(例如，以对像素感测器400提供充分的光子/电子泄漏隔离效能)至约为0.5微米(例如，以最小化像素感测器400的可能起因于硅损伤的漏电流)的范围。
138.如图4c进一步所示，示例性的尺寸参数可包含光二极管区404的宽度w3。宽度w3可在约为0.3微米(例如，以为了像素感测器400达到充分的进光量)至约为11微米(例如，以最小化像素感测器400的转移滞后)的范围。
139.如图4c进一步所示，示例性的尺寸参数可包含p型区408的厚度t1。p型区408的厚度t1可在约为1微米(例如，使得p型区408与p型区420相隔且不接触p型区420)至约为3微米(例如，以最小化像素感测器400的转移滞后)的范围。如图4c进一步所示，示例性的尺寸参
数可包含n型区410a的厚度t2。n型区410a的厚度t2可在约为2微米(例如，使得n型区410a相邻于p型区408)至约为3微米(例如，以最小化像素感测器400的转移滞后)的范围。如图4c进一步所示，示例性的尺寸参数可包含n型区410b的厚度t3。n型区410b的厚度t3可在约为0.8微米(例如，使得n型区410b相邻于n型区410a)至约为2微米(例如，以最小化像素感测器400的转移滞后)的范围。如图4c进一步所示，示例性的尺寸参数可包含n型区410c的厚度t4。n型区410c的厚度t4可在约为2微米(例如，使得n型区410c相邻于n型区410b)至约为4微米(例如，以最小化像素感测器400的转移滞后)的范围。
140.如图4c进一步所示，示例性的尺寸参数可包含深沟渠隔离结构412的宽度w4。深沟渠隔离结构412的宽度w4可在约为50纳米(例如，以提供充分的光隔离效能以及在深沟渠隔离结构412中提供充分的填充区域以最小化间隙)至约为500纳米(例如，以最小化像素感测器400的可能起因于硅损伤的漏电流)的范围。
141.如图4c进一步所示，示例性的尺寸参数可包含深沟渠隔离结构412的深度(或高度)d1。深沟渠隔离结构412的深度d1可在约为0.1微米(例如，以提供充分的光隔离效能)至约为6微米(例如，以最小化像素感测器400的可能起因于硅损伤的漏电流)的范围。
142.如图4c进一步所示，示例性的尺寸参数可包含p型区420的宽度w5。p型区420的宽度w5可在约为0.5微米(例如，以对光二极管区404提供充分的隔离)至约为2微米(例如，依据像素感测器400的设计和整体尺寸)的范围。
143.如图4c进一步所示，示例性的尺寸参数可包含p型区420厚度t5。p型区420的厚度t5可大于0微米(例如，以对光二极管区404提供充分的隔离且促进光电流从光二极管区404转移至浮置扩散区406)至约为2微米(例如，使得p型区408与p型区420分隔且不接触p型区420)。
144.如前文所述，图4a至图4c是提供为一或多个示例。其他示例可不同于所描述关于图4a至图4c的内容。
145.图5a至图5j为本文描述的示例性的实作500的示意图。示例性的实作500可以是形成像素感测器400的示例性制程。在一些实施方式中，结合图5a至图5j所述的示例性的技术和步骤可用于结合其他本文描述的像素感测器。如图5a所示，形成像素感测器400的示例性制程可结合基材402进行。
146.如图5b所示，基材402的多个区域可经掺杂而形成一或多个n型区410、p型区408和p型区420。在一些实施方式中，离子布植工具114通过一或多个离子布植操作掺杂基材402的多个区域。举例而言，离子布植工具114可在基材402中植入n 离子以形成n型区410c，可在基材402中植入n 离子以在n型区410c上方和/或之上形成n型区410b，可在基材402中植入n 离子以在n型区410b上方和/或之上形成n型区410a，可在基材402中植入n 离子以在n型区410a上方和/或之上形成p型区408，且可在基材402中植入n 离子以在p型区408上方和/或之上形成p型区420。在一些实施方式中，基材402的一或多个区域可通过其他掺杂技术掺杂，例如扩散。在一些实施方式中，可以不同n型掺杂浓度掺杂n型区410a、n型区410b和n型区410c中的二或多者。
147.如图5c所示，漏极区418和一或多个延伸区422可形成在基材402中，且在p型区420中和/或相邻于p型区420。在一些实施方式中，离子布植工具114通过一或多个离子布植操作掺杂基材402，以形成漏极区418和一或多个延伸区422。举例而言，离子布植工具114可在
基材402中植入n 离子，以形成漏极区418和相邻于漏极区418的一或多个延伸区422。在一些实施方式中，基材402可使用其他掺杂技术掺杂，例如扩散，以形成漏极区418和/或一或多个延伸区422。在一些实施方式中，漏极区418可通过磊晶成长(epitaxial growth)形成。在一些实施方式中，可以不同n型掺杂浓度掺杂漏极区418和一或多个延伸区422。
148.如图5d所示，基材402可经蚀刻以形成深沟渠隔离结构412，使得深沟渠隔离结构412围绕p型区408和一或多个n型区410。基材402亦可经蚀刻以作为形成多晶硅栅极区416的准备。沉积工具102可在基材402上形成光阻层，曝光工具104可将光阻层曝光至辐射源以图案化光阻层，显影工具106可显影和去除光阻层的部分以将图案曝光，且蚀刻工具108可蚀刻基材402的部分以形成深沟渠隔离结构412。在一些实施方式中，光阻去除工具在蚀刻工具108蚀刻基材402后去除光阻层的剩余部分(例如使用化学剥除(chemical stripper)、电浆灰化(plasma asher)和/或其他技术)。
149.如图5e所示，栅极氧化层414可形成在基材402之上和/或上，包含在深沟渠隔离结构412的侧壁和底面上。沉积工具102可使用化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术沉积栅极氧化层414。
150.如图5f所示，多晶硅栅极区416可形成在栅极氧化层414的一部分之上和/或上，使得多晶硅栅极区416围绕漏极区418、p型区420和一或多个延伸区422。多晶硅栅极区416的材料亦可填充在栅极氧化层414上方的深沟渠隔离结构412中。沉积工具102可使用化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术沉积多晶硅栅极区416。平坦化工具110可在多晶硅栅极区416沉积后平坦化多晶硅栅极区416。
151.如图5g所示，介电层430可形成在多晶硅栅极区416上方和/或上且在栅极氧化层414的至少一部分上方和/或上。沉积工具102可使用化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术沉积介电层430。平坦化工具110可在介电层430沉积后平坦化介电层430。
152.如图5h所示，接触插塞426和接触插塞428可形成在介电层430中。接触插塞426可形成为穿过介电层430，使得接触插塞426接触多晶硅栅极区416。接触插塞428可形成为穿过介电层430和栅极氧化层414，使得接触插塞428接触漏极区418。沉积工具102可在多晶硅栅极区416和栅极氧化层414上形成光阻层，曝光工具104可将光阻层曝光至辐射源以图案化光阻层，显影工具106可显影和去除光阻层的部分以将图案曝光，且蚀刻工具108可蚀刻多晶硅栅极区416和栅极氧化层414的部分以在形成多晶硅栅极区416和栅极氧化层414中形成对应接触插塞426和接触插塞428的开口。沉积工具102可使用化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术沉积接触插塞426和接触插塞428的材料，镀膜工具112可使用电镀操作或其组合沉积接触插塞426和接触插塞428的材料。平坦化工具110可在接触插塞426和接触插塞428沉积后平坦化接触插塞426和接触插塞428。
153.如图5i所示，金属化层424可形成在介电层430之上和/或上，使得金属化层424接触接触插塞426和接触插塞428。沉积工具102可使用化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术沉积金属化层424的材料，镀膜工具112可使用电镀操作或其组合沉积金属化层424的材料。平坦化工具110可在金属化层424沉积后平坦化金属化层424。
154.如图5j所示，可在像素感测器400上进行背侧制程可，以在基材402的背侧或底侧
上方形成介电层432、抗反射涂层434、彩色滤光层436和微透镜层438。沉积工具102可使用化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术沉积介电层432、抗反射涂层434、彩色滤光层436和微透镜层438。介电层432可形成在基材402之上和/或上。抗反射涂层434可形成在介电层432之上和/或上。彩色滤光层436可形成在抗反射涂层434之上和/或上。微透镜层438可形成在彩色滤光层436之上和/或上。平坦化工具110可平坦化介电层432、抗反射涂层434和彩色滤光层436。
155.如前文所述，图5a至图5j是提供为一示例。其他示例可不同于所描述关于图5a至图5j的内容。
156.图6为本文描述的示例性的像素感测器600的示意图。图6可包含像素感测器600的剖视图。像素感测器600可包含相似于像素感测器400的元件和/或结构的配置。像素感测器600可包含额外的背侧元件和/或结构，例如隔离结构、一或多个高吸收区和隔离网格，以增加像素感测器600的量子效率，且降低像素感测器600与相邻的像素感测器之间的串扰。
157.在一些实施方式中，像素感测器600配置为方形像素感测器202且包含在像素阵列200中。在一些实施方式中，像素感测器600可配置为八边形像素感测器302或方形像素感测器304且包含在像素阵列300中。在一些实施方式中，像素感测器600可包含在影像感测器中。影像感测器可以是互补式金属氧化半导体影像感测器、背照式互补式金属氧化半导体影像感测器，或其他类型的影像感测器。
158.如图6所示，像素感测器600可包含基材602、光二极管区604和浮置扩散区606。浮置扩散区606可包含在光二极管区604的上方和之上，使得浮置扩散区606和光二极管区604为堆叠和/或垂直排列。光二极管区604可包含p型区608和一或多个n型区610(例如n型区610a、n型区610b和n型区610c)。深沟渠隔离结构612可围绕光二极管区604，且可内衬有栅极氧化层614。深沟渠隔离结构612可填充有栅极材料，此栅极材料亦形成环绕浮置扩散区606的多晶硅栅极区616。浮置扩散区606可包含漏极区618、p型区620和一或多个延伸区622。多晶硅栅极区616和漏极区618可分别通过接触插塞626和接触插塞628与金属化层624电性连接。接触插塞626和接触插塞628可包含在介电层630中。介电层632可包含在基材602的背侧上方。抗反射涂层634可包含在介电层632之上和/或上。彩色滤光层636可包含在抗反射涂层634上方和/或上。微透镜层638可包含在彩色滤光层636上方和/或上。
159.隔离结构640(例如深沟渠隔离结构、浅沟渠隔离(shallow trench isolation；sti)结构)和一或多个高吸收区642可包含在基材602的背侧且位于介电层632下方。隔离结构640可包含朝向光二极管区604和深沟渠隔离结构612向下延伸至基材602中的沟渠。隔离结构640可提供像素感测器600与相邻的像素感测器之间的光学隔离，以降低相邻像素感测器之间的光学串扰量。特别地，隔离结构640可吸收、折射和/或反射入射光，其可减少经由像素感测器400行进至相邻的像素感测器且由相邻的像素感测器吸收的入射光的量。
160.一或多个高吸收区642可位于基材602中且位于隔离结构640的沟渠之间。每一高吸收区642可由浅沟渠定义。多个相邻的高吸收区642可在基材602中形成周期结构或锯齿状(zig-zag)结构。一或多个高吸收区642可通过变更或改变基材602与光二极管区604之间的折射界面定向(orientation)增加像素感测器600的入射光吸收(thereby增加像素感测器600的量子效率)。一或多个高吸收区642的倾斜壁(angled walls)通过使基材602与光二极管区604之间的界面相对于基材602的表面定向为对角改变基材602与光二极管区604之
间的界面定向。此定向改变可造成在相同入射光的相同角度下相对基材602的平面较小的折射角。因此，相较于不包含高吸收区的像素感测器600，一或多个高吸收区642可以较广角度将入射光导向像素感测器600的光二极管区604的中心。
161.氧化层644可包含在基材602、隔离结构640和一或多个高吸收区642上方。再者，氧化层644的材料可填充隔离结构640和一或多个高吸收区642。氧化层644可作用像素感测器600的基材602与上层之间的钝化层。在一些实施方式中，氧化层644包含氧化材料，例如氧化硅(siox)。在一些实施方式中，氮化硅(sinx)、碳化硅(sicx)、其混合物(例如碳氮化硅(sicn)、氮氧化硅(sion))或其他介电材料用于取代氧化层644而作为钝化层。
162.网格结构646可包含在隔离结构640之上和/或上方。网格结构646可包含多个围绕像素感测器600的周边，且可用以结合隔离结构640的互连接栏(interconnected columns)而提供额外的串扰降低和/或减缓。网格结构646可包含氧化层644的部分和在氧化层644的部分上的金属屏蔽层648。金属屏蔽层648可包含金属材料(例如钨、铜、铝、钴、镍、钛、钽)、其他类型的导电材料和/或包含前述一或多个材料的合金。金属屏蔽层648可用以反射部分入射光，以降低和/或避免光学串扰。
163.如前文所述，图6是提供为一示例。其他示例可不同于所描述关于图6的内容。
164.图7a至图7f为本文描述的示例性的实作700的示意图。示例性的实作700可以是形成像素感测器600的示例性制程。在一些实施方式中，结合图7a至图7f所描述的示例性技术和步骤可用于结合其他本文描述的像素感测器。如图7a所示，形成像素感测器600的示例性制程可包含结合图5a至图5j的前文所述一或多个操作和/或技术以形成包含在像素感测器600中的元件和/或结构子集。
165.如图7b所示，隔离结构640可形成在基材602中。特别地，隔离结构640可形成在基材602的背侧。如图7b进一步所示，一或多个高吸收区642可形成在基材602的背侧且位于隔离结构640之间。沉积工具102可在基材602的背侧上形成光阻层，曝光工具104可将光阻层曝光至辐射源以图案化光阻层，显影工具106可显影和去除光阻层的部分以将图案曝光，且蚀刻工具108可蚀刻基材602的部分，以在基材602中形成隔离结构640和一或多个高吸收区642。在一些实施方式中，光阻去除工具在蚀刻工具108蚀刻基材602后去除光阻层的剩余部分(例如使用化学剥除和/或其他技术)。
166.如图7c所示，每一个隔离结构640和一或多个高吸收区642可填充有氧化材料。特别地，沉积工具102可沉积氧化材料在隔离结构640和一或多个高吸收区642中且位于隔离结构640和一或多个高吸收区642上方，使得氧化层644使用化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术形成。平坦化工具110可在氧化层644沉积后平坦化氧化层644。
167.如图7d所示，金属屏蔽层648可形成在氧化层644之上和/或上。沉积工具102可使用化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术形成金属屏蔽层648，且镀膜工具112可使用镀覆技术(例如电镀(或电化学沉积)或其组合)形成金属屏蔽层648。
168.如图7e所示，部分的金属屏蔽层648和部分的氧化层644可被去除以形成网格结构646。网格结构646可通过使用光阻(例如使用沉积工具102)涂布金属屏蔽层648、通过将光阻曝光至辐射源(例如使用曝光工具104)在光阻中形成图案、去除光阻的曝光区或是非曝
光区(例如使用显影工具106)、以及基于光阻中的图案通过金属屏蔽层648蚀刻氧化层644的部分(例如使用蚀刻工具108)而形成。
169.如图7f所示，介电层632、抗反射涂层634、彩色滤光层636和微透镜层638可形成在基材602的背侧之上。沉积工具102可使用化学气相沉积技术、物理气相沉积技术、原子层沉积技术或其他类型的沉积技术沉积介电层632、抗反射涂层634、彩色滤光层636和微透镜层638。介电层632可形成在氧化层644之上和/或上且位于网格结构646的互连接栏之间。抗反射涂层634可形成在介电层632之上和/或上。彩色滤光层636可形成在抗反射涂层634之上和/或上。微透镜层638可形成在彩色滤光层636之上和/或上。平坦化工具110可平坦化介电层632、抗反射涂层634和彩色滤光层636。
170.如前文所述，图7a至图7f是提供为一示例。其他示例可不同于所描述关于图7a至图7f的内容。
171.图8为本文描述的示例性的像素感测器800的示意图。图8可包含像素感测器800的剖视图。像素感测器800可包含相似于像素感测器600的元件和/或结构的配置，但省去光二极管区的p型区。由于浮置扩散区在光二极管区之上堆叠和/或垂直排列，故在浮置扩散区中的p型区可促进在光二极管区中产生光电流，且可保护光二极管区中的一或多个n型区防止来自基材上方阶层的杂讯。省去光二极管区的p型区可降低像素感测器800的制造复杂度。像素感测器800可通过结合图5a至图5j和/或图7a至图7f的前文所述一或多个技术和/或操作形成。
172.在一些实施方式中，像素感测器800可配置为方形像素感测器202且包含在像素阵列200中。在一些实施方式中，像素感测器800可配置为八边形像素感测器302或方形像素感测器304，且包含在像素阵列300中。在一些实施方式中，像素感测器800可包含在影像感测器中。影像感测器可以是互补式金属氧化半导体影像感测器、背照式互补式金属氧化半导体影像感测器，或其他类型的影像感测器。
173.如图8所示，像素感测器800可包含基材802、光二极管区804和浮置扩散区806。浮置扩散区806可包含在光二极管区804的上方和之上，使得浮置扩散区806和光二极管区804为堆叠和/或垂直排列。光二极管区804可包含一或多个n型区810(例如n型区810a、n型区810b和n型区810c)。如前文所述，光二极管区804省去p型区。深沟渠隔离结构812可围绕光二极管区804，且可内衬有栅极氧化层814。深沟渠隔离结构812可填充有栅极材料，此栅极材料亦形成环绕浮置扩散区806的多晶硅栅极区816。浮置扩散区806可包含漏极区818、p型区820和一或多个延伸区822。多晶硅栅极区816和漏极区818可分别通过接触插塞826和接触插塞828与金属化层824电性连接。接触插塞826和接触插塞828可包含在介电层830中。
174.介电层832可包含在基材802的背侧上方。抗反射涂层834可包含在介电层832上方和/或上。彩色滤光层836可包含在抗反射涂层834上方和/或上。微透镜层838可包含在彩色滤光层836上方和/或上。隔离结构840和一或多个高吸收区842可包含在基材802的背侧且位于介电层832的下方。氧化层844可包含在基材802、隔离结构840和一或多个高吸收区842的上方。再者，氧化层844的材料可填充隔离结构840和一或多个高吸收区842。网格结构846可包含在隔离结构840之上和/或上方。网格结构846可包含氧化层844的部分和氧化层844的部分上的金属屏蔽层848。
175.如前文所述，图8是提供为一示例。其他示例可不同于所描述关于图8的内容。
176.图9为本文描述的示例性的像素感测器900的示意图。图9可包含像素感测器900的剖视图。像素感测器900可包含相似于像素感测器600的元件和/或结构的配置，但浮置扩散区相对于光二极管区为偏离中心(off-centered)。偏离中心的浮置扩散区可准许连接浮置扩散区中的漏极区的接触插塞和/或金属化层的弹性配置，且/或可提供环绕浮置扩散区的基材的一或多个区域中较大的导电通道。像素感测器900可通过结合图5a至图5j和/或图7a至图7f的前文所述一或多个技术和/或操作形成。
177.在一些实施方式中，像素感测器900配置为方形像素感测器202且包含在像素阵列200中。在一些实施方式中，像素感测器900可配置为八边形像素感测器302或方形像素感测器304且包含在像素阵列300中。在一些实施方式中，像素感测器900可包含在影像感测器中。影像感测器可以是互补式金属氧化半导体影像感测器、背照式互补式金属氧化半导体影像感测器，或其他类型的影像感测器。
178.如图9所示，像素感测器900可包含基材902、光二极管区904和浮置扩散区906。浮置扩散区906可包含在光二极管区904的上方和之上，使得浮置扩散区906和光二极管区904为堆叠和/或垂直排列。再者，浮置扩散区906乡对于光二极管区904可偏离中心(例如位于大约接近光二极管区904的一侧，如图9所示的示例)。光二极管区904可包含p型区908和一或多个n型区910(例如n型区910a、n型区910b和n型区910c)。深沟渠隔离结构912可围绕光二极管区904，且可内衬有栅极氧化层914。深沟渠隔离结构912可填充有栅极材料，此栅极材料亦形成环绕浮置扩散区906的多晶硅栅极区916。浮置扩散区906可包含漏极区918、p型区920和一或多个延伸区922。多晶硅栅极区916和漏极区918可分别通过接触插塞926和接触插塞928与金属化层924电性连接。接触插塞926和接触插塞928可包含在介电层中930。
179.介电层932可包含在基材902的背侧之上。抗反射涂层934可包含在介电层932上方和/或上。彩色滤光层936可包含在抗反射涂层934上方和/或上。微透镜层938可包含在彩色滤光层936上方和/或上。隔离结构940和一或多个高吸收区942可包含在介电层932下方的基材902的背侧中。氧化层944可包含在基材902、隔离结构940和一或多个高吸收区942的上方。再者，氧化层944的材料可填充隔离结构940和一或多个高吸收区942。网格结构946可包含在隔离结构940之上和/或上方。网格结构946可包含氧化层944的部分和氧化层944的部分上的金属屏蔽层948。
180.如前文所述，图9是提供为一示例。其他示例可不同于所描述关于图9的内容。
181.图10为本文描述的示例性的像素感测器1000的示意图。图10可包含像素感测器1000的剖视图。像素感测器1000可包含相似于像素感测器900的元件和/或结构的配置，但省去光二极管区的p型区。由于浮置扩散区在光二极管区之上堆叠和/或垂直排列，故在浮置扩散区中的p型区可促进在光二极管区中产生光电流，且可保护光二极管区中的一或多个n型区防止来自基材上方阶层的杂讯。省去光二极管区的p型区可降低像素感测器1000的制造复杂度。像素感测器1000可通过结合图5a至图5j和/或图7a至图7f的前文所述一或多个技术和/或操作形成。
182.在一些实施方式中，像素感测器1000配置为方形像素感测器202且包含在像素阵列200中。在一些实施方式中，像素感测器1000配置为八边形像素感测器302或方形像素感测器304且包含在像素阵列300中。在一些实施方式中，像素感测器1000可包含在影像感测器中。影像感测器可以是互补式金属氧化半导体影像感测器、背照式互补式金属氧化半导
体影像感测器，或其他类型的影像感测器。
183.如图10所示，像素感测器1000可包含基材1002、光二极管区1004和浮置扩散区1006。浮置扩散区1006可包含在光二极管区1004的上方和之上，使得浮置扩散区1006和光二极管区1004为堆叠和/或垂直排列。再者，浮置扩散区1006相对于光二极管区1004可偏离中心(例如位于大约接近光二极管区1004的侧边，如图10所示的示例)。光二极管区1004可包含一或多个n型区1010(例如n型区1010a、n型区1010b和n型区1010c)。如前文所述，光二极管区1004省去p型区。深沟渠隔离结构1012可围绕光二极管区1004，且可内衬有栅极氧化层1014。深沟渠隔离结构1012可填充有栅极材料，此栅极材料亦形成环绕浮置扩散区1006的多晶硅栅极区1016。浮置扩散区1006可包含漏极区1018、p型区1020和一或多个延伸区1022。多晶硅栅极区1016和漏极区1018可分别通过接触插塞1026和接触插塞1028与金属化层1024电性连接。接触插塞1026和接触插塞1028可包含在介电层1030中。
184.介电层1032可包含在基材1002的背侧之上。抗反射涂层1034可包含在介电层1032上方和/或上。彩色滤光层1036可包含在抗反射涂层1034上方和/或上。微透镜层1038可包含在彩色滤光层1036上方和/或上。隔离结构1040和一或多个高吸收区1042可包含在介电层1032下方的基材1002的背侧中。氧化层1044可包含在基材1002、隔离结构1040和一或多个高吸收区1042上方。再者，氧化层1044的材料可填充隔离结构1040和一或多个高吸收区1042。网格结构1046可包含在隔离结构1040之上和/或上方。网格结构1046可包含氧化层1044的部分和氧化层1044的部分上的金属屏蔽层1048。
185.如前文所述，图10是提供为一示例。其他示例可不同于所描述关于图10的内容。
186.图11为本文描述的示例性的像素感测器1100的示意图。图11可包含像素感测器1100的剖视图。像素感测器1100可包含相似于像素感测器600的元件和/或结构的配置，但多晶硅栅极区的尺寸(例如宽度)减小。特别地，多晶硅栅极区的宽度可大约等于深沟渠隔离结构的宽度。多晶硅栅极区的尺寸可减小，以减小像素感测器1100的整体尺寸(例如宽度或直径)，但仍在光二极管区与浮置扩散区之间的光电流转移期间提供快速切换速度和精准控制。像素感测器1100可通过结合图5a至图5j和/或图7a至图7f的前文所述一或多个技术和/或操作形成。
187.在一些实施方式中，像素感测器1100配置为方形像素感测器202且包含在像素阵列200中。在一些实施方式中，像素感测器1100配置为八边形像素感测器302或方形像素感测器304，且包含在像素阵列300中。在一些实施方式中，像素感测器1100可包含在影像感测器中。影像感测器可以是互补式金属氧化半导体影像感测器、背照式互补式金属氧化半导体影像感测器或其他类型的影像感测器。
188.如图11所示，像素感测器1100可包含基材1102、光二极管区1104和浮置扩散区1106。浮置扩散区1106可包含在光二极管区1104的上方和之上，使得浮置扩散区1106和光二极管区1104为堆叠和/或垂直排列。光二极管区1104可包含p型区1108和一或多个n型区1110(例如n型区1110a、n型区1110b和n型区1110c)。深沟渠隔离结构1112可围绕光二极管区1104，且可内衬有栅极氧化层1114。深沟渠隔离结构1112可填充有栅极材料，此栅极材料亦形成环绕浮置扩散区1106的多晶硅栅极区1116。多晶硅栅极区1116的宽度可大约相同于深沟渠隔离结构1112的宽度(例如最大宽度或深沟渠隔离结构1112的开口的宽度)。浮置扩散区1106可包含漏极区1118、p型区1120和一或多个延伸区1122。多晶硅栅极区1116和漏极
区1118可分别通过接触插塞1126和接触插塞1128与金属化层1124电性连接。接触插塞1126和接触插塞1128可包含在介电层1130中。
189.介电层1132可包含在基材1102的背侧之上。抗反射涂层1134可包含在介电层1132上方和/或上。彩色滤光层1136可包含在抗反射涂层1134上方和/或上。微透镜层1138可包含在彩色滤光层1136上方和/或上。隔离结构1140和一或多个高吸收区1142可包含在介电层1132下方的基材1102的背侧中。氧化层1144可包含在基材1102、隔离结构1140和一或多个高吸收区1142上方。再者，氧化层1144的材料可填充隔离结构1140和一或多个高吸收区1142。网格结构1146可包含在隔离结构1140之上和/或上方。网格结构1146可包含氧化层1144的部分和氧化层1144的部分上的金属屏蔽层1148。
190.如前文所述，图11是提供为一示例。其他示例可不同于所描述关于图11的内容。
191.图12为本文描述的示例性的像素感测器1200的示意图。图12可包含像素感测器1200的剖视图。像素感测器1200可包含相似于像素感测器1100的元件和/或结构的配置，但省去光二极管区的p型区。由于浮置扩散区在光二极管区之上堆叠和/或垂直排列，故在浮置扩散区中的p型区可促进在光二极管区中产生光电流，且可保护光二极管区中的一或多个n型区防止来自基材上方阶层的杂讯。省去光二极管区的p型区可降低像素感测器1200的制造复杂度。像素感测器1200可通过结合图5a至图5j和/或图7a至图7f的前文所述一或多个技术和/或操作形成。
192.在一些实施方式中，像素感测器1200配置为方形像素感测器202且包含在像素阵列200中。在一些实施方式中，像素感测器1200配置为八边形像素感测器302或方形像素感测器304且包含在像素阵列300中。在一些实施方式中，像素感测器1200可包含在影像感测器中。影像感测器可以是互补式金属氧化半导体影像感测器、背照式互补式金属氧化半导体影像感测器或其他类型的影像感测器。
193.如图12所示，像素感测器1200可包含基材1202、光二极管区1204和浮置扩散区1206。浮置扩散区1206可包含在光二极管区1204的上方和之上，使得浮置扩散区1206和光二极管区1204为堆叠和/或垂直排列。光二极管区1204可包含一或多个n型区1210(例如n型区1210a、n型区1210b和n型区1210c)。如前文所述，光二极管区1204省去p型区。深沟渠隔离结构1212可围绕光二极管区1204，且可内衬有栅极氧化层1214。深沟渠隔离结构1212可填充有栅极材料，此栅极材料亦形成环绕浮置扩散区1206的多晶硅栅极区1216。多晶硅栅极区1216的宽度可大约相同于深沟渠隔离结构1212的宽度(例如最大宽度或深沟渠隔离结构1212的开口的宽度)。浮置扩散区1206可包含漏极区1218、p型区1220和一或多个延伸区1222。多晶硅栅极区1216和漏极区1218可分别通过接触插塞1226和接触插塞1228与金属化层1224电性连接。接触插塞1226和接触插塞1228可包含在介电层1230中。
194.介电层1232可包含在基材1202的背侧上方。抗反射涂层1234可包含在介电层1232上方和/或上。彩色滤光层1236可包含在抗反射涂层1234上方和/或上。微透镜层1238可包含在彩色滤光层1236上方和/或上。隔离结构1240和一或多个高吸收区1242可包含在介电层1232下方的基材1202的背侧中。氧化层1244可包含在基材1202、隔离结构1240和一或多个高吸收区1242上方。再者，氧化层1244的材料可填充隔离结构1240和一或多个高吸收区1242。网格结构1246可包含在隔离结构1240之上和/或上方。网格结构1246可包含氧化层1244的部分和氧化层1244的部分上的金属屏蔽层1248。
195.如前文所述，图12是提供为一示例。其他示例可不同于所描述关于图12的内容。
196.图13为本文描述的示例性的像素感测器1300的示意图。图13可包含像素感测器1300的剖视图。像素感测器1300可包含相似于像素感测器600的元件和/或结构的配置，但在基材背侧上的隔离结构、一或多个高吸收区和网格结构相对于光二极管区和深沟渠隔离结构为偏移或偏离中心。偏移的隔离结构、一或多个高吸收区和网格结构可使像素感测器1300更有效率地收集特定角度(或角度范围)的光和/或收集更多偏离中心的光量。像素感测器1300可通过结合图5a至图5j和/或图7a至图7f的前文所述一或多个技术和/或操作形成。
197.在一些实施方式中，像素感测器1300配置为方形像素感测器202且包含在像素阵列200中。在一些实施方式中，像素感测器1300配置为八边形像素感测器302或方形像素感测器304且包含在像素阵列300中。在一些实施方式中，像素感测器1300可包含在影像感测器中。影像感测器可以是互补式金属氧化半导体影像感测器、背照式互补式金属氧化半导体影像感测器或其他类型的影像感测器。
198.如图13所示，像素感测器1300可包含基材1302、光二极管区1304和浮置扩散区1306。浮置扩散区1306可包含在光二极管区1304的上方和之上，使得浮置扩散区1306和光二极管区1304为堆叠和/或垂直排列。光二极管区1304可包含p型区1308和一或多个n型区1310(例如n型区1310a、n型区1310b和n型区1310c)。深沟渠隔离结构1312可围绕光二极管区1304，且可内衬有栅极氧化层1314。深沟渠隔离结构1312可填充有栅极材料，此栅极材料亦形成环绕浮置扩散区1306的多晶硅栅极区1316。浮置扩散区1306可包含漏极区1318、p型区1320和一或多个延伸区1322。多晶硅栅极区1316和漏极区1318可分别通过接触插塞1326和接触插塞1328与金属化层1324电性连接。接触插塞1326和接触插塞1328可包含在介电层1330中。
199.介电层1332可包含在基材1302的背侧上方。抗反射涂层1334可包含在介电层1332上方和/或上。彩色滤光层1336可包含在抗反射涂层1334上方和/或上。微透镜层1338可包含在彩色滤光层1336上方和/或上。隔离结构1340和一或多个高吸收区1342可包含在介电层1332下方的基材1302的背侧中。氧化层1344可包含在基材1302、隔离结构1340和一或多个高吸收区1342上方。再者，氧化层1344的材料可填充隔离结构1340和一或多个高吸收区1342。网格结构1346可包含在隔离结构1340之上和/或上方。网格结构1346可包含氧化层1344的部分和氧化层1344的部分上的金属屏蔽层1348。
200.如前文所描述，隔离结构1340、一或多个高吸收区1342和网格结构1346相对于光二极管区1304可偏移或偏离中心，以使光二极管区1304可更有效率地收集特定角度(或角度范围)的光和/或收集更多偏离中心的光量。隔离结构1340、一或多个高吸收区1342和网格结构1346相对于光二极管区1304可在实作上偏移或偏离中心，其中入射光预期源自偏离中心源以增加像素感测器1300的量子效率。隔离结构1340、一或多个高吸收区1342和网格结构1346相对于光二极管区1304可偏移或偏离中心有一偏移距离1350。偏移距离1350可等于或小于大约250纳米。大于大约250纳米的偏移量可造成隔离结构1340、一或多个高吸收区1342和/或网格结构1346占用相邻于像素感测器1300的大量区域，其可造成相邻于像素感测器1300的大量不可用区域。
201.如前文所述，图13是提供为一示例。其他示例可不同于所描述关于图13的内容。
202.图14为本文描述的示例性的像素感测器1400的示意图。图14可包含像素感测器1400的剖视图。像素感测器1400可包含相似于像素感测器1300的元件和/或结构的配置，但光二极管区省去p型区。由于浮置扩散区堆叠和/或垂直排列在光二极管区之上，故在浮置扩散区中的p型区可促进在光二极管区中产生光电流，且可保护光二极管区中的一或多个n型区防止来自基材上方阶层的杂讯。省去光二极管区的p型区可降低像素感测器1400的制造复杂度。像素感测器1400可通过结合图5a至图5j和/或图7a至图7f的前文所述一或多个技术和/或操作形成。
203.在一些实施方式中，像素感测器1400配置为方形像素感测器202且包含在像素阵列200中。在一些实施方式中，像素感测器1400配置为八边形像素感测器302或方形像素感测器304且包含在像素阵列300中。在一些实施方式中，像素感测器1400可包含在影像感测器中。影像感测器可以是互补式金属氧化半导体影像感测器、背照式互补式金属氧化半导体影像感测器，或其他类型的影像感测器。
204.如图14所示，像素感测器1400可包含基材1402、光二极管区1404和浮置扩散区1406。浮置扩散区1406可包含在光二极管区1404的上方和之上，使得浮置扩散区1406和光二极管区1404为堆叠和/或垂直排列。光二极管区1404可包含一或多个n型区1410(例如n型区1410a、n型区1410b和n型区1410c)。如前文所述，光二极管区1404省去p型区。深沟渠隔离结构1412可围绕光二极管区1404，且可内衬有栅极氧化层1414。深沟渠隔离结构1412可填充有栅极材料，此栅极材料亦形成环绕浮置扩散区1406的多晶硅栅极区1416。浮置扩散区1406可包含漏极区1418、p型区1420和一或多个延伸区1422。多晶硅栅极区1416和漏极区1418可分别通过接触插塞1426和接触插塞1428与金属化层1424电性连接。接触插塞1426和接触插塞1428可包含在介电层1430中。
205.介电层1432可包含在基材1402的背侧上方。抗反射涂层1434可包含在介电层1432上方和/或上。彩色滤光层1436可包含在抗反射涂层1434上方和/或上。微透镜层1438可包含在彩色滤光层1436上方和/或上。隔离结构1440和一或多个高吸收区1442可包含在介电层1432下方的基材1402的背侧中。氧化层1444可包含在基材1402、隔离结构1440和一或多个高吸收区1442上方。再者，氧化层1444的材料可填充隔离结构1440和一或多个高吸收区1442。网格结构1446可包含在隔离结构1440之上和/或上方。网格结构1446可包含氧化层1444的部分和氧化层1444的部分上的金属屏蔽层1448。隔离结构1440、一或多个高吸收区1442和网格结构1446相对于光二极管区1404可偏移或偏离中心有一偏移距离1450。
206.如前文所述，图14是提供为一示例。其他示例可不同于所描述关于图14的内容。
207.图15为本文描述的示例性的像素感测器1500的示意图。图15可包含像素感测器1500的剖视图。像素感测器1500可包含相似于像素感测器600的元件和/或结构的配置。此外，像素感测器1500可进一步包含深n型区，其可称为轴向(axial)深n井区或阵列深n井区(array deep n-well；adnw)。深n型区可包含在基材中且位于隔离结构与深沟渠隔离结构之间及光二极管区之上。深n型区可进一步促进通过光二极管区的光子吸收和电子迁移。像素感测器1500可通过结合图5a至图5j和/或图7a至图7f的前文所述一或多个技术和/或操作形成。
208.在一些实施方式中，像素感测器1500可配置为方形像素感测器202且包含在像素阵列200中。在一些实施方式中，像素感测器1500可配置为八边形像素感测器302或方形像
素感测器304且包含在像素阵列300中。在一些实施方式中，像素感测器1500可包含在影像感测器中。影像感测器可以是互补式金属氧化半导体影像感测器、背照式互补式金属氧化半导体影像感测器，或其他类型的影像感测器。
209.如图15所示，像素感测器1500可包含基材1502、光二极管区1504和浮置扩散区1506。浮置扩散区1506可包含在光二极管区1504的上方和之上，使得浮置扩散区1506和光二极管区1504为堆叠和/或垂直排列。光二极管区1504可包含p型区1508和一或多个n型区1510(例如n型区1510a、n型区1510b和n型区1510c)。深沟渠隔离结构1512可围绕光二极管区1504，且可内衬有栅极氧化层1514。深沟渠隔离结构1512可填充有栅极材料，此栅极材料亦形成环绕浮置扩散区1506的多晶硅栅极区1516。浮置扩散区1506可包含漏极区1518、p型区1520和一或多个延伸区1522。多晶硅栅极区1516和漏极区1518可分别通过接触插塞1526和接触插塞1528与金属化层1524电性连接。接触插塞1526和接触插塞1528可包含在介电层1530中。
210.介电层1532可包含在基材1502的背侧上方。抗反射涂层1534可包含在介电层1532上方和/或上。彩色滤光层1536可包含在抗反射涂层1534上方和/或上。微透镜层1538可包含在彩色滤光层1536上方和/或上。隔离结构1540和一或多个高吸收区1542可包含在介电层1532下方的基材1502的背侧中。氧化层1544可包含在基材1502、隔离结构1540和一或多个高吸收区1542上方。再者，氧化层1544的材料可填充隔离结构1540和一或多个高吸收区1542。网格结构1546可包含在隔离结构之上和/或上方。网格结构1546可包含氧化层1544的部分和氧化层1544的部分上的金属屏蔽层1548。
211.如前文所描述，像素感测器1500可进一步包含深n型区1550(例如阵列深n井区)。深n型区1550可包含在基材1502中、隔离结构1540与深沟渠隔离结构1512之间、及光二极管区1504之上。深n型区1550可进一步促进通过光二极管区1504的光子吸收和电子迁移。在一些实施方式中，深n型区1550可跨越包含像素感测器1500的多个像素感测器(例如像素感测器阵列)。
212.如前文所述，图15是提供为一示例。其他示例可不同于所描述关于图15的内容。
213.图16为本文描述的示例性的像素感测器1600的示意图。图16可包含像素感测器1600的剖视图。像素感测器1600可包含相似于像素感测器1500的元件和/或结构的配置，但省去光二极管区的p型区。由于浮置扩散区在光二极管区之上堆叠和/或垂直排列，故在浮置扩散区中的p型区可促进在光二极管区中产生光电流，且可保护光二极管区中的一或多个n型区防止来自基材上方阶层的杂讯。省去光二极管区的p型区可降低像素感测器1600的制造复杂度。像素感测器1600可通过结合图5a至图5j和/或图7a至图7f的前文所述一或多个技术和/或操作形成。
214.在一些实施方式中，像素感测器1600可配置为方形像素感测器202，且包含在像素阵列200中。在一些实施方式中，像素感测器1600可配置为八边形像素感测器302或方形像素感测器304，且包含在像素阵列300中。在一些实施方式中，像素感测器1600可包含在影像感测器中。影像感测器可以是互补式金属氧化半导体影像感测器、背照式互补式金属氧化半导体影像感测器，或其他类型的影像感测器。
215.如图16所示，像素感测器1600可包含基材1602、光二极管区1604和浮置扩散区1606。浮置扩散区1606可包含在光二极管区1604的上方和之上，使得浮置扩散区1606和光
二极管区1604为堆叠和/或垂直排列。光二极管区1604可包含一或多个n型区1610(例如n型区1610a、n型区1610b和n型区1610c)。如前文所述，光二极管区1604省去p型区。深沟渠隔离结构1612可围绕光二极管区1604，且可内衬有栅极氧化层1614。深沟渠隔离结构1612可填充有栅极材料，此栅极材料亦形成环绕浮置扩散区1606的多晶硅栅极区1616。浮置扩散区1606可包含漏极区1618、p型区1620和一或多个延伸区1622。多晶硅栅极区1616和漏极区1618可分别通过接触插塞1626和接触插塞1628与金属化层1624电性连接。接触插塞1626和接触插塞1628可包含在介电层1630中。
216.介电层1632可包含在基材1602的背侧之上。抗反射涂层1634可包含在介电层1632上方和/或上。彩色滤光层1636可包含在抗反射涂层1634上方和/或上。微透镜层1638可包含在彩色滤光层1636上方和/或上。隔离结构1640和一或多个高吸收区1642可包含在介电层1632下方的基材1602的背侧中。氧化层1644可包含在基材1602、隔离结构1640和一或多个高吸收区1642上方。再者，氧化层1644的材料可填充隔离结构1640和一或多个高吸收区1642。网格结构1646可包含在隔离结构1640之上和/或上方。网格结构1646可包含氧化层1644的部分和氧化层1644的部分上的金属屏蔽层1648。
217.像素感测器1600可进一步包含深n型区1650(例如阵列深n井区)。深n型区1650可包含在基材1602中、隔离结构1640与深沟渠隔离结构1612之间、及光二极管区1604之上。深n型区1650可进一步促进通过光二极管区1604的光子吸收和电子迁移。在一些实施方式中，深n型区1650可跨越包含像素感测器1600的多个像素感测器(例如像素感测器阵列)。
218.如前文所述，图16是提供为一示例。其他示例可不同于所描述关于图16的内容。
219.图17为本文描述的示例性的像素感测器配置1700的示意图。图17可包含像素感测器配置1700的上视图。像素感测器配置1700可包含多个像素感测器1702，例如像素感测器1702a、像素感测器1702b、像素感测器1702c、像素感测器1702d等等。在一些实施方式中，像素感测器1702配置为包含在像素阵列200中的方形像素感测器202。在一些实施方式中，像素感测器1702可包含在影像感测器中。像素感测器可以是互补式金属氧化半导体影像感测器、背照式互补式金属氧化半导体影像感测器或其他类型的影像感测器。
220.如图17所示，像素感测器1702可配置在像素感测器配置1700的网格中。像素感测器1702a可相邻于像素感测器1702b和像素感测器1702c，像素感测器1702b可相邻于像素感测器1702a和像素感测器1702d，像素感测器1702c可相邻于像素感测器1702和像素感测器1702d，且像素感测器1702d可相邻于像素感测器1702b和像素感测器1702c。
221.每一像素感测器1702可包含光二极管区1704、浮置扩散区1706和多晶硅栅极区1708。浮置扩散区1706可定位于光二极管区1704之上，使得浮置扩散区1706和光二极管区1704为堆叠和/或垂直排列。像素感测器1702可包含如其他一或多个本文描述的像素感测器(例如像素感测器400、600和/或800至1600)的元件和/或结构的组合和排列。
222.如图17所示，像素感测器配置1700可包含多个重设晶体管1710(例如重设晶体管1710a和重设晶体管1710b)和多个源极随耦晶体管1712(例如源极随耦晶体管1712a和源极随耦晶体管1712b)。重设晶体管1710可启用为在来自像素感测器1702的光二极管区转移光电流前设定像素感测器1702的漏极区为一特定电压。源极随耦晶体管1712可将来自像素感测器1702的漏极区的光电流转换为电压。
223.每一重设晶体管1710可与二或多个像素感测器1702相关联，且可控制二或多个像
素感测器1702。此减少重设晶体管1710在像素感测器配置1700中的整体数量，其准许影线感测器1702更紧密地间隔，且准许更多量的像素感测器1702包含在像素感测器配置1700中。举例而言，重设晶体管1710a可位于像素感测器1702a与像素感测器1702c之间，且可控制像素感测器1702a和像素感测器1702c。作为另一实例，重设晶体管1710b可位于像素感测器1702b与像素感测器1702d之间，且可控制像素感测器1702b和像素感测器1702d。在一些实施方式中，重设晶体管1710a位于像素感测器1702a与像素感测器1702b之间，且可控制像素感测器1702a和像素感测器1702b，且重设晶体管1710b位于像素感测器1702c与像素感测器1702d之间，且可控制像素感测器1702c和像素感测器1702d。
224.每一源极随耦晶体管1712可与二或多个像素感测器1702相关联，且可控制二或多个像素感测器1702。此减少源极随耦晶体管1712在像素感测器配置1700中的整体数量，其准许像素感测器1702更紧密地间隔，且准许更多量的像素感测器1702包含在像素感测器配置1700中。举例而言，源极随耦晶体管1712a可位于像素感测器1702a与像素感测器1702c之间，且可控制像素感测器1702a和像素感测器1702c。作为另一实例，源极随耦晶体管1712b可位于像素感测器1702b与像素感测器1702d之间，且可控制像素感测器1702b和像素感测器1702d。在一些实施方式中，源极随耦晶体管1712a位于像素感测器1702a与像素感测器1702b之间，且可控制像素感测器1702a和像素感测器1702b，且源极随耦晶体管1712b位于像素感测器1702c与像素感测器1702d之间，且可控制像素感测器1702c和像素感测器1702d。
225.如前文所述，图17是提供为一示例。其他示例可不同于所描述关于图17的内容。
226.图18为本文描述的示例性的像素感测器配置1800的示意图。图18可包含像素感测器配置1800的上视图。像素感测器配置1800可包含多个像素感测器1802，例如像素感测器1802a、像素感测器1802b、像素感测器1802c、像素感测器1802d、像素感测器1802e等等。在一些实施方式中，多个像素感测器1802配置为包含在像素阵列300中的八边形像素感测器302，且一或多个像素感测器1802配置为包含在像素阵列300中的方形像素感测器304。八边形像素感测器与方形像素感测器的组合可准许像素感测器1802在像素阵列中更密集地排列(例如，通过将方形像素感测器包含在多个八边形像素感测器之间)。作为一示例，像素感测器1802a、像素感测器1802b、像素感测器1802c和像素感测器1802d可配置为八边形像素感测器，且像素感测器1802e可配置为八边形像素感测器之间的方形像素感测器。据此，相对于像素感测器配置1700的四个像素感测器，像素感测器配置1800可包含五个像素感测器。
227.如图18所示，像素感测器1802a可相邻于像素感测器1802b、像素感测器1802c和像素感测器1802e。像素感测器1802b可相邻于像素感测器1802a、像素感测器1802d和像素感测器1802e。像素感测器1802c可相邻于像素感测器1802a、像素感测器1802d和像素感测器1802e。像素感测器1802d可相邻于像素感测器1802b、像素感测器1802c和像素感测器1802e。如前文所描述，像素感测器1802e可位于像素感测器1802a、1802b、1802c与1802d之间。
228.每一像素感测器1802可包含光二极管区1804，浮置扩散区1806和多晶硅栅极区1808。浮置扩散区1806可定位于光二极管区1804之上，使得浮置扩散区1806和光二极管区1804为堆叠和/或垂直排列。像素感测器1802可包含如其他一或多个本文描述的像素感测
器(例如像素感测器400、600和/或800至1600)的元件和/或结构的组合和排列。
229.如图18所示，像素感测器配置1800可包含多个重设晶体管1810(例如重设晶体管1810a和重设晶体管1810b)和多个源极随耦晶体管1812(例如源极随耦晶体管1812a和源极随耦晶体管1812b)。每一重设晶体管1810可与二或多个像素感测器1802相关联，且可控制二或多个像素感测器1802。此减少重设晶体管1810在像素感测器配置1800中的整体数量，其准许像素感测器1802更紧密地间隔，且准许更多量的像素感测器1802包含在像素感测器配置1800中。举例而言，重设晶体管1810a可位于像素感测器1802a与像素感测器1802c之间，且可控制像素感测器1802a和像素感测器1802c。作为另一实例，重设晶体管1810b可位于像素感测器1802b与像素感测器1802d之间，且可控制像素感测器1802b和像素感测器1802d。在一些实施方式中，重设晶体管1810a位于像素感测器1802a与像素感测器1802b之间，且可控制像素感测器1802a和像素感测器1802b，且重设晶体管1810b位于像素感测器1802c与像素感测器1802d之间，且可控制像素感测器1802c和像素感测器1802d。
230.每一源极随耦晶体管1812可相关联于且可控制二或多个像素感测器1802。此减少源极随耦晶体管1812在像素感测器配置1800中的整体数量，其准许像素感测器1802更紧密地间隔，且准许更多量的像素感测器1802包含在像素感测器配置1800中。举例而言，源极随耦晶体管1812a可位于像素感测器1802a与像素感测器1802c之间，且可控制像素感测器1802a和像素感测器1802c。作为另一实例，源极随耦晶体管1812b可位于像素感测器1802b与像素感测器1802d之间，且可控制像素感测器1802b和像素感测器1802d。在一些实施方式中，源极随耦晶体管1812a位于控制像素感测器1802a与像素感测器1802b之间，且可控制像素感测器1802a和像素感测器1802b，且源极随耦晶体管1812b位于像素感测器1802c与像素感测器1802d之间，且可控制像素感测器1802c和像素感测器1802d。
231.此外，重设晶体管1810和源极随耦晶体管1812可用以控制像素感测器1802e，其进一步减少重设晶体管1810和源极随耦晶体管1812包含在像素感测器配置1800中的数量。作为一示例，相邻于像素感测器1802e的重设晶体管1810b可用以控制像素感测器1802e，且相邻于像素感测器1802e的源极随耦晶体管1812a可用以控制像素感测器1802e。作为另一实例，每一个重设晶体管1810a和源极随耦晶体管1812a可配置为控制像素感测器1802e。作为另一实例，每一个重设晶体管1810b和源极随耦晶体管1812b可配置为控制像素感测器1802e。作为另一实例，每一个重设晶体管1810a和源极随耦晶体管1812b可配置为控制像素感测器1802e。
232.如前文所述，图18是提供为一示例。其他示例可不同于所描述关于图18的内容。
233.图19为本文描述的示例性的像素感测器配置1900的示意图。图19可包含像素感测器配置1900的上视图。像素感测器配置1900可包含多个像素感测器1902，例如像素感测器1902a、像素感测器1902b、像素感测器1902c，像素感测器1902d等等。像素感测器配置1900可包含皆位于像素感测器1902之间的单个重设晶体管和单个源极随耦晶体管，其进一步减少重设晶体管和源极随耦晶体管在像素感测器配置1900中的整体数量。在一些实施方式中，像素感测器1902包含在影像感测器的像素阵列中，例如互补式金属氧化半导体影像感测器、背照式互补式金属氧化半导体影像感测器，或其他类型的影像感测器。
234.如图19所示，像素感测器1902可配置在像素感测器配置1900的网格中。像素感测器1902a可相邻于像素感测器1902b和像素感测器1902c，像素感测器1902b可相邻于像素感
测器1902a和像素感测器1902d，像素感测器1902c可相邻于像素感测器1902a和像素感测器1902d，且像素感测器1902d可相邻于像素感测器1902b和像素感测器1902c。
235.每一影像感测器1902可包含光二极管区1904、浮置扩散区1906和多晶硅栅极区1908。浮置扩散区1906可定位于光二极管区1904之上，使得浮置扩散区1906和光二极管区1904为堆叠和/或垂直排列。像素感测器1902可包含如其他一或多个本文描述的像素感测器(例如像素感测器400、600和/或800至1600)的元件和/或结构的组合和排列。
236.像素感测器1902可包含非对称形(或不规则形)像素感测器，以准许重设晶体管1910和源极随耦晶体管1912包含在像素感测器1902之间。以此方式，重设晶体管1910和源极随耦晶体管1912可在像素感测器1902之间紧密排列，且其他像素感测器可定位于相邻像素感测器1902而不影响其他像素感测器的尺寸和/或形状。如图19所示，每一像素感测器1902可为伪正方形(pseudo-square-shaped)或正方形，但每一像素感测器1902的内侧角落被缩减，以提供可包含重设晶体管1910或源极随耦晶体管1912的区域。每一重设晶体管1910和源极随耦晶体管1912可示例为包含三角形。然而，重设晶体管1910和源极随耦晶体管1912可配置为其他形状。重设晶体管1910和源极随耦晶体管1912中的每一者可控制像素感测器1902。
237.如前文所述，图19是提供为一示例。其他示例可不同于所描述关于图19的内容。
238.图20为本文描述的示例性的像素感测器配置2000的示意图。图20可包含像素感测器配置2000的上视图。像素感测器配置2000可包含多个像素感测器2002，例如像素感测器2002a，像素感测器2002b，像素感测器2002c，像素感测器2002d等等。在一些实施方式中，像素感测器2002配置为包含在像素阵列300中的八边形像素感测器302。再者，像素感测器配置2000可包含单个重设晶体管和单个源极随耦晶体管，其均位于像素感测器2002之间，进一步减少重设晶体管和源极随耦晶体管在像素感测器配置2000中的整体数量。八边形的像素感测器2002准许重设晶体管和源极随耦晶体管包含在像素感测器2002之间而不影响像素感测器2002的尺寸或形状。八边形的像素感测器2002准许重设晶体管和源极随耦晶体管包含在像素感测器配置2000中额外的像素感测器之间。
239.如图20所示，像素感测器2002a可相邻于像素感测器2002b和像素感测器2002c。像素感测器2002b可相邻于像素感测器2002a和像素感测器2002d。像素感测器2002c可相邻于像素感测器2002a和像素感测器2002d。像素感测器2002d可相邻于像素感测器2002b和像素感测器2002c。
240.每一像素感测器2002可包含光二极管区2004、浮置扩散区2006和多晶硅栅极区2008。浮置扩散区2006可定位于光二极管区2004之上，使得浮置扩散区2006和光二极管区2004为堆叠和/或垂直排列。像素感测器2002可包含如其他一或多个本文描述的像素感测器(例如像素感测器400、600和/或800至1600)的元件和/或结构的组合和排列。
241.如图20所示，像素感测器配置2000可包含像素感测器2002之间的单个重设晶体管2010和单个源极随耦晶体管2012。每一个重设晶体管2010和源极随耦晶体管2012可配置为控制像素感测器2002。此减少重设晶体管2010和源极随耦晶体管2012在像素感测器配置2000中的整体数量，其准许像素感测器2002更紧密地间隔，且准许更多量的像素感测器2002包含在像素感测器配置2000中。
242.如前文所述，图20是提供为一示例。其他示例可不同于所描述关于图20的内容。
243.图21为本文描述的示例性的像素感测器配置2100的示意图。图21可包含像素感测器配置2100的上视图。像素感测器配置2100可包含相似于像素感测器配置1700的像素感测器的配置，但包含在像素感测器配置2100中的像素感测器的浮置扩散区相对于包含在像素感测器配置2100中的像素感测器的光二极管区为偏移或偏离中心。在一些实施方式中，浮置扩散区在实作上相对于光二极管区可偏离中心，其中阻塞物(obstruction)或其他结构位于光二极管区的中心之上。以此方式，可定位浮置扩散区，使得浮置扩散区不妨碍其他位于光二极管区中央之上的结构。
244.像素感测器配置2100可包含多个像素感测器2102，例如像素感测器2102a、像素感测器2102b、像素感测器2102c、像素感测器2102d等等。在一些实施方式中，更多的像素感测器2102配置为包含在像素阵列200中的方形像素感测器202。在一些实施方式中，像素感测器2102可包含在影像感测器中。影像感测器可以是互补式金属氧化半导体影像感测器、背照式互补式金属氧化半导体影像感测器，或其他类型的影像感测器。
245.如图21所示，像素感测器2102可配置在像素感测器配置2100的网格中。像素感测器2102a可相邻于像素感测器2102b和像素感测器2102c，像素感测器2102b可相邻于像素感测器2102a和像素感测器2102d，像素感测器2102c可相邻于像素感测器2102a和像素感测器2102d，且像素感测器2102d可相邻于像素感测器2102b和像素感测器2102c。
246.每一像素感测器2102可包含光二极管区2104、浮置扩散区2106和多晶硅栅极区2108。浮置扩散区2106可定位于光二极管区2104之上，使得浮置扩散区2106和光二极管区2104为堆叠和/或垂直排列。再者，如前文所述和/或以其他方式，浮置扩散区2106相对于光二极管区2104的中心可偏离中心定位。像素感测器2102可包含如其他一或多个本文描述的像素感测器(例如像素感测器400、600和/或800至1600)的元件和/或结构的组合和排列。
247.如图21所示，像素感测器配置2100可包含多个重设晶体管2110(例如重设晶体管2110a和重设晶体管2110b)和多个源极随耦晶体管2112(例如源极随耦晶体管2112a和源极随耦晶体管2112b)。重设晶体管2110可启用为在来自像素感测器2102的光二极管区转移光电流前设定像素感测器2102的漏极区为一特定电压。源极随耦晶体管2112可将来自像素感测器2102的漏极区的光电流转换为电压。
248.每一重设晶体管2110可与二或多个像素感测器2102相关联，且可控制二或多个像素感测器2102。此减少像素感测器配置2100中重设晶体管2110的整体数量，其准许像素感测器2102更紧密地间隔，且准许更多量的像素感测器2102包含在像素感测器配置2100中。举例而言，重设晶体管2110a可位于像素感测器2102a与像素感测器2102c之间，且可控制像素感测器2102a和像素感测器2102c。作为另一实例，重设晶体管2110b可位于像素感测器2102b与像素感测器2102d之间，且可控制像素感测器2102b和像素感测器2102d。在一些实施方式中，重设晶体管2110a位于像素感测器2102b与像素感测器2102d之间，且可控制像素感测器2102a和像素感测器2102b，且重设晶体管2110b位于像素感测器2102c与像素感测器2102d之间，且可控制像素感测器2102c和像素感测器2102d。
249.每一源极随耦晶体管2112可与二或多个像素感测器2102相关联，且可控制二或多个像素感测器2102。此减少像素感测器配置2100中源极随耦晶体管2112的整体数量，其准许像素感测器2102更紧密地间隔，且准许更多量的像素感测器2102包含在像素感测器配置2100中。举例而言，源极随耦晶体管2112a可位于像素感测器2102a与像素感测器2102c之
间，且可控制像素感测器2102a和像素感测器2102c。作为另一实例，源极随耦晶体管2112b可位于像素感测器2102b与像素感测器2102d之间，且可控制像素感测器2102b和像素感测器2102d。在一些实施方式中，源极随耦晶体管2112a位于像素感测器2102a与像素感测器2102b之间，且可控制像素感测器2102a和像素感测器2102b，且源极随耦晶体管2112b位于像素感测器2102c与像素感测器2102d之间，且可控制像素感测器2102c和像素感测器2102d。
250.如前文所述，图21是提供为一示例。其他示例可不同于所描述关于图21的内容。
251.图22为设备2200的示例性的元件的示意图。在一些实施方式中，半导体制程工具102至114和/或晶圆/晶粒运输工具116中的一或多者可包含一或多个设备2200和/或设备2200的一或多个元件。如图22所示，设备2200可包含总线2210、处理器2220、记忆体2230、储存元件2240、输入元件2250、输出元件2260和通讯元件2270。
252.总线2210包含可使在设备2200的元件进行有线和/或无线通讯的元件。处理器2220包含中央处理单元、图形处理单元、微处理器、控制器、微控制器、数字信号处理器、现场可程序化门阵列(field programmable gate array)和/或其他类型的处理元件。处理器2220实作在硬件、固件或硬件与软件的组合中。在一些实施方式中，处理器2220包含一或多个可经编程以进行功能的处理器。记忆体2230包含随机存取记忆体、只读记忆体和/或其他类型的记忆体(例如快闪记忆体、磁性记忆体和/或光学记忆体)。
253.储存元件2240储存有关设备2200的操作的信息和/或软件。举例而言，储存元件2240可包含硬盘驱动器、磁盘驱动器、光盘驱动器、固态硬盘驱动器、光盘、数字多功能光盘(digital versatile disc)和/或其他类型的非暂态计算机可读取媒体。输入元件2250使设备2200可接收输入，例如使用者输入和/或感测输入。举例而言，输入元件2250可包含触控屏幕、键盘、按键、鼠标、按钮、麦克风、切换器、感测器、全球定位系统元件、加速度计、陀螺仪和/或致动器(actuator)。输出元件2260使设备2200可提供输出，例如经由显示器、扬声器和/或一或多个发光二极管。通讯元件2270使设备2200可与其他设备通讯，例如经由有线连接和/或无线连接。举例而言，通讯元件2270可包含接收器、传输器、收发器、数据机、网络接口卡和/或天线。
254.设备2200可进行本文描述的一或多个制程。举例而言，非暂态计算机可读取媒体(例如记忆体2230和/或储存元件2240)可储存由处理器2220执行的指令集(例如一或多个指令、字码、软件码和/或程序码)。处理器2220可执行指令集以进行本文描述的一或多个制程。在一些实施方式中，由一或多个处理器2220执行的指令集，使一或多个处理器2220和/或设备2200进行本文描述的一或多个制程。在一些实施方式中，硬件电路可用以取代或结合指令以进行本文描述的一或多个制程。因此，本文描述的实施方式不限于硬件电路与软件的任意特定组合。
255.图22所示的元件的数量和配置是提供为一示例。设备2200与图22所示相比可包含额外的元件、较少元件、不同元件或不同配置的元件。此外或替代地，设备2200的一组元件(例如一或多个元件)可进行由设备2200的其他组元件进行的所描述的一或多个功能。
256.图23为与形成像素感测器相关连的示例性的制程2300的流程图。在一些实施方式中，图23的一或多个制程区块可通过一或多个半导体制程工具(例如半导体制程工具102至114中的一或多者)进行。此外或替代地，图23的一或多个制程区块可通过设备2200的一或
多个元件进行，例如处理器2220、记忆体2230、储存元件2240、输入元件2250、输出元件2260和/或通讯元件2270。
257.如图23所示，制程2300可包含在像素感测器的基材中形成在像素感测器的光二极管区中的多个n型区(方块2310)。举例而言，如前文所述，一或多个半导体制程工具102至114可在像素感测器(例如像素感测器202、302、304、400、600、800至1600和/或1702至2102)的基材(例如基材402、602和/或802至1602)中形成位于像素感测器的光二极管区(例如光二极管区404、604和/或804至2104)中的多个n型区(例如n型区410、610和/或810至1610)。
258.如图23进一步所示，制程2300可包含在基材中形成像素感测器的浮置扩散区中的p型区，其在此些n型区之上，使得光二极管区和浮置扩散区在基材中垂直堆叠(方块2320)。举例而言，如前文所述，一或多个半导体制程工具102至114可在基材中形成位于像素感测器的浮置扩散区(例如浮置扩散区406、606和/或806至2106)中的p型区(例如p型区420、620和/或820至1620)。在一些实施方式中，p型区在多个n型区之上，使得光二极管区和浮置扩散区在基材中垂直堆叠。
259.如图23进一步所示，制程2300可包含在浮置扩散区中形成n型漏极区(方块2330)。举例而言，如前文所述，一或多个半导体制程工具可在浮置扩散区中形成n型漏极区(例如漏极区418、618和/或818至1618)。
260.如图23进一步所示，制程2300可包含在基材中形成围绕p型区和n型漏极区的多晶硅栅极区(方块2340)。举例而言，如前文所述，一或多个半导体制程工具可在基材中形成围绕p型区和n型漏极区的多晶硅栅极区(例如多晶硅栅极区416、616、816至1616、和/或1708至2108)。
261.制程2300可包含额外的实施方式，例如下文所述的任一实施方式或任意实施方式的结合和/或结合本文他处所描述的一或多个其他制程。
262.在第一实作中，制程2300包含在浮置扩散区中形成相邻于漏极区的一或多个延伸区(例如延伸区422、622和/或822至1622)。在第二实作中，单独或结合第一实作，制程2300包含在基材中形成环绕光二极管区的深沟渠隔离结构(例如深沟渠隔离结构412、612和/或812至1612)。在第三实作中，单独或结合第一和第二实作中的一或多个实作，制程2300包含自多晶硅栅极区填充材料至深沟渠隔离结构。在第四实作中，单独或结合第一至第三实作中的一或多个实作，制程2300包含在多晶硅栅极区和浮置扩散区之上形成介电层(例如介电层430、630和/或830至1630)，在介电层中且在多晶硅栅极区之上形成第一接触插塞(例如接触插塞426、626和/或826至1626)，以及在介电层中且在浮置扩散区和光二极管区之上形成第二接触插塞(例如接触插塞428、628和/或828至1628)。
263.在第五实作中，单独或结合第一至第四实作中的一或多个实作，形成多个n型区包含形成此些n型区中的第一n型区(例如n型区410c、610c和/或810c至1610c)、在第一n型区上方形成此些n型区中的第二n型区(例如n型区410b、610b和/或810b至1610b)、以及在第二n型区上方形成此些n型区中的第三n型区(例如n型区410a、610a和/或810a至1610a)，其中每一第一n型区、第二n型区和第三n型区包含不同的n型掺杂浓度。在第六实作中，单独或结合第一至第五实作中的一或多个实作，制程2300包含在基材中且在光二极管区下方形成隔离结构(例如隔离结构640和/或840至1640)、在基材中且在隔离结构之间形成多个高吸收区(例如高吸收区642和/或842至1642)、以及填充氧化层(例如氧化层644和/或844至1644)
至隔离结构和此些高吸收区。
264.虽然图23示出制程2300的示例性区块，但在一些实施方式中，制程2300相较于图23绘示的内容可包含额外的区块、较少区块、不同区块或不同排列区块。此外或替代地，制程2300的二或多个区块可并存进行。
265.以此方式，像素感测器可包含垂直排列(或垂直堆叠)的光二极管区和浮置扩散区。垂直排列准许光二极管区相对于水平排列占用给定尺寸的像素感测器的较大区域，其增加光二极管区可收集光子的区域。此增加像素感测器的效能，且可减小像素感测器的整体尺寸。再者，转移栅极可围绕浮置扩散区和光二极管区的至少一部分，其相对于水平排列提供较大的栅极切换区。增加的栅极切换区可在光电流转移期间提供较佳的控制和/或可减少像素感测器的切换延迟。
266.如上文更详细描述者，本文描述的一些实施方式提供像素感测器。像素感测器包含光二极管区。像素感测器包含光二极管区之上的浮置扩散区。像素感测器包含围绕浮置扩散区的多晶硅栅极区。
267.在一实施方式中，像素感测器还包含围绕光二极管区的深沟渠隔离结构。在一实施方式中，多晶硅栅极区的宽度大致相等于深沟渠隔离结构的宽度。在一实施方式中，光二极管区包含一或多个n型区以及在一或多个n型区上的p型区。在一实施方式中，光二极管区由一或多个n型区组成。在一实施方式中，像素感测器还包含在光二极管区下方且用以避免光学串扰的隔离网格。在一实施方式中，隔离网格相对于围绕光二极管区的深沟渠隔离结构的偏移量等于或小于大约250纳米。
268.如上文更详细描述者，本文描述的一些实施方式提供方法。方法包含在像素感测器的基材中形成位于像素感测器的光二极管区中的多个n型区。方法包含在基材中形成位于像素感测器的浮置扩散区中且在n型区之上的p型区，使得光二极管区和浮置扩散区在基材中垂直堆叠。方法包含在浮置扩散区中形成n型漏极区。方法包含在基材中形成围绕p型区和n型漏极区的多晶硅栅极区。
269.在一实施方式中，方法还包含在浮置扩散区中形成相邻于漏极区的一或多个延伸区。在一实施方式中，方法还包含在基材中形成围绕光二极管区的深沟渠隔离结构。在一实施方式中，方法还包含自多晶硅栅极区填充材料至深沟渠隔离结构。在一实施方式中，方法还包含在多晶硅栅极区和浮置扩散区之上形成介电层、在介电层中且在多晶硅栅极区之上形成第一接触插塞、以及在介电层中且在浮置扩散区和光二极管区之上形成第二接触插塞。在一实施方式中，方法还包含形成此些n型区的第一n型区、在第一n型区上方形成此些n型区的第二n型区、以及在第二n型区上方形成此些n型区的第三n型区，其中第一n型区、第二n型区和第三n型区包含不同的n型掺杂浓度。在一实施方式中，方法还包含在基材中且在光二极管区下方形成隔离结构、在基材中且在隔离结构间形成多个高吸收区、以及以氧化层填充隔离结构和此些高吸收区。
270.如上文更详细描述者，本文描述的一些实施方式提供像素阵列。像素阵列包含多个像素感测器，每一像素感测器包含光二极管区、位于光二极管区之上的浮置扩散区和围绕浮置扩散区的多晶硅栅极区。像素阵列包含相邻于像素感测器的至少一对像素感测器的重设晶体管。像素阵列包含相邻于像素感测器的至少一对像素感测器的源极随耦晶体管。
271.在一实施方式中，重设晶体管和源极随耦晶体管位于此些像素感测器中的第一对
像素感测器之间，且其他重设晶体管和其他源极随耦晶体管介于此些像素感测器的相邻于第一对像素感测器的第二对些像素感测器之间。在一实施方式中，此些像素感测器包含多个八边形像素感测器，且像素阵列还包含位于此些八边形像素感测器之间的方形像素感测器。在一实施方式中，重设晶体管和源极随耦晶体管位于此些像素感测器中的四个像素感测器之间。在一实施方式中，此些像素感测器包含非对称形像素感测器或八边形像素感测器。在一实施方式中，此些像素感测器中的一个像素感测器包含浮置扩散区，此浮置扩散区相对于包含在像素感测器中的光二极管区中心为偏离中心。
272.前述说明摘要数个实施例的特征，使得熟悉此技艺者可以更了解本揭露的态样。熟悉此技艺者应知其可以轻易地利用本揭露作为一基础，以进行设计或修改其他制程及结构，用以达成相同目的，和/或达成与在此提出实施例的相同态样。熟悉此技艺者也应可理解，这些等效的结构并不脱离本揭露的精神与范围，而且在不脱离本揭露的精神与范围下，可以做各种变更，替代及润饰。