像素感测器及其形成方法和像素阵列与流程

技术特征：
1.一种像素感测器，其特征在于，包含：一光二极管区；一浮置扩散区(floating diffusion region)，位于该光二极管区上方；以及一多晶硅栅极区，围绕该浮置扩散区。2.如权利要求1所述的像素感测器，其特征在于，还包含：一深沟渠隔离(deep trench isolation；dti)结构，环绕该光二极管区；其中该多晶硅栅极区的一宽度大致相等于该深沟渠隔离结构的一宽度。3.如权利要求1所述的像素感测器，其特征在于，该光二极管区包含：一或多个n型区；以及一p型区，在该一或多个n型区上。4.如权利要求1所述的像素感测器，其特征在于，还包含：一隔离网格，在该光二极管区下方，且用以避免光学串扰(optical crosstalk)；其中该隔离网格相对于环绕该光二极管区的一深沟渠隔离(deep trench isolation；dti)结构为偏移(offset)；以及其中该偏移等于或小于大约250纳米。5.一种像素感测器的形成方法，其特征在于，包含：在一像素感测器的一基材中形成位于该像素感测器的一光二极管区中的多个n型区；在该基材中形成位于该像素感测器的一浮置扩散区中且在所述多个n型区之上的一p型区，使得该光二极管区和该浮置扩散区在该基材中垂直堆叠；在该浮置扩散区中形成一n型漏极区；以及在该基材中形成一多晶硅栅极区，该多晶硅栅极区围绕该p型区和该n型漏极区。6.如权利要求5所述的像素感测器的形成方法，其特征在于，形成所述多个n型区包含：形成所述多个n型区的一第一n型区；在该第一n型区上方形成所述多个n型区的一第二n型区；以及在该第二n型区上方形成所述多个n型区的一第三n型区；其中该第一n型区、该第二n型区和该第三n型区中的每一者包含不同的n型掺杂浓度。7.一种像素阵列，其特征在于，包含：多个像素感测器，每一所述像素感测器包含：一光二极管区；一浮置扩散区，位于该光二极管区之上；以及一多晶硅栅极区，围绕该浮置扩散区；一重设晶体管，相邻于所述多个像素感测器的至少一对像素感测器；以及一源极随耦晶体管，相邻于所述多个像素感测器的该至少一对像素感测器。8.如权利要求7所述的像素阵列，其特征在于，该重设晶体管和该源极随耦晶体管位于所述多个像素感测器中的第一对像素感测器之间；以及其中其他重设晶体管和其他源极随耦晶体管介于所述多个像素感测器的相邻于该第一对像素感测器的第二对所述多个像素感测器之间。9.如权利要求8所述的像素阵列，其特征在于，所述多个像素感测器包含多个八边形像素感测器；以及
其中该像素阵列还包含：一方形像素感测器，位于所述多个八边形像素感测器之间。10.如权利要求7所述的像素阵列，其特征在于，该重设晶体管和该源极随耦晶体管位于所述多个像素感测器中的四者之间。

技术总结
一种像素感测器及其形成方法和像素阵列，像素感测器可包含垂直排列或垂直堆叠的光二极管区和浮置扩散区。垂直排列准许光二极管区相对于水平排列占用给定尺寸的像素感测器的较大区域，其增加光二极管区可收集光子的区域。此增加像素感测器的效能，且可减小像素感测器的整体尺寸。再者，转移栅极可围绕浮置扩散区和光二极管区的至少一部分，其相对于水平排列提供较大的栅极切换区。增加的栅极切换区可在光电流转移期间提供较佳的控制和/或可减少像素感测器的切换延迟。少像素感测器的切换延迟。少像素感测器的切换延迟。


技术研发人员：谢丰键 郑允玮 李国政 吴振铭
受保护的技术使用者：台湾积体电路制造股份有限公司
技术研发日：2021.06.11
技术公布日：2022/6/28