多层陶瓷电子组件的制作方法

多层陶瓷电子组件
1.本技术是申请日为2020年7月17日、申请号为202010690279.6的发明专利申请“多层陶瓷电子组件及其制造方法”的分案申请。
技术领域
2.本公开涉及一种多层陶瓷电子组件，更具体地，涉及一种具有优异的可靠性的多层陶瓷电子组件及其制造方法。


背景技术：

3.通常，使用陶瓷材料的电子组件(诸如电容器、电感器、压电器件、压敏电阻和热敏电阻等)可包括：陶瓷主体，利用陶瓷材料形成；内电极，形成在陶瓷主体内；以及外电极，设置在陶瓷主体的表面上以连接到内电极。
4.在多层陶瓷电子组件中，多层陶瓷电容器包括：多个层叠的介电层；内电极，设置为彼此相对，且介电层介于内电极之间；以及外电极，电连接到内电极。
5.多层陶瓷电容器由于其小尺寸、高容量和易于安装而被广泛用作计算机、个人数字助理(pda)、移动电话和其他移动通信设备的组件。
6.近来，根据具有高性能的电子设备的轻量化和小型化，对于电子组件也已有小型化以及具有高性能和高容量的需求。
7.特别地，同时实现小型化、高性能和高容量的方法是通过减小多层陶瓷电容器的介电层和内电极层的厚度来层叠大量的层。目前，介电层的厚度已经达到约0.6μm，并且正在进行介电层的减薄。
8.在这方面，内电极与电介质之间的界面接触的区域连续不断地增加；然而，由于金属与陶瓷之间的低粘附性，因此金属和陶瓷结合的区域易受分层和裂纹的影响。
9.由于分层和裂纹导致多层陶瓷电容器的耐湿可靠性的劣化，因此需要一种用于确保关于材料或结构的高可靠性的新方法来解决这样的问题。


技术实现要素：

10.本公开涉及一种多层陶瓷电子组件及其制造方法，更具体地，涉及一种具有优异的可靠性的多层陶瓷电子组件及其制造方法。
11.根据本公开的一方面，一种多层陶瓷电子组件包括：陶瓷主体，包括介电层；以及第一内电极和第二内电极，设置在所述陶瓷主体内，并且设置为彼此相对，且所述介电层介于所述第一内电极和所述第二内电极之间，其中，当所述介电层的平均厚度被称为td，且所述介电层的厚度的标准偏差被称为σtd，并且所述第一内电极和所述第二内电极的平均厚度被称为te，且所述第一内电极和所述第二内电极中的任意层内电极的厚度的标准偏差被称为σte时，所述任意层内电极的所述厚度的标准偏差与所述介电层的所述厚度的标准偏差的比(σte/σtd)满足1.10≤σte/σtd≤1.35。
12.根据本公开的另一方面，一种多层陶瓷电子组件的制造方法包括：制备包括陶瓷
粉末的陶瓷生片；使用包括导电金属颗粒和添加剂的导电膏在所述陶瓷生片上形成内电极图案；层叠其上形成有所述内电极图案的所述陶瓷生片以形成陶瓷层叠体；并且烧制所述陶瓷层叠体以形成包括介电层和内电极的陶瓷主体，其中，当所述介电层的平均厚度被称为td，且所述介电层的厚度的标准偏差被称为σtd，并且所述内电极的平均厚度被称为te，且所述内电极的厚度的标准偏差被称为σte时，所述内电极的所述厚度的标准偏差与所述介电层的所述厚度的标准偏差的比(σte/σtd)满足1.10≤σte/σtd≤1.35。
附图说明
13.通过以下结合附图进行的详细描述，将更清楚地理解本公开的以上和其他方面、特征和优点，在附图中：
14.图1是示出根据本公开的示例性实施例的多层陶瓷电容器的示意性透视图；
15.图2是示出沿着图1的线i-i'截取的多层陶瓷电容器的示意性截面图；
16.图3是图2的区域“a”的放大图；以及
17.图4是图3的区域“b”的放大图。
具体实施方式
18.在下文中，现在将参照附图详细地描述本公开的示例性实施例。然而，本公开可以以许多不同的形式进行例证，并且不应被解释为限于在此阐述的具体的示例性实施例。更确切地说，提供这些示例性实施例使得本公开将是彻底的和完整的，并且将向本领域技术人员充分传达本公开的范围。在附图中，为了清楚，可夸大元件的形状和尺寸。此外，在附图中，将通过相同的附图标记表示在发明构思的相同范围内具有相同功能的元件。
19.本公开的示例性实施例涉及一种陶瓷电子组件。使用陶瓷材料的电子组件包括电容器、电感器、压电元件、压敏电阻、热敏电阻等。在下文中，将描述多层陶瓷电容器作为陶瓷电子组件的示例。
20.图1是示出根据本公开的示例性实施例的多层陶瓷电容器的示意性透视图。
21.图2是示出沿着图1的线i-i'截取的多层陶瓷电容器的示意性截面图。
22.图3是图2的区域“a”的放大图。
23.图4是图3的区域“b”的放大图。
24.参照图1至图4，根据本公开的示例性实施例的多层陶瓷电容器可包括陶瓷主体110、形成在陶瓷主体内的内电极121和122以及形成在陶瓷主体110的外部上的外电极131和132。
25.在示例性实施例中，图1的“长度方向”、“宽度方向”和“厚度方向”将被定义为“l”方向、“w”方向和“t”方向。“厚度方向”可用于与层叠介电层的方向(例如，“层叠方向”)相同的含义。
26.尽管没有特别限制，但是根据示例性实施例的陶瓷主体110可具有长方体形状。
27.陶瓷主体110可通过层叠多个介电层111而形成。
28.以烧结状态构成陶瓷主体110的多个介电层111可一体化在单个主体中，使得相邻的介电层111之间的边界可不容易显现。
29.介电层111可通过烧结包含陶瓷粉末的陶瓷生片而形成。
30.陶瓷粉末没有特别限制，只要其在本领域中常规使用即可。
31.尽管不限于此，但是陶瓷粉末可包含例如batio3基陶瓷粉末。
32.batio3基陶瓷粉末可以是钙(ca)、锆(zr)等包括在batio3中的(ba
1-x
ca
x
)tio3、ba(ti
1-y
cay)o3、(ba
1-x
ca
x
)(ti
1-y
zry)o3或ba(ti
1-y
zry)o3等，但不限于此。
33.除了陶瓷粉末之外，陶瓷生片可包含过渡金属、稀土元素、镁(mg)、铝(al)等。
34.介电层111的厚度可根据多层陶瓷电容器的电容设计而适当地改变。
35.例如，形成在两个相邻的内电极层之间的介电层111在烧结之后的厚度可以是0.4μm或更小，但不限于此。
36.在本公开的示例性实施例中，介电层111的厚度可指平均厚度。
37.介电层111的平均厚度为在陶瓷主体110的在宽度(w)方向上的中央部切割的长度-厚度(l-t)方向截面中获得的平均厚度。
38.如图2中所示，可通过使用扫描电子显微镜(sem)扫描陶瓷主体110的在长度-厚度方向截面中的图像来测量介电层111的平均厚度。
39.例如，可通过测量从陶瓷主体110的长度-厚度(l-t)方向截面的sem扫描图像中提取的任意介电层的在长度方向上的处于相等间距的30个位置处的厚度来计算平均值，陶瓷主体110的长度-厚度(l-t)方向截面通过在宽度方向(w)上的中央部进行切割而获得。
40.可在电容形成部(内电极121和122重叠的区域)测量处于相等间距的30个位置。
41.另外，当测量至少10个介电层的平均值从而增大测量规模时，可使介电层的平均厚度进一步一般化。
42.内电极121和122可设置在陶瓷主体110内。
43.内电极121和122可形成并层叠在陶瓷生片上，并且可通过烧结而形成在陶瓷主体110内，且一个介电层介于内电极121和122之间。
44.内电极可以是一对具有不同极性的第一内电极121和第二内电极122，并且可设置为在介电层的层叠方向上彼此相对。
45.如图2中所示，第一内电极121的端部和第二内电极122的端部可交替地暴露于陶瓷主体110的在长度方向上的表面。
46.另外，尽管未示出，但是根据本公开的示例性实施例的第一内电极和第二内电极可具有引出部，并且可通过引出部暴露于陶瓷主体的相同的表面。可选地，第一内电极和第二内电极可具有引出部，并且可通过引出部暴露于陶瓷主体的一个或更多个表面。
47.尽管没有特别限制，但是第一内电极121和第二内电极122的厚度可以是例如0.41μm或更小。
48.根据本公开的示例性实施例，可层叠其上形成有内电极的200个或更多个介电层。
49.根据示例性实施例，当第一内电极121和第二内电极122的厚度为0.41μm或更小时，可改善耐湿可靠性。即使在薄膜内电极的情况下，也可实现特定的构造、优异的耐受电压。当第一内电极121和第二内电极122的厚度超过0.41μm时，即使当不应用本公开的特定的构造时，可能也不发生耐受电压的劣化或耐湿可靠性的劣化。
50.换句话说，当第一内电极121和第二内电极122的厚度为0.41μm或更小时，可应用本公开的以下特定的构造以改善可靠性。
51.第一内电极121和第二内电极122的平均厚度为在陶瓷主体110的在宽度方向(w)
上的中央部切割的长度-厚度(l-t)方向截面中获取的平均厚度。
52.根据示例性实施例，外电极131和132可形成在陶瓷主体110的外部，并且可电连接到内电极121和122。
53.更具体地，外电极131和132可被构造为具有电连接到暴露于陶瓷主体110的一个表面的第一内电极121的第一外电极131和电连接到暴露于陶瓷主体110的另一表面的第二内电极122的第二外电极132。
54.另外，多个外电极可形成为连接到暴露于陶瓷主体的表面的第一内电极和第二内电极。
55.外电极131和132可利用包含金属粉末的导电膏形成。
56.包含在导电膏中的金属粉末没有特别限制，并且可以是例如镍(ni)、铜(cu)或它们的合金。
57.外电极131和132的厚度可根据目的等适当地确定，并且可以是例如约10μm至50μm。
58.参照图3和图4，关于根据示例性实施例的多层陶瓷电子组件，当介电层的平均厚度被称为td，且介电层的在每个位置的厚度的标准偏差被称为σtd，并且第一内电极和第二内电极的平均厚度被称为te，并且第一内电极和第二内电极中的任意层内电极的预定区域的在每个位置的厚度的标准偏差被称为σte时，任意层内电极的在每个位置的厚度的标准偏差与介电层的在每个位置的厚度的标准偏差的比(σte/σtd)满足1.10≤σte/σtd≤1.35。
59.近年来，在高度层叠的具有高容量的多层陶瓷电容器中，耐湿可靠性的劣化的大多数情况主要由分层和裂纹引起，分层和裂纹是由于内电极与电介质(用于形成介电层)之间的界面处的金属与陶瓷之间的粘附性的变弱。
60.为了解决多层陶瓷电容器的耐湿可靠性的劣化的问题，有必要增强内电极与电介质之间的界面粘附性。如果界面结合区域的表面积增加，则可解决耐湿可靠性的劣化。
61.另外，可通过细微地调节内电极的粗糙度来增加内电极与电介质之间的界面结合区域的表面积。
62.然而，内电极的粗糙度轮廓的过度调节可能导致多层陶瓷电容器的耐受电压特性降低的副作用。因此，除了耐湿可靠性之外，还有必要适当地调节内电极的粗糙度以提高耐受电压。
63.根据本公开的示例性实施例，可通过经调节内电极121和122的在每个位置的厚度的标准偏差与介电层111的在每个位置的厚度的标准偏差的比(σte/σtd)满足1.10≤σte/σtd≤1.35而增加片的机械强度来改善耐湿可靠性，这将使具有优异的耐受电压的多层陶瓷电子组件得到实现。
64.当内电极121和122的在每个位置的厚度的标准偏差与介电层111的在每个位置的厚度的标准偏差的比(σte/σtd)小于1.10时，耐受电压特性可以是优异的，但由于片的机械强度降低，因此耐湿可靠性可能会劣化。
65.另外，当内电极121和122的在每个位置的厚度的标准偏差与介电层111的在每个位置的厚度的标准偏差的比(σte/σtd)大于1.35时，片的机械强度是高的，并且耐湿可靠性没有问题，但耐受电压特性可能会降低，从而使可靠性成为问题。
66.介电层的在每个位置的厚度的标准偏差通过在陶瓷主体的l-t截面中的20μm
×
14
μm的区域中测量单个或更多个介电层111而获得，并且为每个或任意一个介电层的在间距为10nm或更小的至少10个位置处的厚度的标准偏差。
67.另外，第一内电极和第二内电极中的任意层内电极的在每个位置的厚度的标准偏差通过在陶瓷主体的l-t截面中的20μm
×
14μm的区域中测量一个或更多个内电极而获得，并且可以是每个或任意一个内电极的在间距为10nm或更小的至少10个位置的厚度的标准偏差。
68.具体地，如图2中所示，可通过使用sem扫描陶瓷主体110的长度-厚度方向截面的图像来测量介电层111的在每个位置的厚度的标准偏差(σtd)以及内电极121和122的在每个位置的厚度的标准偏差(σte)。
69.例如，如图3和图4中所示，可通过测量从陶瓷主体110的在宽度方向(w)上的中央部切割的l-t方向截面(如图2中所示)的sem扫描图像提取的一个介电层111的在长度方向上的处于相等间距的10个位置处的厚度t1至t
10
以及一个内电极121的在长度方向上的处于相等间距的10个位置处的厚度t
11
至t
20
来计算平均值。
70.相等间距为10nm或更小的距离(d)，并允许测量一个介电层111的10个位置处的厚度(t1至t
10
)和一个内电极121的10个位置处的厚度(t
11
至t
20
)。
71.可在电容形成部(内电极121和122重叠的区域)中确定测量其厚度的一个介电层111的10个位置和一个内电极121的10个位置。
72.在示例性实施例中，在一个介电层111的处于相等间距(d)的10个位置处测量厚度(t1至t
10
)，且可在介电层上的相等间距为10nm或更小的至少10个位置处进行测量，但不限于此。
73.此外，在一个内电极121的处于相等间距(d)的10个位置处测量厚度(t
11
至t
20
)，且可在内电极上的相等间距为10nm或更小的至少10个位置处测量，但不限于此。
74.为了计算一个介电层111的在每个位置的厚度的标准偏差(σtd)，对从一个介电层111的t1至t
10
中的每个厚度减去介电层111的平均厚度(td)计算出的值求平方以获得相应的结果值。对所有t1至t
10
计算的结果值取平均值，以计算方差。
75.为了计算一个内电极121的在每个位置的厚度的标准偏差(σte)，对从一个内电极121的t
11
至t
20
中的每个厚度减去内电极121的平均厚度(te)计算出的值求平方以获得相应的结果值。对所有t
11
至t
20
计算的结果值取平均值，以计算方差。
76.然后，对每个方差求平方根以计算一个介电层111的在10个位置处测量的厚度t1至t
10
的标准偏差(σtd)以及一个内电极121的在10个位置处测量的厚度t
11
至t
20
的标准偏差(σte)。
77.一个介电层111的在每个位置的厚度t1至t
10
的标准偏差(σtd)以及内电极121和122的在每个位置的厚度t
11
至t
20
的标准偏差(σte)为表示介电层和内电极的在每个位置的厚度与其平均厚度的差异的指标，并且与中心线平均粗糙度(ra)不同。
78.也就是说，中心线平均粗糙度(ra)为通过将内电极的一个界面的实际形状中的通过基于虚拟中心线的表面粗糙度曲线形成的不同部分的面积的和除以预定长度而获得的值，中心线平均粗糙度(ra)具有与根据本公开的示例性实施例的内电极的每个位置的厚度的标准偏差不同的定义，并且测量值存在差异。
79.根据示例性实施例，通过适当地调节介电层和内电极的在每个位置的厚度的标准
偏差，可防止耐湿可靠性的劣化并且可改善耐受电压特性。
80.也就是说，通过细微地调节内电极的粗糙度，可增加内电极与电介质之间的界面结合面积。另外，通过不过度增加内电极的粗糙度，可提高多层陶瓷电容器的耐受电压特性。
81.根据示例性实施例的多层陶瓷电容器100是具有高容量的超小型化产品，并且具有厚度为0.4μm或更小的介电层111以及厚度为0.41μm或更小的第一内电极121和第二内电极122，但不必限于此。
82.换句话说，由于根据示例性实施例的多层陶瓷电容器100是超小型化的且具有高容量，因此与常规产品的介电层和内电极相比，介电层111以及第一内电极121和第二内电极122形成为薄膜。由于在烧结期间内电极在厚度方向上的收缩，因此应用这样的薄膜介电层和内电极的产品具有可靠性的劣化的问题。
83.也就是说，与根据本公开的示例性实施例的多层陶瓷电容器的介电层和内电极相比，常规的多层陶瓷电容器具有相对更厚的介电层和内电极。因此，由内电极的发生于烧结期间的厚度方向上的收缩引起的可靠性的劣化已不是关键问题。
84.然而，对于如本公开的示例性实施例中的应用薄膜介电层和内电极的产品，有必要控制内电极与介电层之间的界面粘附性以提高可靠性。
85.为了增加内电极与介电层之间的界面粘附性，需要一种增加内电极与电介质之间的界面结合面积的方法。可通过细微地调节内电极的粗糙度来增加结合面积。
86.然而，当过度调节介电层和内电极的粗糙度轮廓时，可能会出现多层陶瓷电容器的耐受电压特性降低的副作用。因此，除了耐湿可靠性之外，有必要适当地调节介电层和内电极的粗糙度以提高耐受电压。
87.因此，在烧制(或烧结)之后，有必要适当地调节应用薄膜介电层和内电极的产品(其中，介电层111具有0.4μm或更小的厚度且第一内电极121和第二内电极122具有0.41μm或更小的厚度)中的内电极的粗糙度。
88.也就是说，在示例性实施例中，通过调节内电极121和122的在每个位置的厚度的标准偏差与介电层111的在每个位置的厚度的标准偏差的比(σte/σtd)满足1.10≤σte/σtd≤1.35，即使当在烧制(或烧结)之后介电层111以及内电极121和122的厚度分别为0.4μm或更小以及0.41μm或更小时，也可实现具有优异的耐受电压特性并且通过增加片的机械强度具有改善的耐湿可靠性的多层陶瓷电子组件。
89.然而，表述“薄膜”并不意味着介电层111以及第一内电极121和第二内电极122的厚度分别为0.4μm或更小和0.41μm或更小，而是可理解为比常规产品的介电层以及内电极薄。
90.在下文中，将更详细地描述制造用于实现本公开的特征的多层陶瓷电容器的方法。
91.根据示例性实施例的制造多层陶瓷电子组件的方法包括：制备包括陶瓷粉末的陶瓷生片；使用包括导电金属颗粒和添加剂的导电膏在陶瓷生片上形成内电极图案；层叠其上形成有内电极图案的陶瓷生片以形成陶瓷层叠体；以及烧制(或烧结)陶瓷层叠体以形成包括介电层和内电极的陶瓷主体。内电极的在每个位置的厚度的标准偏差与介电层的在每个位置的厚度的标准偏差的比(σte/σtd)满足1.10≤σte/σtd≤1.35。
92.根据示例性实施例，可提供多个陶瓷生片。
93.可通过以下方法制备厚度为几微米的片的形式的陶瓷生片：使陶瓷粉末、粘合剂、溶剂等混合以制备浆料，并且对浆料进行刮刀法处理。然后可烧结陶瓷生片，以形成为如图2中所示的单个介电层111。
94.陶瓷生片的厚度可以是0.6μm或更小，因此，在烧制(或烧结)之后，介电层的厚度可以是0.4μm或更小。
95.内电极图案可通过在陶瓷生片上涂敷用于内电极的导电膏而形成。可通过丝网印刷法或凹版印刷法形成内电极图案。
96.用于内电极的导电膏可包括导电金属和添加剂，并且添加剂可以是非金属氧化物和金属氧化物中的至少一种。
97.导电金属可包括镍。添加剂可包括钛酸钡或钛酸锶(作为金属氧化物)。
98.内电极图案的厚度可以是0.5μm或更小。在这方面，烧制(或烧结)之后的内电极的厚度可以是0.41μm或更小。
99.然后，可层叠、从层叠方向压制并压缩其上形成有内电极图案的陶瓷生片。因此，可制备其上形成有内电极图案的陶瓷层叠体。
100.可按照每个区域对应一个电容器的方式切割并切取陶瓷层叠体。
101.在这种情况下，可切割陶瓷层叠体，使得内电极图案的一端通过陶瓷层叠体的侧表面交替地暴露。
102.然后，可烧制(或烧结)切取的层叠体以制备包括介电层和内电极的陶瓷主体。
103.可在还原气氛中进行烧制(或烧结)。另外，可通过调节温升速率来进行烧制(或烧结)。尽管没有限制，但是在700℃或更低的温度下，温升速率可以是30℃/60s至50℃/60s。
104.根据示例性实施例，多层陶瓷电子组件可实现为通过增加片的强度具有改善的耐湿可靠性，并且通过调节内电极121和122的在每个位置的厚度的标准偏差与介电层111的在每个位置的厚度的标准偏差的比(σte/σtd)满足1.10≤σte/σtd≤1.35具有优异的耐受电压特性。
105.外电极可形成为覆盖陶瓷主体的侧表面并且电连接到暴露于陶瓷主体的侧表面的内电极。诸如镍、锡等的金属的镀层可形成在外电极的表面上。
106.在下文中，将参照示例和对比示例详细地描述本公开。
107.根据以下方法制备根据示例和对比示例的多层陶瓷电容器。
108.将钛酸钡粉末、作为有机溶剂的乙醇和作为粘合剂的聚乙烯醇缩丁醛混合、球磨以制备陶瓷浆料。陶瓷浆料用于制备陶瓷生片。
109.将用于内电极的包含镍的导电膏印刷在陶瓷生片上以形成内电极，并且使通过层叠陶瓷生片形成的生层叠体在85℃下、1000kgf/cm2的压力下进行等静压制。
110.在切割压制的生层叠体以制备生坯片之后，使切割的生坯片在大气气氛下、230℃下进行脱脂处理60小时，并在1000℃下烧结以制备烧结片。在还原气氛下进行烧结以防止内电极氧化，同时将还原气氛设定为10-11
至10-10
atm(低于ni/nio平衡氧分压)。
111.在烧结片的外部上使用包含铜粉和玻璃粉的用于外电极的膏来形成外电极，并且通过电镀在外电极上形成镍镀层和锡镀层。
112.根据以上方法，制备具有0603的尺寸的多层陶瓷电容器。0603尺寸可以是长度为
0.6mm
±
0.1mm且宽度为0.3mm
±
0.1mm。多层陶瓷电容器的特性评价如下。
113.表1示出了根据本公开的示例性实施例和对比示例的根据内电极的在每个位置的厚度的标准偏差与介电层的在每个位置的厚度的标准偏差的比(σte/σtd)的测定结果的比较。
114.[表1]
[0115][0116]
[评价]
[0117]
x：差；
○
：良好；
◎
：非常好
[0118]
*：对比示例
[0119]
参照表1，样品1是内电极121和122的在每个位置的厚度的标准偏差与介电层111的在每个位置的厚度的标准偏差的比(σte/σtd)小于0.12的情况，表明耐受电压特性是优异的，但由于片的机械强度降低，因此耐湿可靠性可能会劣化。
[0120]
另外，样品4是内电极121和122的在每个位置的厚度的标准偏差与介电层111的在每个位置的厚度的标准偏差的比(σte/σtd)为1.40的情况。在这种情况下，耐湿可靠性可能没有问题，但是耐受电压特性可能会劣化，从而引起可靠性问题。
[0121]
另一方面，样品2和样品3是满足本公开的数值范围的情况。这表明通过调节内电极121和122的在每个位置的厚度的标准偏差与介电层111的在每个位置的厚度的标准偏差的比(σte/σtd)满足1.10≤σte/σtd≤1.35，多层陶瓷电子组件可实现为通过增加片的强度具有改善的耐湿可靠性并且具有优异的耐受电压特性。
[0122]
根据本公开的示例性实施例，可通过增加片主体的机械强度来提高耐湿可靠性，并且可通过控制内电极的在每个位置的厚度的标准偏差与介电层的在每个位置的厚度的标准偏差的比(σte/σtd)来实现具有优异的耐受电压特性的多层陶瓷电子阻件。
[0123]
虽然以上已经示出并描述了示例性实施例，但是对于本领域技术人员而言将显而易见的是，在不脱离本发明的由所附权利要求限定的范围的情况下，可做出修改和变化。