事务加速器的操作方法、计算装置的操作方法及计算装置与流程

事务加速器的操作方法、计算装置的操作方法及计算装置
1.相关申请的交叉引用
2.本技术要求2020年12月16日在韩国知识产权局提交的韩国专利申请号10-2020-0176815的优先权权益，所述专利申请的公开内容以引用的方式全文并入本文中。
技术领域
3.本文描述的本发明构思的各种示例实施例涉及一种电子装置，并且更具体地，涉及一种操作提高处理器的事务速度的事务加速器的方法、一种操作包括所述事务加速器的计算装置的方法，和/或一种包括所述事务加速器的计算装置等。


背景技术：

4.计算装置(诸如移动装置)可以包括各种处理器和/或多个处理器。处理器可以用于不同的目的。期望和/或要求的处理器性能可以根据相应处理器的目的而不同。例如，在期望和/或要求相对低性能的情况下，可以使用低成本且低性能的处理器以使制造计算装置的成本较低。
5.低成本且低性能的处理器可以使得有可能降低制造计算装置的成本。然而，在特定环境中，低成本且低性能的处理器可能会成为限制计算装置的整体性能的瓶颈。


技术实现要素：

6.本发明构思的各种示例实施例提供了一种使处理器的事务速度更高(例如，增加处理器的带宽、增加处理器的吞吐量等)的事务加速器的操作方法、一种包括事务加速器的计算装置的操作方法，和/或一种包括事务加速器的计算装置。
7.根据至少一个示例实施例，一种连接在至少一个主机装置与总线之间的事务加速器的操作方法包括：从所述至少一个主机装置接收第一事务请求；向所述总线传输所述第一事务请求；以及响应于向所述总线传输所述第一事务请求而向所述至少一个主机装置传输对应于所述第一事务请求的第一事务响应。
8.根据至少一个示例实施例，一种计算装置(所述计算装置包括至少一个处理器、事务加速器和多个外围装置)的操作方法包括：由所述至少一个处理器向所述事务加速器传输第一读事务请求；由所述事务加速器向所述至少一个处理器传输第一读事务响应，所述第一读事务响应对应于所述第一读事务请求；响应于所述第一读事务响应，由所述至少一个处理器向所述事务加速器传输第二读事务请求；由所述事务加速器向所述至少一个处理器传输对应于所述第二读事务请求的第二读事务响应；以及由所述事务加速器向所述多个外围装置中的至少一个外围装置传输所述第一读事务请求和所述第二读事务请求。
9.根据至少一个示例实施例，一种计算装置包括：总线；连接到所述总线的多个外围装置；以及连接到所述总线的中央处理单元(cpu)，所述cpu被配置为通过所述总线来控制所述多个外围装置。所述cpu包括至少一个处理器核，以及事务加速器，所述事务加速器包括两个或更多个事务槽，所述事务加速器被配置为：从所述至少一个处理器核接收第一事
务请求，响应于接收到的第一事务请求而向所述至少一个处理器核传输第一事务响应，向所述总线传送所述第一事务请求，以及将与所述第一事务请求相关的信息存储在所述两个或更多个事务槽中的一者中，直到完成所述第一事务请求为止。
附图说明
10.通过参考附图详细描述本发明构思的示例实施例，本发明构思的上述和其他目标和特征将变得显而易见。
11.图1示出了根据本发明构思的至少一个示例实施例的计算装置。
12.图2示出了根据本发明构思的至少一个示例实施例的计算装置的事务加速器的操作方法。
13.图3示出了根据至少一个示例实施例的事务加速器执行写事务操作的示例。
14.图4示出了根据至少一个示例实施例的事务加速器中包括的槽(slot)的示例。
15.图5示出了根据至少一个示例实施例的事务加速器基于图4的第一槽至第三槽来增加并行事务操作的数量的示例。
16.图6和图7示出了根据一些示例实施例的通过图5的操作的一部分来更新第一槽至第三槽的示例。
17.图8示出了根据至少一个示例实施例的事务加速器执行读事务操作的示例。
18.图9示出了根据至少一个示例实施例的事务加速器管理读数据的方法的示例。
19.图10示出了根据至少一个示例实施例的事务加速器基于图4的第一槽至第三槽来增加并行事务操作的数量的示例。
20.图11至图13示出了根据一些示例实施例的通过图10的操作的一部分来更新第一槽至第三槽的示例。
21.图14示出了根据本发明构思的至少一个示例实施例的计算装置。
22.图15示出了根据至少一个示例实施例的内部总线的操作方法的示例。
23.图16示出了根据本发明构思的至少一个示例实施例的计算装置进行操作的示例。
24.图17示出了根据本发明构思的至少一个示例实施例的计算装置进行操作的示例。
25.图18示出了根据至少一个示例实施例的在图17的计算装置中发生唤醒事件的示例。
26.图19示出了根据本发明构思的至少一个示例实施例的计算装置。
27.图20示出了根据本发明构思的至少一个示例实施例的计算装置的示例。
具体实施方式
28.下面可以详细且清楚地描述本发明构思的各种示例实施例，如此使得本领域技术人员可以容易实施本发明构思。
29.图1示出了根据本发明构思的至少一个示例实施例的计算装置100。参考图1，计算装置100可以包括主总线110、至少一个中央处理单元(cpu)120、主存储器130、至少一个存储装置140和/或多个外围装置150等，但示例实施例不限于此，并且例如，计算装置100可以包括更多或更少数量的组成元件。例如，计算装置100可以包括多个cpu、多个主存储器、多个存储装置和/或单个外围装置等。
30.主总线110可以提供计算装置100的部件之间的一个或多个通道。例如，主总线110可以包括被配置为与计算装置100的剩余部件连接的第一节点n1至第六节点n6，但不限于此。主总线110可以提供第一节点n1至第六节点n6之间的通道，但不限于此。主总线110可以将第一节点n1至第六节点n6中的一些节点用作主控节点(例如，主节点等)，并且将第一节点n1至第六节点n6中的剩余节点用作从属节点(例如，辅节点等)，但示例实施例不限于此。
31.中央处理单元(cpu)120可以与主总线110的第一节点n1连接。cpu 120可以与主总线110和/或通过主总线110与计算装置100的任何其他部件执行至少一个事务操作。事务操作可以包括例如由cpu120向主总线110传输事务请求，和/或由cpu 120从主总线110接收对应于事务请求的事务响应，但示例实施例不限于此。事务操作可以包括读事务操作、写事务操作、擦除事务操作等。
32.cpu120可以包括处理电路，诸如至少一个处理器121、事务加速器123(在图1中标记为tx.acc.)和/或桥124(在图1中由brg标记)等，但不限于此，并且例如可以包括更多或更少数量的组成部件，诸如内部存储器(例如，高速缓存存储器)等。处理器121可以是cpu120的至少一个核心电路(例如，至少一个处理器核等)。处理器121可以发起各种事务操作并且可以执行各种操作。根据一些示例实施例，cpu120(例如，处理电路)可以包括硬件，诸如处理器、处理器核、逻辑电路、存储装置等；硬件/软件组合，诸如执行软件和/或执行任何指令集的至少一个处理器核等；或者它们的组合。例如，更具体地，处理电路可以包括但不限于现场可编程门阵列(fpga)可编程逻辑单元、专用集成电路(asic)、片上系统(soc)等。
33.处理器121可以并行地执行给定和/或期望数量的事务操作。例如，处理器121可以按照给定的数量向主总线110传输多个事务请求，直到从主总线110接收到事务响应为止。并行事务操作的给定和/或期望数量可以是处理器121同时能够管理的未决事务操作的数量等。
34.处理器121可以包括静态随机存取存储器(sram)122，但不限于此。sram122可以包括各种区段，诸如被处理器121用作高速缓存存储器的区段、被处理器121用作数据存储器的区段，和/或用作处理器121的工作存储器的区段等。sram122可以分成两个或更多个物理区段，或者可以包括在一个物理区段中。
35.事务加速器123可以增加(和/或扩展)处理器121的并行事务操作的数量。例如，当处理器121仅支持单个事务操作时，事务加速器123可以支持处理器121，使得cpu 120执行两个或更多个并行事务操作。当处理器121支持两个或更多个并行事务操作时，事务加速器123可以支持处理器121，使得cpu 120执行更大数量的并行事务操作。
36.在至少一个示例实施例中，当处理器121的通信协议与主总线110的通信协议不同时，事务加速器123可以支持不同通信协议之间的转换(和/或转变)等。
37.当处理器121的通信协议与主总线110的通信协议不同时，桥124可以支持不同通信协议之间的转换(和/或转变)等。当处理器121的通信协议与主总线110的通信协议相同时，可以省略(或可以不包括)桥124。
38.在至少一个示例实施例中，处理器121可以确定是否通过事务加速器123与主总线110通信或者是否通过桥124与主总线110通信。当处理器121通过事务加速器123与主总线110通信时，cpu120的并行事务操作的数量可以多于处理器121的并行事务操作的数量，但
示例实施例不限于此。
39.当处理器121通过桥124与主总线110通信时，cpu 120的并行事务操作的数量可以与处理器121的并行事务操作的数量相同，但示例实施例不限于此。在至少一个示例实施例中，每个事务操作可以包括目标地址(例如，目的地地址、目的地部件地址等)，但不限于此。目标地址可以指示主总线110中的具体位置，和/或与和主总线110连接的部件中的一个(和/或所述一个部件中包括的内部部件中的一个)相关联的地址，但不限于此。
40.处理器121可以基于例如目标地址的一部分中包括的设置(例如，设置包括其最高有效位的至少一个)等来确定是否通过事务加速器123与主总线110通信或者是否通过桥124与主总线110通信，但不限于此。
41.主存储器130可以与例如主总线110的第二节点n2连接，但不限于此。主存储器130可以用作计算装置100的工作存储器、代码存储器和/或数据存储器等，但不限于此。主存储器130可以包括例如动态随机存取存储器(dram)、存储级存储器(scm)等。
42.存储装置140可以与例如主总线110的第三节点n3连接，但不限于此。存储装置140可以是计算装置100的辅助存储装置、长期存储装置和/或大容量存储装置，但不限于此。存储装置140可以是存储操作计算装置100所必要的代码(例如，计算机可读指令、程序代码等)和/或数据以及通过使用计算装置100而生成的用户数据的终端存储装置。存储在存储装置140中的代码或数据的期望和/或必要信息可以由cpu 120加载到主存储器130上并使用。
43.存储装置140可以以各种形式中的一种来实现，诸如固态驱动器(ssd)、硬盘驱动器(hdd)、光盘驱动器(odd)和/或可移除存储装置等。
44.一个或多个外围装置150可以连接到主总线110，以扩展计算装置100的功能性和/或提高计算装置100的性能等。例如，外围装置150可以包括与例如主总线110的第四节点n4连接的电源管理集成电路(pmic)151等。pmic151可以调整各种参数，诸如向计算装置100的部件供应的电压的电平(例如，电压电平等)和/或时钟信号的频率等，以控制计算装置100的功耗。pmic 151可以允许计算装置100从正常模式进入节电模式和/或在节电模式下唤醒以便退出到正常模式，但不限于此。
45.一个或多个外围装置150还可以包括与例如主总线110的第五节点n5连接的接口装置152，但不限于此。接口装置152可以包括接收来自用户的信息的用户输入接口，诸如键盘、小键盘、鼠标、触摸面板、麦克风、相机和/或传感器等。接口装置152可以包括向用户传达信息的用户输出接口，诸如监视器、触摸屏、扬声器、投影仪和/或致动器等。
46.外围装置150可以包括与例如主总线110的第六节点n6连接的其他装置153。其他装置153可以是与主总线110耦合以提高计算装置100的性能和/或扩展计算装置100的功能等的各种元件，但示例实施例不限于此。
47.在至少一个示例实施例中，为了简要地传达示例实施例中的一个或多个的技术理念和/或益处，为了简洁和清楚起见，假设处理器121支持的并行事务操作的数量为“1”。然而，本发明构思的示例实施例不限于支持一个并行事务操作的处理器，并且可以支持两个或更多个并行事务操作。
48.图2示出了根据本发明构思的至少一个示例实施例的计算装置100的事务加速器123的操作方法。参考图1和图2，在操作s110中，事务加速器123可以从至少一个主机装置接
收至少一个事务请求。主机装置可以是图1中的处理器121，但不限于此。
49.在操作s120中，事务加速器123可以向主总线110传输事务请求。在至少一个示例实施例中，当处理器121的通信协议与主总线110的通信协议不同时，事务加速器123可以对事务请求进行转换以便向主总线110传输，但示例实施例不限于此。
50.在操作s130中，事务加速器123可以响应于对主总线110的接收到的事务请求而向主机装置传输事务响应。事务响应可以根据和/或基于从处理器121接收到的事务请求(诸如是否已经完成事务操作和/或是否发生任何错误等)来向处理器121通知事务操作的状态。
51.在操作s140中，在向处理器121传输事务响应之后，事务加速器123可以管理事务请求，直到从主总线110接收到事务响应为止。
52.如上所述，事务加速器123可以响应于从处理器121接收到事务请求(和/或在这之后和/或紧接在这之后)而向处理器121传输事务响应。处理器121可以根据和/或基于事务响应来识别事务操作的完成。由于识别出事务操作的完成，处理器121可以执行下一事务操作。也即，在完成由处理器121发起的事务操作之前，处理器121可以发起另外的至少一个事务操作等。因此，cpu 120的并行事务操作的数量可以被认为是大于处理器121的并行事务操作的数量。
53.根据至少一个示例实施例，由处理器121发起的事务操作可以由事务加速器123管理，但不限于此。事务加速器123可以监测是否接收到与向主总线110传输的事务请求相对应的事务响应。因此，可以保证和/或确认由处理器121发起的事务操作的完成。
54.图3示出了根据至少一个示例实施例的事务加速器123执行至少一个写事务操作的示例。尽管图3示出了写事务操作，但示例实施例不限于此，并且例如可以是读事务操作、擦除操作等。参考图1和图3，在操作s210中，处理器121可以向事务加速器123传输至少一个写事务请求wtx，但不限于此。写事务请求wtx可以与写标识符wid、目标地址addr(例如，目的地地址、目的地部件地址等)和/或写数据dat等一起传输，但不限于此，并且例如写事务请求wtx可以具有附加字段等。
55.在操作s220中，事务加速器123可以将写事务请求wtx的写标识符wid存储在存储器中，诸如事务加速器123的内部缓存器、sram122等，但示例实施例不限于此。在操作s230中，事务加速器123可以向主总线110传输写事务请求wtx以及写标识符wid、目标地址addr和/或写数据dat等。
56.在操作s240中，事务加速器123可以向处理器121传输包括写标识符wid等的写事务响应wrsp。写事务响应wrsp可以向处理器121通知与写标识符wid相关联的写事务操作已经完成和/或对应于写事务操作的任何其他状态消息。响应于指示已经接收到写事务响应wrsp的事务操作状态，处理器121可以识别写事务操作的完成。
57.操作s250可以对应于延时(例如，延时时间)，其与写事务操作的性能相关联和/或与之对应。例如，操作s250中的延时可以包括事务加速器123向主总线110传输的写事务请求wtx到达对应于目标地址addr的部件所花费的第一时间、将写数据dat写入对应于目标地址addr的部件所花费的第二时间，以及从对应于目标地址addr的部件生成的写事务响应wrsp到达主总线110所花费的第三时间等，但不限于此。
58.在操作s260中，主总线110可以向事务加速器123传输写事务响应wrsp。写事务响
应wrsp可以与写标识符wid等一起传输。响应于接收到包括写标识符wid的写事务响应wrsp，事务加速器123可以将在操作s220中存储的写标识符wid与在操作s260中接收到的写标识符wid进行比较。
59.响应于存储的写标识符wid和接收到的写标识符wid相同，事务加速器123可以识别在操作s230中传输的写事务请求wtx的写事务操作的完成。之后，在操作s270中，事务加速器123可以清除(例如，删除和/或移除等)在操作s220中存储在存储器中的写标识符wid。换句话说，事务加速器123可以通过清除写标识符wid等来终止写事务请求。
60.直到响应于写事务请求wtx从对应于目标地址addr的部件接收到写事务响应wrsp为止，可能花费和/或可能经过对应于第一延时l1(例如，事务操作延时)的时间。响应于从处理器121接收到写事务请求wtx，事务加速器123可以向处理器121传输写事务响应wrsp。因此，处理器121经历的延时(例如，事务操作延时)可以从第一延时l1减少到第二延时l2。也就是说，处理器121的写事务可以由事务加速器123进行加速。
61.图4示出了根据至少一个示例实施例的事务加速器123中包括的多个槽(例如，槽123a、123b和123c)的示例，但示例实施例不限于此，并且事务加速器123中可以包括更多或更少数量的槽。在至少一个示例实施例中，第一槽123a至第三槽123c可以用事务加速器123、处理器121和/或cpu 120中包括的各种存储器元件(诸如先进先出(fifo)或后进先出(lifo)缓存器等)、堆栈和/或寄存器等来实现，但示例实施例不限于此。
62.事务加速器123可以基于存储在第一槽123a至第三槽123c中的数据和/或值来管理事务请求。例如，事务加速器123可以在每个槽处管理对应于一个事务请求的一个事务操作，但不限于此。
63.图5示出了根据一些示例实施例的事务加速器123基于图4的第一槽123a至第三槽123c来增加并行事务操作的数量的示例。为了减少和/或防止附图不必要地复杂，已经省略了先前在图3中示出的与可以应用于图5的每个事务操作相关联的所有冗余操作。在描述每个事务操作时，如果适用的话，可以参考和/或引用图3的操作的一部分。
64.图6和图7示出了根据一些示例实施例的通过图5的操作的一部分来更新第一槽123a至第三槽123c的示例。参考图1、图3、图5和图6，在操作s311中，处理器121可以向事务加速器123传输具有第一写标识符wid1的写事务请求wtx，然而，示例实施例不限于此，并且可以请求其他类型的事务操作。如参考图3所述，写事务请求wtx可以与目标地址addr和/或写数据dat等一起传输，但为了清楚和简洁起见，已经从图5中省略了目标地址addr和写数据dat。
65.响应于操作s311，事务加速器123可以将第一写标识符wid1存储在槽(诸如第一槽123a)中，但不限于此。在操作s312中，事务加速器123可以向主总线110传输具有第一写标识符wid1的写事务请求wtx等。在操作s313中，事务加速器123可以向处理器121传输具有第一写标识符wid1的写事务响应wrsp。
66.由于在与处理器121相关联的槽(例如，第一槽123a至第三槽123c)中存在至少一个空槽，因此在操作s321中，处理器121可以向事务加速器123传输具有第二写标识符wid2的写事务请求wtx，但不限于此。换句话说，处理器121可以确定在与处理器121相关联的多个事务操作槽中是否可获得空槽等，并且然后可以基于确定的结果来传输包括事务标识符的事务请求等。响应于操作s321，事务加速器123可以将第二写标识符wid2存储在例如第二
槽123b、下一槽、空槽等中。在操作s322中，事务加速器123可以向主总线110传输具有第二写标识符wid2的写事务请求wtx等。在操作s323中，事务加速器123可以向处理器121传输具有第二写标识符wid2的写事务响应wrsp。
67.由于在与处理器121相关联的槽(例如，第一槽123a至第三槽123c)中存在至少一个空槽，因此在操作s331中，处理器121可以向事务加速器123传输具有第三写标识符wid3的写事务请求wtx等。换句话说，处理器121可以确定在与处理器121相关联的多个事务操作槽中是否可获得空槽等，并且然后可以基于确定的结果来传输包括事务标识符的事务请求等。响应于操作s331，事务加速器123可以将第三写标识符wid3存储在例如第三槽123c、下一槽、空槽等中，但不限于此。在操作s332中，事务加速器123可以向主总线110传输具有第三写标识符wid3的写事务请求wtx。在操作s333中，事务加速器123可以向处理器121传输具有第三写标识符wid3的写事务响应wrsp。
68.在至少一个示例实施例中，事务加速器123可以以fifo方式将写标识符(例如，事务标识符等)相继地存储在多个事务槽(例如，第一槽123a至第三槽123c)中，但示例实施例不限于此，并且可以使用其他方法。由于多个事务槽(例如，第一槽123a至第三槽123c等)中没有空槽，和/或由于所有的事务槽(例如，第一槽123a至第三槽123c等)是满的，因此在操作s301中，事务加速器123可以执行流控制(例如，流控制操作等)。换句话说，事务加速器123确定是否可获得任何空闲事务槽，并且基于确定的结果，事务加速器123可以通过禁用准备信号来禁止和/或阻止处理器121另外传输事务请求，但示例实施例不限于此。
69.参考图1、图3、图5和图7，在操作s324中，主总线110可以向事务加速器123传输具有第二写标识符wid2的写事务响应wrsp(例如，事务响应等)。在至少一个示例实施例中，由于主总线110和与主总线110连接的部件的延时不同，因此从主总线110接收到的写事务响应和/或其他事务响应的排序可以不同于向主总线110传输的写事务请求和/或其他事务请求的排序，并且可以允许这种乱序。
70.响应于操作s324，事务加速器123可以清除第二槽123b，但不限于此。由于第二槽123b被清除和/或事务加速器123确定可获得空闲事务槽等，因此事务加速器123可以通过启用准备信号和/或以其他方式向处理器121发信号表示可以传输附加的事务请求来终止流控制(例如，流控制操作)。
71.由于在事务槽(例如，第一槽123a至第三槽123c)中存在空槽，因此在操作s341中，处理器121可以向事务加速器123传输具有第四写标识符wid4的写事务请求wtx等。响应于操作s341，事务加速器123可以将第四写标识符wid4存储在空闲槽中，例如，第二槽123b。在操作s342中，事务加速器123可以向主总线110传输具有第四写标识符wid4的写事务请求wtx等。在操作s343中，事务加速器123可以向处理器121传输具有第四写标识符wid4的写事务响应wrsp。
72.如上所述，当事务加速器123包括三个槽时，cpu120的并行事务操作的数量可以被认为是从“1”增加到“3”，但示例实施例不限于此，并且事务加速器123可以包括更多或更少数量的槽等。事务加速器123可以基于处理器121支持的并行事务操作的数量和主总线110支持的并行事务操作的数量进行确定。
73.图8示出了根据至少一个示例实施例的事务加速器123执行读事务操作的示例。参考图1和图8，在操作s410中，处理器121可以向事务加速器123传输读事务请求rtx，但示例
实施例不限于此。读事务请求rtx可以与读标识符rid和/或目标地址addr等一起传输，但不限于此，并且可以包括其他类型的信息。
74.在操作s420中，事务加速器123可以将读事务请求rtx的读标识符rid存储在存储器中，诸如事务加速器123的内部存储器、sram122等。在操作s430中，事务加速器123可以向主总线110传输读事务请求rtx以及读标识符rid和/或目标地址addr等。
75.在操作s440中，事务加速器123可以向处理器121传输包括读标识符rid等的读事务响应rrsp。读事务响应rrsp可以向处理器121通知事务请求的状态，例如，已经完成与读标识符rid相关联的读事务操作等。读事务响应rrsp可以与垃圾数据gdat一起传输，但示例实施例不限于此。垃圾数据gdat可以是实际上并非读数据的任何数据，并且可以被称为各种名称，诸如虚拟数据和/或噪声数据等。
76.根据至少一个示例实施例，处理器121可以提前辨识出读事务响应rrsp包括垃圾数据gdat。因此，处理器121可以忽略垃圾数据gdat。响应于接收到的读事务响应rrsp，处理器121可以识别出读事务操作的完成等。
77.操作s450可以对应于延时(例如，读事务延时等)。例如，操作s450中的延时可以包括事务加速器123向主总线110传输的读事务请求rtx到达对应于目标地址addr的部件所花费的第四时间、从对应于目标地址addr的部件读出读数据dat所花费的第五时间，以及从对应于目标地址addr的部件生成的读事务响应rrsp到达主总线110所花费的第六时间，但不限于此。
78.在操作s460中，主总线110可以向事务加速器123传输读事务响应rrsp。读事务响应rrsp可以与读标识符rid和/或读数据dat一起传输，但不限于此。当接收到包括读标识符rid的读事务响应rrsp时，事务加速器123可以将在操作s420中存储的读标识符rid与在操作s460中接收到的读标识符rid进行比较。
79.响应于确定存储的读标识符rid和接收到的读标识符rid相同，事务加速器123可以识别在操作s430中传输的读事务请求rtx的读事务操作的完成。之后，在操作s470中，事务加速器123可以清除(例如，删除和/或移除等)在操作s420中存储的读标识符rid。事务加速器123可以通过清除读标识符rid来终止读事务请求rtx。
80.直到响应于读事务请求rtx从对应于目标地址addr的部件接收到读事务响应rrsp为止，可能花费对应于第三延时l3的时间。响应于从处理器121接收到读事务请求rtx，事务加速器123可以向处理器121传输读事务响应rrsp。因此，处理器121经历的延时可以从第三延时l3减少到第四延时l4。也即，处理器121的读事务可以由事务加速器123进行加速。
81.与图3的写事务操作相比，图8的读事务操作管理从主总线110接收到的读数据dat。图9示出了事务加速器123管理读数据dat的示例。
82.参考图1、图8和图9，在操作s510中，事务加速器123可以响应于接收到的读事务请求来分配存储器空间(和/或存储空间)。在至少一个示例实施例中，可以响应于操作s410来执行存储器空间的分配。事务加速器123可以分配处理器121的sram122中的存储器空间等，但示例实施例不限于此。
83.在操作s520中，事务加速器123可以将从主总线110接收到的读数据dat存储在对应的存储器空间中，例如位于sram122中的存储器空间等。可以响应于操作s460来执行操作s520，但不限于此。事务加速器123可以将读事务响应rrsp中包括的读数据dat存储于在操
作510中分配的存储器空间中。
84.图10示出了事务加速器123基于图4的多个事务槽(例如，第一槽123a至第三槽123c等)来增加并行事务操作的数量的示例，但示例实施例不限于此。为了清楚和/或简洁起见，图10中未示出图8所示的与每个事务操作相关联的所有操作(和/或图10中未示出重复的操作)。在描述每个事务操作时，如果必要，可以引用图8的操作的一部分。
85.图11至图13示出了通过图10的操作的一部分来更新多个事务槽(例如，第一槽123a至第三槽123c等)的示例，但示例实施例不限于此。参考图1、图8、图10和图11，在操作s611中，处理器121可以向事务加速器123传输具有第一读标识符rid1的读事务请求rtx。如参考图3所述，读事务请求rtx可以与目标地址addr一起传输，但为了清楚起见，从图10中省略了目标地址addr。
86.响应于操作s611，事务加速器123可以将第一读标识符rid1存储在空闲槽(诸如第一槽123a)中，但不限于此。在操作s612中，事务加速器123可以向主总线110传输具有第一读标识符rid1的读事务请求rtx。事务加速器123可以在sram 122中分配对应于第一读标识符rid1的存储空间等。在操作s613中，事务加速器123可以向处理器121传输具有第一读标识符rid1的读事务响应rrsp。
87.由于在第一槽123a至第三槽123c中存在空槽，因此在操作s621中，处理器121可以向事务加速器123传输具有第二读标识符rid2的读事务请求rtx。换句话说，处理器121可以确定在与事务加速器123和/或处理器121相关联的多个事务槽中是否可获得空槽，并且基于确定的结果，可以向事务加速器123传输新的和/或下一读事务请求等。响应于操作s621，事务加速器123可以将第二读标识符rid2存储在下一空闲槽中，例如，第二槽123b。在操作s622中，事务加速器123可以向主总线110传输具有第二读标识符rid2的读事务请求rtx。事务加速器123可以在sram122中分配对应于第二读标识符rid2的存储空间。在操作s623中，事务加速器123可以向处理器121传输具有第二读标识符rid2的读事务响应rrsp。
88.由于在第一槽123a至第三槽123c中存在空槽，因此在操作s631中，处理器121可以向事务加速器123传输具有第三读标识符rid3的读事务请求rtx。换句话说，处理器121可以确定在与事务加速器123和/或处理器121相关联的多个事务槽中是否可获得空槽，并且基于确定的结果，可以向事务加速器123传输新的和/或下一读事务请求等。响应于操作s631，事务加速器123可以将第三读标识符rid3存储在第三槽123c中，但不限于此。在操作s632中，事务加速器123可以向主总线110传输具有第三读标识符rid3的读事务请求rtx。事务加速器123可以在sram122中分配对应于第三读标识符rid3的存储空间。在操作s633中，事务加速器123可以向处理器121传输具有第三读标识符rid3的读事务响应rrsp。
89.在至少一个示例实施例中，事务加速器123可以以fifo方式将读标识符相继地存储在第一槽123a至第三槽123c中，但示例实施例不限于此。事务加速器123可以按与接收到读事务的顺序相同的顺序来相继地分配sram122中的存储空间，但示例实施例不限于此。在sram122中分配的存储空间的大小可以是相同的，但不限于此。例如，在sram122中分配的每个存储空间的大小可以对应于cpu 120能够通过单个事务(例如，除了诸如突发的连续事务外)传达的数据的大小(例如，最大数据的大小)等。例如，当以字或半字为单位来执行单个事务时，所分配的存储空间中的每一个的大小可以对应于字等。
90.由于多个槽(例如，第一槽123a至第三槽123c等)中没有空槽，和/或由于所有的槽
(例如，第一槽123a至第三槽123c)是满的，因此在操作s601中，事务加速器123可以执行流控制(例如，流控制操作)。换句话说，事务加速器123可以确定是否可获得空闲槽，并且基于确定的结果，可以执行流控制操作等。例如，事务加速器123可以通过禁用准备信号来禁用、禁止和/或阻止处理器121另外传输事务请求，但示例实施例不限于此。
91.参考图1、图8、图10和图12，在操作s624中，主总线110可以向事务加速器123传输具有第二读标识符rid2的读事务响应rrsp等。如参考图8所述，读事务响应rrsp可以包括读数据dat，但不限于此。事务加速器123可以将读数据dat存储在对应于第二读标识符rid2的存储空间中。
92.在至少一个示例实施例中，由于主总线110和连接到主总线110的部件的延时不同，因此从主总线110接收到的读事务响应的排序可以不同于向主总线110传输的读事务请求的排序，并且可以允许这种乱序。
93.响应于操作s624，事务加速器123可以清除第二槽123b，但示例实施例不限于此。由于第二槽123b被清除，因此事务加速器123可以通过启用准备信号来终止流控制(例如，流控制操作)。
94.参考图1、图8、图10和图13，由于在第一槽123a至第三槽123c中存在空槽，和/或基于启用的准备信号，在操作s641中，处理器121可以向事务加速器123传输具有第四读标识符rid4的读事务请求rtx。响应于操作s641，事务加速器123可以将第四读标识符rid4存储在空事务槽中，例如，第二槽123b。事务加速器123可以在sram122中分配对应于第四读标识符rid4的存储空间，但不限于此。在操作s642中，事务加速器123可以向主总线110传输具有第四读标识符rid4的读事务请求rtx。在操作s643中，事务加速器123可以向处理器121传输具有第四读标识符rid4的读事务响应rrsp。
95.如上所述，当事务加速器123包括三个槽时，cpu 120的并行事务操作的数量可以被认为是从“1”增加到“3”，但示例实施例不限于此，并且可以存在更多或更少数量的事务槽。事务加速器123可以基于处理器121支持的并行事务操作的数量和主总线110支持的并行事务操作的数量进行确定。
96.在至少一个示例实施例中，事务加速器123可以单独地包括用于管理写事务操作的写槽和用于管理读事务操作的读槽，并且可以独立地使用写槽和读槽等，但示例实施例不限于此。对于另一示例，事务加速器123可以包括用于管理事务操作(例如，许多任一类型的事务操作)的公共槽，并且可以使用共用的公共槽来管理写事务操作和读事务操作等。
97.图14示出了根据本发明构思的至少一个示例实施例的计算装置200。参考图14，计算装置200可以包括主总线210、中央处理单元220、主存储器230、存储装置240和/或多个外围装置250等。
98.主总线210、主存储器230、存储装置240以及外围装置250的配置和操作可以与参考图1描述的主总线110、主存储器130、存储装置140以及外围装置150的那些配置和操作相同，但示例实施例不限于此。因此，将省略附加的描述以避免冗余。
99.中央处理单元(cpu)220可以与主总线210的第一节点n1连接，但不限于此。cpu 220可以与主总线210和/或通过主总线210与计算装置200的任何其他部件执行事务操作等，但不限于此。事务操作可以包括在cpu 220处向主总线210传输事务请求，以及在cpu 120处从主总线210接收对应于事务请求的事务响应。事务操作可以包括读事务操作和/或
写事务操作等。
100.cpu220可以包括至少一个处理器221、sram 222、事务加速器223(在图14中标记为tx.acc.)、桥224(在图14中标记为brg)和/或内部总线225等。内部总线225可以提供cpu 220的内部部件之间的至少一个通道。内部总线225可以包括例如被配置为与cpu 220的部件耦合的第一内部节点n1至第四内部节点n4等，并且可以提供在第一内部节点n1至第四内部节点n4之间的通道，但示例实施例不限于此，并且可以存在更多或更少数量的通道和/或节点等。
101.处理器221可以与内部总线225的第一内部节点n1连接。处理器221的配置和操作可以与图1的处理器121的那些配置和操作相同，除了sram222位于处理器221的外部外，但示例实施例不限于此。sram222可以与内部总线225的第二内部节点n2连接，但不限于此。sram 222的配置和操作可以与图1的sram 122的那些配置和操作相同，除了sram 222位于处理器221的外部并且与内部总线225连接外，但示例实施例不限于此。
102.事务加速器223可以与内部总线225的第三内部节点n3连接，但不限于此。事务加速器223的配置和操作可以与图1的事务加速器123的那些配置和操作相同，除了事务加速器223与内部总线225的第三内部节点n3连接外，但示例实施例不限于此。桥224可以与内部总线225的第四内部节点n4连接，但不限于此。桥224的配置和操作可以与图1的桥124的那些配置和操作相同，除了桥224与内部总线225的第四内部节点n4连接外，但示例实施例不限于此。不同于参考图1给出的描述，事务加速器223的主机装置可以是内部总线225或处理器221等。
103.内部总线225可以根据和/或基于目标地址来向事务加速器223和桥224中的一者传送从处理器221接收到的事务请求。内部总线225可以向处理器221传送从事务加速器223或桥224提供的事务响应。
104.sram222可以存储由处理器121处理的代码(例如，计算机可读指令和/或程序代码)和/或数据。sram222的存储空间的一部分可以由事务加速器223分配，以便在读事务操作中存储读数据。
105.事务加速器223可以通过内部总线225从处理器221接收一个或多个事务请求，并且可以通过内部总线225向处理器221传输一个或多个事务响应。事务加速器223可以通过内部总线225来分配sram222的存储空间并且可以将数据存储在sram222中。事务加速器223可以通过内部总线225向主总线210传输从sram222提供的数据，以作为写数据。
106.桥224可以通过内部总线225与处理器221和/或sram222通信。桥224可以与主总线210通信。
107.图15示出了根据至少一个示例实施例的内部总线225的操作方法的示例。参考图14和图15，在操作s710中，内部总线225可以从处理器221接收包括标识符id和/或目标地址addr等的事务请求，但不限于此。
108.在操作s720中，内部总线225可以确定目标地址addr是否包括第一值(例如，期望值、目标值等)。例如，内部总线225可以确定包括最高有效位的目标地址addr的位是否包括第一值和/或期望值，但示例实施例不限于此。
109.当目标地址addr包括第一值和/或期望值时，在操作s730中，内部总线225可以向事务加速器223传送事务请求。当目标地址addr不包括第一值和/或期望值时，在操作s740
中，内部总线225可以向桥224传送事务请求。
110.也即，通过将用于识别事务加速器223或桥224的第一值包括在目标地址addr中，处理器221可以确定是通过事务加速器223还是通过桥224来传输事务请求等。根据目标地址addr是否包括第一值和/或期望值，内部总线225可以将来自处理器221的事务请求选择性地向事务加速器223或桥224传送。
111.图16示出了根据本发明构思的至少一个示例实施例的计算装置300进行操作的示例。参考图16，计算装置300可以包括cpu 320、第一装置301、第二装置302和/或第三装置303等，但示例实施例不限于此。
112.cpu 320可以对应于图1的cpu 120或图14的cpu 220，但示例实施例不限于此。cpu 320可以包括活动电源管理(apm)处理器321和/或sram322等。apm处理器321可以对应于图1的处理器121或图14的处理器221，但示例实施例不限于此。sram322可以对应于图1的sram122或图14的sram222，但示例实施例不限于此。apm处理器321可以控制计算装置300的节电模式和/或正常模式的进入和/或退出等。在至少一个示例实施例中，cpu 320可以不执行事务加速功能，但不限于此。
113.第一装置301可以包括至少一个第一特殊功能寄存器sfr1，但不限于此。第一装置301可以基于存储在第一特殊功能寄存器sfr1中的信息进行操作。第二装置302可以包括至少一个第二特殊功能寄存器sfr2，但不限于此。第二装置302可以基于存储在第二特殊功能寄存器sfr2中的信息进行操作。第三装置303可以包括至少一个第三特殊功能寄存器sfr3，但不限于此。第三装置303可以基于存储在第三特殊功能寄存器sfr3中的信息进行操作，但不限于此。
114.在至少一个示例实施例中，第一装置301、第二装置302和第三装置303等中的每一者可以用图1的计算装置100的主总线110、主存储器130、存储装置140和外围装置150等中的至少一者来实现，但示例实施例不限于此。另外地，第一装置301、第二装置302和第三装置303等中的每一者可以用图14的计算装置200的主总线210、主存储器230、存储装置240和外围装置250等中的至少一者来实现，但示例实施例不限于此。
115.根据至少一个示例实施例，甚至在节电模式下也可能需要维持存储在第一装置301的第一特殊功能寄存器sfr1、第二装置302的第二特殊功能寄存器sfr2和/或第三装置303的第三特殊功能寄存器sfr3等中的信息，但示例实施例不限于此。例如，存储在第一特殊功能寄存器sfr1、第二特殊功能寄存器sfr2和/或第三特殊功能寄存器sfr3中的信息可以是从节电模式迅速退出到正常模式所期望和/或必要的信息等。
116.同时，在节电模式下，可以中断对第一装置301、第二装置302和/或第三装置303等的供电。为了减少和/或防止存储在第一特殊功能寄存器sfr1、第二特殊功能寄存器sfr2和/或第三特殊功能寄存器sfr3等中的信息(在下文称为“特殊功能信息”)的损失，当进入节电模式时，apm处理器321可以从第一特殊功能寄存器sfr1、第二特殊功能寄存器sfr2和/或第三特殊功能寄存器sfr3等备份特殊功能信息。当退出节电模式(例如，进入正常模式等)时，apm处理器321可以将特殊功能信息恢复到第一特殊功能寄存器sfr1、第二特殊功能寄存器sfr2和/或第三特殊功能寄存器sfr3等。
117.在至少一个示例实施例中，第一装置301、第二装置302和/或第三装置303等可以分散在计算装置300内，并且可以具有分散的地址。因此，apm处理器321可以单独地直接访
问第一装置301、第二装置302和/或第三装置303等，而不是通过使用支持连续访问(诸如直接存储器访问(dma)等)的手段的方式。
118.在至少一个示例实施例中，在操作s810中，可以发生睡眠事件或唤醒事件。睡眠事件可以是计算装置300从正常模式进入节电模式的事件。唤醒事件可以是计算装置300从节电模式进入正常模式的事件。
119.在操作s820中，apm处理器321可以向第一装置301传输至少一个事务请求。响应于睡眠事件，apm处理器321可以向第一装置301传输至少一个读事务请求。响应于唤醒事件，apm处理器321可以向第一装置301传输至少一个写事务请求。apm处理器321与第一装置301的第一特殊功能寄存器sfr1执行事务操作可能要花费对应于第五延时l5的延迟时间，但示例实施例不限于此。
120.在操作s830中，apm处理器321可以向第二装置302传输至少一个事务请求。响应于睡眠事件，apm处理器321可以向第二装置302传输读事务请求。响应于唤醒事件，apm处理器321可以向第二装置302传输写事务请求。apm处理器321与第二装置302的第二特殊功能寄存器sfr2执行事务操作可能要花费对应于第六延时l6的延迟时间，但示例实施例不限于此。
121.在操作s840中，apm处理器321可以向第三装置303传输至少一个事务请求。响应于睡眠事件，apm处理器321可以向第三装置303传输读事务请求。响应于唤醒事件，apm处理器321可以向第三装置303传输写事务请求。apm处理器321与第三装置303的第三特殊功能寄存器sfr3执行事务操作可能要花费对应于第七延时l7的延迟时间，但示例实施例不限于此。
122.如上所述，当发生睡眠事件时，可能期望和/或要求与apm处理器321将存储在第一特殊功能寄存器sfr1至第三特殊功能寄存器sfr3中的信息备份到sram322所必要的第五延时l5至第七延时l7之和相对应的延时。同样地，当发生唤醒事件时，可能期望和/或要求与apm处理器321将存储在sram322中的信息恢复到第一特殊功能寄存器sfr1至第三特殊功能寄存器sfr3所期望和/或必要的第五延时l5至第七延时l7之和相对应的延时。
123.图17示出了根据本发明构思的至少一个示例实施例的计算装置400进行操作的示例。参考图17，计算装置400可以包括cpu420、第一装置401、第二装置402和/或第三装置403等，但示例实施例不限于此。
124.cpu420可以对应于图1的cpu120或图14的cpu 220，但示例实施例不限于此。cpu420可以包括活动电源管理(apm)处理器421、sram422和/或事务加速器423等。apm处理器421可以对应于图1的处理器121或图14的处理器221，但示例实施例不限于此。sram422可以对应于图1的sram122或图14的sram 222，但示例实施例不限于此。apm处理器421可以控制计算装置400的节电模式和正常模式的进入和/或退出，但不限于此。事务加速器423可以对应于图1的事务加速器123或图14的事务加速器223，但示例实施例不限于此。
125.如参考图17所述，第一装置401、第二装置402和第三装置403等中的每一者可以用图1的计算装置100的主总线110、主存储器130、存储装置140和外围装置150中的至少一者来实现，但示例实施例不限于此。另外地，第一装置401、第二装置402和/或第三装置403等中的每一者可以用图14的计算装置200的主总线210、主存储器230、存储装置240和外围装置250中的至少一者来实现，但示例实施例不限于此。
126.在操作s910中，可以发生睡眠事件。在操作s920中，apm处理器421可以向事务加速器423传输对第一装置401的至少一个读事务请求。如参考图10所述，事务加速器423可以向apm处理器421传输和/或立即传输对读事务请求的至少一个读事务响应，但示例实施例不限于此。
127.如参考图10的操作s611和操作s613、操作s621和操作s623以及操作s631和操作s633所述，apm处理器421和事务加速器423可以将与第一装置401至第三装置403的第一特殊功能寄存器sfr1至第三特殊功能寄存器sfr3相关联的一系列读事务操作处理为完成，但示例实施例不限于此。
128.例如，apm处理器421和事务加速器423可以相继地发布与第一装置401、第二装置402和/或第三装置403等相关联的读事务操作，并且可以相继地将读事务操作处理为完成，但不限于此。可以在sram422中相继地分配对应于第一装置401、第二装置402和/或第三装置403等的存储空间，但不限于此。关于操作s920，延时可能几乎不存在(和/或可以被忽略)。
129.在操作s930中，事务加速器423可以执行与第一装置401、第二装置402和/或第三装置403等相关联的读事务操作。在至少一个示例实施例中，如参考图10的操作s611和操作s612、操作s621和操作s622以及操作s631和操作s632所述，由事务加速器423发起的读事务操作的延时可以彼此重叠。例如，cpu 420从第一装置401、第二装置402和/或第三装置403等收集所有的特殊功能信息所花费的延时可以由第五延时l5、第六延时l6和第七延时l7中的一者(例如，最长延时)确定，但示例实施例不限于此。
130.当完成读事务操作时，来自第一装置401、第二装置402和/或第三装置403等的特殊功能信息d_sfr1至d_sfr3可以存储在sram422的对应存储空间中，但示例实施例不限于此。
131.图18示出了根据一些示例实施例的在图17的计算装置400中发生唤醒事件的示例。参考图18，计算装置400可以包括cpu 420、第一装置401、第二装置402和/或第三装置403等，但不限于此。
132.在操作s940中，可以发生唤醒事件。响应于唤醒事件，apm处理器421可以将特殊功能信息d_sfr1至d_sfr3写入第一特殊功能寄存器sfr1至第三特殊功能寄存器sfr3中，以恢复第一装置401至第三装置403的功能，但示例实施例不限于此。
133.在操作s950中，apm处理器421可以向事务加速器423传输对第一装置401的至少一个写事务请求。如参考图5所述，事务加速器423可以向apm处理器421传输和/或立即传输对写事务请求的至少一个写事务响应。
134.如参考图5的操作s311和操作s313、操作s321和操作s323以及操作s331和操作s333所述，apm处理器421和事务加速器423可以将与第一装置401至第三装置403的第一特殊功能寄存器sfr1至第三特殊功能寄存器sfr3相关联的一系列写事务操作处理为完成，但示例实施例不限于此。
135.例如，apm处理器421和事务加速器423可以相继地发布与第一装置401、第二装置402和/或第三装置403等相关联的写事务操作，并且可以相继地完成写事务操作。特殊功能信息d_sfr1至d_sfr3可以作为来自sram422的对应于第一装置401、第二装置402和第三装置403的存储空间的写数据一起传输。关于操作s950，延时可能几乎不存在(和/或可以被忽
略)，但示例实施例不限于此。
136.在操作s960中，事务加速器423可以执行与第一装置401、第二装置402和/或第三装置403等相关联的写事务操作，但示例实施例不限于此。在至少一个示例实施例中，如参考图5的操作s311和操作s312、操作s321和操作s322以及操作s331和操作s332所述，由事务加速器423发起的写事务操作的延时可以彼此重叠，但示例实施例不限于此。例如，cpu 420将所有的特殊功能信息d_sfr1至d_sfr3写入第一装置401、第二装置402和/或第三装置403等所花费的延时可以由第五延时l5、第六延时l6和第七延时l7中的一者(例如，最长延时)确定，但示例实施例不限于此。
137.当完成写事务操作时，存储在sram 422的存储空间中的特殊功能信息d_sfr1至d_sfr3可以存储在第一装置401至第三装置403的第一特殊功能寄存器sfr1至第三特殊功能寄存器sfr3中，但不限于此。之后，第一装置401至第三装置403等可以在正常模式下开始操作。
138.事务加速器423可以加速cpu 420对具有不同地址的第一特殊功能寄存器sfr1至第三特殊功能寄存器sfr3的单独访问。与图16的不使用事务加速器423的至少一个示例实施例相比，在图17和图18的使用事务加速器423的示例实施例中，减少了计算装置400从正常模式进入节电模式所花费的时间和计算装置400从节电模式退出到正常模式所花费的时间。因此，可以减少计算装置400的功耗。
139.图19示出了根据本发明构思的至少一个示例实施例的计算装置500。参考图19，计算装置500可以包括主总线510、第一中央处理单元520、主存储器530、存储装置540、外围装置550、第二中央处理单元560和/或dma控制器570等，但示例实施例不限于此。
140.主总线510的配置和操作可以与图1的主总线110或图14的主总线210相同，除了还包括第七节点n7和第八节点n8外，但示例实施例不限于此。主存储器530、存储装置540以及外围装置550的配置和操作可以与参考图1描述的主存储器130、存储装置140以及外围装置150或者参考图14描述的主存储器230、存储装置240以及外围装置250的那些配置和操作相同，但示例实施例不限于此。因此，将省略附加的描述以避免冗余。
141.第一cpu 520可以对应于图1的cpu 120或图14的cpu 220，但示例实施例不限于此。第一cpu 520可以包括至少一个处理器521、sram 522和/或事务加速器523等。第一cpu 520可以是参考图17和图18描述的apmcpu，但示例实施例不限于此。
142.第二cpu 560可以与主总线510的第七节点n7连接。第二cpu 560可以包括被配置为执行无线通信的通信处理器(cp)，但不限于此。cp可以按1秒或几秒的周期执行寻呼以进行基站识别。例如，在寻呼期间，可能必须要建立第二cpu 560与主存储器530之间的通道。
143.在计算装置500处于节电模式的情况下，计算装置500可以重复以下操作：针对寻呼以1秒或几秒的周期从节电模式退出到正常模式并且在寻呼之后从正常模式进入节电模式等。
144.计算装置500进入节电模式和计算装置500退出到正常模式可以由第一cpu 520执行，但不限于此。当(例如，通过事务加速器523)减少由第一cpu 520执行的模式切换所期望和/或必要的时间时，可以在模式切换时减少功耗。因此，可以减少计算装置500的整体功耗。
145.dma控制器570可以与主总线510的第八节点n8连接，但示例实施例不限于此。dma
控制器570可以由第一cpu 520和/或第二cpu 560编程和/或控制。dma控制器570可以基于经编程信息(例如，来自第一cpu 520和/或第二cpu 560的指令等)来执行直接存储器访问(dma)。例如，dma控制器570可以在存储装置540和/或外围装置550与主存储器530之间传送数据，但示例实施例不限于此。
146.在至少一个示例实施例中，当至少一个事务请求从第一cpu 520的处理器521传输时，事务加速器523可以向处理器521传输指示事务完成的至少一个事务响应。在处理器521未辨识出事务请求的处理时的时间期间，事务加速器523可以处理事务请求。也即，事务加速器523可以遮住实际上执行的事务操作，使得处理器521未辨识出事务操作，但示例实施例不限于此。
147.另一方面，dma控制器570可以根据由cpu 520和/或560编程的信息来执行访问，并且然后可以向cpu 520和/或560通知访问已完成。也即，dma控制器570根据cpu 520和/或560等的辨识反而可以处理cpu 520和/或560可能处理的任务。
148.如上所述，由于事务加速器523和dma控制器570的特性不同，因此事务加速器523不应被视作等效于dma控制器570。然而，可以理解，根据本发明构思的至少一个示例实施例的事务加速器523可以与dma控制器570耦合，以加速由dma控制器570引起的事务操作，但示例实施例不限于此。
149.在图1、图14和图19中，示出并通过示例来描述主总线110、210或510与计算装置100、200或500的部件之间的连接。然而，根据本发明构思的至少一个示例实施例的计算装置100、200或500的总线可以由两个或更多个层组成，或者可以由两个或更多个异构总线组成。根据本发明构思的至少一个示例实施例的计算装置100、200或500的总线不限于参考图1、图14或图19描述的主总线110、210或510。
150.图20示出了根据本发明构思的至少一个示例实施例的计算装置1000的示例。参考图20，计算装置1000可以包括至少一个主处理器1100、触摸面板1200、触摸驱动器集成电路(tdi)1202、显示面板1300、显示驱动器集成电路(ddi)1302、系统存储器1400、存储装置1500、音频处理器1600、通信块1700、图像处理器1800和/或用户接口1900等，但不限于此。在至少一个示例实施例中，计算装置1000可以是各种电子装置中的一种，诸如个人计算机、膝上型计算机、服务器、工作站、便携式通信终端、个人数字助理(pda)、便携式媒体播放器(pmp)、数字相机、智能手机、平板计算机和/或可穿戴装置等。
151.主处理器1100可以控制计算装置1000的整体操作。主处理器1100可以控制/管理计算装置1000的部件的操作等。主处理器1100可以处理各种操作以便操作计算装置1000。主处理器1100可以包括根据本发明构思的至少一个示例实施例的事务加速器2000。事务加速器2000可以与主处理器1100中的处理器和/或中央处理单元中的至少一者连接，以增加并行事务操作的数量等。
152.触摸面板1200可以被配置为在触摸驱动器集成电路1202等的控制下感测来自用户的触摸输入。显示面板1300可以被配置为在显示驱动器集成电路1302等的控制下显示图像信息。
153.系统存储器1400可以存储在计算装置1000的操作中使用的数据等。例如，系统存储器1400可以包括易失性存储器，诸如静态随机存取存储器(sram)、动态ram(dram)和/或同步dram(sdram)等，和/或非易失性存储器，诸如相变ram(pram)、磁电阻式ram(mram)、电
阻式ram和/或铁电ram(fram)等。
154.无论是否供电，存储装置1500都可以存储数据。例如，存储装置1500可以包括各种非易失性存储器中的至少一种，诸如闪存存储器、pram、mram、reram和/或fram等。例如，存储装置1500可以包括计算装置1000的嵌入式存储器和/或可移除存储器等。
155.音频处理器1600可以通过使用音频信号处理器1610来处理音频信号。音频处理器1600可以通过麦克风1620来接收音频输入和/或可以通过扬声器1630来提供音频输出。通信块1700可以通过天线1710和/或使用有线连接等于外部装置/系统交换信号。通信块1700的收发器1720和/或调制器/解调器(调制解调器)1730可以基于各种无线通信协议中的至少一种：长期演进(lte)、全球微波接入互操作性(wimax)、全球移动通信系统(gsm)、码分多址(cdma)、蓝牙、近场通信(nfc)、无线保真(wi-fi)和/或射频识别(rfid)等，和/或使用有线通信协议，诸如以太网、通用串行总线(usb)等来处理与外部装置/系统交换的信号。
156.图像处理器1800可以通过透镜1810来接收光。图像处理器1800中包括的图像装置1820和图像信号处理器(isp)1830可以基于接收到的光来生成有关外部物体的图像信息。用户接口1900可以包括能够与用户交换信息的接口，除了触摸面板1200、显示面板1300、音频处理器1600和/或图像处理器1800等外。用户接口1900可以包括键盘、鼠标、打印机、投影仪、各种传感器、人体通信装置等。
157.计算装置1000还可以包括电源管理ic(pmic)1010、电池1020和/或电源连接器1030等。电源管理ic 1010可以根据从电池1020供应的功率和/或从电源连接器1030供应的功率来生成内部功率，并且可以将内部功率提供到主处理器1100、触摸面板1200、触摸驱动器集成电路(tdi)1202、显示面板1300、显示驱动器集成电路(ddi)1302、系统存储器1400、存储装置1500、音频处理器1600、通信块1700、图像处理器1800和/或用户接口1900等。
158.在以上示例实施例中，通过使用术语“第一”、“第二”、“第三”等来描述根据本发明构思的部件。然而，术语“第一”、“第二”、“第三”等可以用来将部件彼此区分开并且不限制本发明构思的示例实施例。例如，术语“第一”、“第二”、“第三”等不涉及次序或任何形式的数字含义。
159.在以上示例实施例中，通过使用块和/或单元来描述根据本发明构思的示例实施例的部件。块和/或单元可以用各种硬件装置来实现，诸如集成电路、专用ic(asic)、现场可编程门阵列(fpga)和/或复杂可编程逻辑装置(cpld)等，可以是固件驱动的和/或在硬件装置中执行，和/或执行软件的硬件装置的组合。另外，块和/或单元可以包括用集成电路或注册为知识产权(ip)的电路中的半导体元件来实现。
160.根据本发明构思的至少一个示例实施例，事务加速器可以增加由处理器执行的并行事务操作的数量。因此，提供了一种使处理器的事务速度更高的事务加速器的操作方法、一种包括事务加速器的计算装置的操作方法，和/或一种包括事务加速器的计算装置。
161.尽管已经描述了本发明构思的各种示例实施例，但对于本领域普通技术人员将显而易见的是，在不脱离所附权利要求中阐述的本发明构思的精神和范围的情况下，可以对其进行各种改变和修改。