发光元件及其制造方法与流程

1.本发明涉及发光元件及其制造方法，特别涉及红外发光的半导体发光元件。


背景技术：

2.以往，已知以波长1700nm以上的中红外区域为发光波长的中红外发光的半导体发光元件和以该中红外区域为检测波长的中红外区域的半导体受光元件等在中红外区域发光或受光的半导体受光元件。例如，中红外发光的半导体发光元件广泛应用于传感器、气体分析等用途。
3.将这种半导体光设备的受发光波长设为1.7μm～12μm的中红外区域时，通常，从晶格常数小的起依次使用gaas、inp、inas、gasb、insb等化合物半导体基板作为生长用基板，使这些化合物的混晶的组合在生长用基板上外延生长来构成。在这些化合物基板中，inas、gasb、insb化合物基板靠近作为1.7μm～12μm的中红外区域的发光层的晶格常数。因此，可以认为作为用于中红外区域的半导体光设备的生长用基板，优选使用inas、gasb、insb。
4.例如，在专利文献1中，例如在inas基板上形成insbp阻挡层之后形成有inassbp活性层。或者，在inas基板上形成inassb活性层之后形成有insbp阻挡层。在专利文献1中，将对于2.6μm～4.7μm的波长具有导电性的inas基板直接用于发光元件。
5.现有技术文献
6.专利文献
7.专利文献1：日本特表2015-534270号公报


技术实现要素：

8.发明要解决的问题
9.近年，为了改善传感器和气体分析装置等的能力，中红外发光元件需要改善发光效率(wpe：wall-plug efficiency)，即光输出相对于总投入电力的比。
10.为此，本发明的目的在于，提供即使在半导体光设备中也可改善以inassb为发光层的发光元件的发光效率的发光元件及其制造方法。
11.用于解决问题的方案
12.本发明人针对上述技术问题的解决方法进行了深入研究，构思出在活性层与p型inas层之间设置alinas电子阻挡层，并完成了本发明。即，本发明的要旨构成如下。
13.(1)一种发光元件，其特征在于，具备半导体层叠体，所述半导体层叠体依次具有：
14.未掺杂或掺杂了n型掺杂剂的第1inas层；
15.包含inasysb
1-y
层(0＜y＜1)的活性层；
16.膜厚为5～40nm的al
x
in
1-x
as电子阻挡层(0.05≤x≤0.4)；和
17.掺杂了p型掺杂剂的第2inas层。
18.(2)根据上述(1)所述的发光元件，其中，
19.前述活性层还具有inaszp
1-z
层(0＜z＜1)，
20.前述活性层具有以前述inasysb
1-y
层为阱层、以前述inaszp
1-z
层为势垒层的量子阱结构。
21.(3)根据上述(1)或(2)所述的发光元件，其中，
22.从前述活性层辐射的光的发光峰波长为3.4μm以上。
23.(4)根据上述(1)～(3)中任一项所述的发光元件，其中，
24.在前述al
x
in
1-x
as电子阻挡层掺杂有zn掺杂剂。
25.(5)根据上述(1)～(4)中任一项所述的发光元件，其具备：
26.支承基板；
27.金属接合层，其设置于前述支承基板的表面；
28.前述金属接合层上的配电部，其具有具备贯通孔的透明绝缘层和设置于前述贯通孔的欧姆电极部；
29.前述半导体层叠体，其设置在前述配电部上。
30.(6)一种上述(1)所述的发光元件的制造方法，其特征在于，所述方法包括：
31.形成前述第1inas层的工序；
32.在前述第1inas层上形成前述活性层的工序；
33.在前述活性层上形成前述al
x
in
1-x
as电子阻挡层的工序；和
34.在前述al
x
in
1-x
as电子阻挡层上形成前述第2inas层的工序。
35.(7)一种上述(1)所述的发光元件的制造方法，其特征在于，所述方法包括：
36.形成前述第2inas层的工序；
37.在前述第2inas层上形成前述al
x
in
1-x
as电子阻挡层的工序；
38.在前述al
x
in
1-x
as电子阻挡层上形成前述活性层的工序；和
39.在前述活性层上形成前述第1inas层的工序。
40.发明的效果
41.根据本发明，能够提供可改善发光效率的发光元件及其制造方法。
附图说明
42.图1为针对本发明的发光元件的第1实施方式进行说明的截面示意图。
43.图2为针对本发明的发光元件的第2实施方式进行说明的截面示意图。
44.图3为针对本发明的发光元件的第2实施方式的变形样态进行说明的截面示意图。
45.图4为针对本发明的发光元件的第2实施方式的制造方法的一个例子进行说明的截面示意图。
46.图5为针对图4之后的制造方法的一个例子进行说明的截面示意图。
47.图6为针对图5之后的制造方法的一个例子进行说明的截面示意图。
48.图7为针对图6之后的制造方法的一个例子进行说明的截面示意图。
49.图8为针对图7之后的制造方法的一个例子进行说明的截面示意图。
50.图9为针对图8之后的制造方法的一个例子进行说明的截面示意图。
51.图10为针对图9之后的制造方法的一个例子进行说明的截面示意图。
52.图11为针对图10之后的制造方法的一个例子进行说明的截面示意图。
53.图12为针对图11之后的制造方法的一个例子进行说明的截面示意图。
54.图13为针对图12之后的制造方法的一个例子进行说明的截面示意图。
55.图14表示在第2实施方式中制作配电部后的欧姆电极部的形状和配置的一个例子的平面示意图。
56.图15表示第2实施方式中的上部电极的形状和配置的一个例子的平面示意图。
具体实施方式
57.在针对本发明的实施方式进行说明之前，先针对以下内容进行说明。
58.＜组成和膜厚＞
59.首先，在本说明书中，alingaassbp的各iii-v族元素的成分组成可以通过光致发光测定和x射线衍射测定等来测定。另外，形成的各层的总厚度可以通过用扫描型电子显微镜或透射型电子显微镜观察截面来计算得出。此外，各层的厚度分别可以通过用透射型电子显微镜观察生长层的截面来计算得出。另外，当各层的厚度像量子阱结构那样小时，可以使用tem-eds测定各层的厚度和组成。需要说明的是，在截面图中，当规定的层具有倾斜面时，该层的厚度为距该层正下方的层的平坦面的最大高度。
60.当从“alingaassbp”的标记中排除具体的iii族元素或v族元素来标记时，除了来自相邻层的扩散或外延生长装置内的元素残留等意外混入的成分，从标记中排除的iii族元素或v族元素不包含于组成中。
61.＜p型、n型和未掺杂以及掺杂剂浓度＞
62.在本说明书中，通过添加杂质将作为p型发挥电作用的层设为p型半导体层，将作为n型发挥电作用的层设为n型半导体层。另一方面，将不有意添加si、zn、s、sn、mg、te等杂质的情况称为“未掺杂”。具体而言，上述不有意添加就不会混入的特定的杂质掺杂剂浓度低(例如小于5
×
10
16
atoms/cm3)时，在本说明书中作为“未掺杂”来处理。并且，在iii-v族化合物半导体层中不有意添加杂质，即使由于原料气体的分解等而在制造过程中含有5
×
10
16
atoms/cm3以上的不可避免的杂质(o、c、h等)，也视为未掺杂。需要说明的是，由于即使在未掺杂的情况下，inas也作为n型发挥电作用，因此未掺杂或掺杂了n型掺杂剂的inas层都作为n型发挥作用。
63.另外，zn、te等杂质浓度的值通过sims分析获得。需要说明的是，由于在各半导体层的边界附近掺杂剂浓度的值变化很大，因此将各层的膜厚方向的中央的掺杂剂浓度的值设为该层的掺杂剂浓度的值。
64.以下，参照附图依次对本发明的发光元件及其制造方法进行说明。需要说明的是，对于同一构成要素，原则上对三位数字中的后两位赋予相同的参照编号，并省略重复说明。在各图中，为了便于说明，基板和各层的纵横比相比于实际比率被扩大表示。
65.(第1实施方式)
66.参照图1，对作为本发明的发光元件的第1实施方式的发光元件100进行说明。发光元件100至少具备半导体层叠体140，该半导体层叠体140依次具有：未掺杂或掺杂了n型掺杂剂的第1inas层141；包含inasysb
1-y
层145w(0＜y＜1)的活性层145；膜厚为5～40nm的al
x
in
1-x
as电子阻挡层146(0.05≤x≤0.4)；和掺杂了p型掺杂剂的第2inas层147。在图1中，在半导体层叠体140中的第2inas层147上设置有上部电极191，在基板105上设置有半导体层叠体140。此外，在基板105的背面设置有背面电极195。
67.＜基板＞
68.在此，基板105可以是具有能够机械地维持包含活性层145的半导体层叠体140的形状的厚度的基板，也可以是在形成发光元件100的半导体层叠体140时供外延生长的生长用基板，也可以参照图2、图3如后述的另一示例的发光元件200那样使用与inas生长用基板210不同的支承基板280。作为生长用基板，可以使用gaas、inp、inas、gasb、insb等化合物基板，在形成第1inas层141和第2inas层147时，优选使用inas基板。作为支承基板，优选比生长用基板便宜且热传导性高，例如，除了si、ge、gaas等化合物基板，还可以使用：使用了铜合金、钼、钨和可伐合金等能够抑制热膨胀系数的金属的金属基板，在aln等陶瓷基板上附着金属的次安装基板。
69.＜活性层＞
70.活性层145包含inasysb
1-y
层(0＜y＜1)，inasysb
1-y
层成为发光层。在图1中，作为例子示出了活性层还具有inaszp
1-z
层145b(0＜z＜1)、以inasysb
1-y
层145w为阱层、以inaszp
1-z
层145b为势垒层的量子阱结构，而活性层145也可以是inasysb
1-y
层的单层结构。但是，为了通过抑制晶体缺陷来改善光输出，活性层145优选具有图1那样的多量子阱(mqw)结构。该多量子阱结构可以通过上述阱层和势垒层交替重复的结构来形成。
[0071]-活性层的组成和发光峰波长-[0072]
作为阱层的inasysb
1-y
层145w的as组成y优选设为0.7≤y＜1.0，更优选设为0.80≤y≤0.95。另外，作为势垒层的inaszp
1-z
层145b的as组成z优选设为0.50≤z＜1，更优选设为0.8≤z＜1≤0.95。需要说明的是，如果是量子阱结构的情况，则除了改变组成，还优选调整阱层145w与势垒层145b的组成的差以对阱层赋予应变。通过改变上述活性层145的组成，可以将发光元件100的发光峰波长设为1700～12000nm(1.7～12μm)。发光元件100的发光峰波长可以设为3.1μm以上，还优选设为3.4μm以上。
[0073]
＜alinas电子阻挡层＞
[0074]
在发光元件100中，通过在活性层145和第2inas层147之间设置膜厚为5～40nm的al
x
in
1-x
as电子阻挡层146(0.05≤x≤0.40)，可以改善发光效率。
[0075]-al组成x-[0076]
al
x
in
1-x
as电子阻挡层146的al组成x为0.05以上且0.40以下，更优选为0.10以上且0.35以下。这是因为al组成x大于0.40时，正向电压变高，发光效率降低，小于0.05时，可能无法获得通过电子阻挡层改善发光效率的效果。
[0077]-膜厚-[0078]
al
x
in
1-x
as电子阻挡层146的膜厚为5～40nm，更优选为10～35nm。这是因为比40nm厚时，正向电压变高，发光效率降低，比5nm薄时，可能无法获得通过电子阻挡层改善发光效率的效果。
[0079]-掺杂剂-[0080]
al
x
in
1-x
as电子阻挡层可以未掺杂，也可以掺杂p型掺杂剂。比较未掺杂的情况和掺杂了p型掺杂剂的情况，掺杂了p型掺杂剂的发光效率改善效果大，更优选。p型掺杂剂特别优选zn。需要说明的是，如果将通过sims分析测定的p型掺杂剂的杂质浓度设为1
×
10
18
atoms/cm3以上且8
×
10
18
atoms/cm3以下，则能够可靠地获得进一步改善发光效率的效果，更优选为2
×
10
18
atoms/cm3以上。
[0081]
以下，对可适用于发光元件100的具体形式进行更详细的说明。
[0082]
＜＜inas生长用基板＞＞
[0083]
作为可适宜地用作基板105的inas生长用基板，可以使用通常可获得的n型inas基板或未掺杂的inas基板。另外，也可以使用p型inas基板，在这种情况下，与图1不同，从与基板105相反的一侧起依次设置第2inas层147、al
x
in
1-x
as电子阻挡层146、活性层145、第1inas层141即可。
[0084]
＜＜半导体层叠体＞＞
[0085]
在半导体层叠体140中，可以设置成将活性层145夹在第1inas层141和第2inas层147之间的双异质(dh)结构。需要说明的是，在图1中为了方便将作为生长用基板的基板105和第1inas层141分开示出，但是如果生长用基板是未掺杂或n型，则还可以直接将生长用基板用作第1inas层141。如上所述，半导体层叠体140具备al
x
in
1-x
as电子阻挡层146，从而可以改善发光效率。
[0086]
就发光元件100而言，如果用于外延生长半导体层叠体140的各半导体层的inas生长用基板是n型或未掺杂，则可以经过以下工序制造，即，形成第1inas层141的工序、在第1inas层141上形成活性层145的工序、在活性层145上形成al
x
in
1-x
as电子阻挡层146的工序、在al
x
in
1-x
as电子阻挡层146上形成第2inas层147的工序。另一方面，如果用于外延生长半导体层叠体140的各半导体层的inas生长用基板是p型，则可以通过以下工序制造，即，形成第2inas层147的工序、在第2inas层147上形成al
x
in
1-x
as电子阻挡层146的工序、在al
x
in
1-x
as电子阻挡层146上形成活性层145的工序、在活性层145上形成第1inas层141的工序。
[0087]-半导体层叠体的生长法-[0088]
各半导体层可以通过外延生长形成，例如，可以通过有机金属化学气相沉积(mocvd：metal organic chemical vapor deposition)法或分子束外延(mbe：molecular beam epitaxy)法等公知的薄膜生长方法形成。例如，通过以规定的混合比使用三甲基铟(tmin)作为in源、三甲基镓(tmga)或三乙基镓(tega)作为ga源、三甲基铝(tmal)作为al源、砷化氢(ash3)、叔丁基胂(tbas)作为as源、三甲基锑(tmsb)、三乙基锑(tesb)、三(二甲氨基)锑(tdmasb)作为sb源、磷化氢(ph3)、叔丁基膦(tbp)作为p源，并且在使用载气的同时使这些原料气体气相生长，可以根据生长时间以期望的厚度形成。当各层掺杂成p型或n型时，进一步使用符合期望的掺杂剂源气体即可。例如掺杂zn时，使用dezn(二乙基锌)气体等即可。需要说明的是，如上所述，inas即使未掺杂也会成为n型。
[0089]-半导体层叠体中的其它半导体层-[0090]
另外，虽然未图示，但半导体层叠体140还优选在第2inas层147的与活性层145相反的一侧(即，图1所示的形成上部电极191的一侧)还具有能够减少与电极的接触阻力的接触层。另外，半导体层叠体140还可以在第1inas层141和活性层145之间、活性层145和al
x
in
1-x
as电子阻挡层之间具有未掺杂的隔离层(例如未掺杂的inas层)。
[0091]-半导体层叠体的膜厚-[0092]
半导体层叠体140的整体膜厚没有限制，例如可以设为2μm～8μm。另外，第1inas层141的膜厚也没有限制，例如可以设为0.1μm～5μm。此外，活性层145的膜厚也没有限制，例如可以设为3nm～3000nm。另外，第2inas层147的膜厚也没有限制，例如可以设为0.1μm～3μ
m。当活性层145具有量子阱结构时，可以将作为阱层的inasysb
1-y
层145w的膜厚设为3nm～20nm，将作为势垒层的inaszp
1-z
层145b的厚度设为5～50nm，将二者的组数设为1～50.5组。需要说明的是，在形成势垒层后交替层叠n组(n为整数)阱层和势垒层的情况下，称为共计形成n.5组。
[0093]-电极-[0094]
此外，如图1所示，可以在半导体层叠体140上(图1的第2inas层147上)形成上部电极191，在基板105的背面设置背面电极195。上部电极191可以包括配线部和焊盘部，虽然未图示焊盘部，但是可以在欧姆电极上追加接合用金属层、焊料。上部电极191和背面电极195可以使用公知的金属材料和形成方法。作为金属材料，可以使用ti、pt、au、ag、al、zn、ni等，作为形成方法，例如可以使用溅射法、电子束蒸镀法或阻力加热法等而与光刻法、金属掩模等组合使用。
[0095]
(第2实施方式)
[0096]
参照图2，对本发明的第2实施方式的发光元件200进行说明。发光元件200是通过在接合支承基板的基础上去除生长用基板而获得的接合型发光元件。如上所述，对于与发光元件100相同的构成要素，原则上对三位数字中的后两位赋予相同的参照编号，并省略重复说明。该发光元件200至少具备：支承基板280；金属接合层279，其设置于支承基板280的表面；金属接合层279上的配电部260，其具有具备贯通孔的透明绝缘层261和设置于该贯通孔的欧姆电极部265；半导体层叠体240，其设置在配电部260上。发光元件200中的半导体层叠体240从与支承基板280相反的一侧起依次具有第1inas层241、活性层245、al
x
in
1-x
as电子阻挡层246和第2inas层247。需要说明的是，如图3所示的发光元件300，半导体层叠体340可以从支承基板380侧起依次具有第1inas层341、活性层345、al
x
in
1-x
as电子阻挡层346和第2inas层347。
[0097]
回到图2。在接合支承基板280的基础上去除后述的inas生长用基板210(参照图4)的接合型的本实施方式也在活性层245与第2inas层247之间具有膜厚为5～40nm的al
x
in
1-x
as电子阻挡层246(0.05≤x≤0.4)，从而可以改善发光效率。以下，将参照图4～图15，对发光元件200及其制造方法的实施方式的一个例子进行更详细的说明。
[0098]
参照图4，首先，准备inas生长用基板210。然后，参照图5，在该inas生长用基板210上形成由inas构成的初始缓冲层220，此外，形成由至少包含ga和sb的gaassb系iii-v族化合物半导体构成的蚀刻停止层230。可以省略初始缓冲层220的形成。
[0099]
＜蚀刻停止层的形成＞
[0100]
蚀刻停止层230为蚀刻速度相对于蚀刻inas生长用基板210时的蚀刻液(浓度8m(mol/l)以上的浓盐酸等)足够低且在完全去除inas生长用基板210之前不溶的半导体层。此外，蚀刻停止层230具有能够在inas生长用基板210上生长的晶格常数。
[0101]
将as组成设为xe时，蚀刻停止层230的gaassb系iii-v族化合物半导体的组成范围表示为gaas
xe
sb
1-xe
。并且，as组成xe优选为0≤xe≤0.4。as组成xe大于0.4时，上述蚀刻液也可能被蚀刻，as组成xe为该范围时，则蚀刻停止层具有不溶于上述蚀刻液的特性，同时能够在inas生长用基板110上外延生长。更优选为0.02≤xe≤0.13。as组成xe为该范围时，能够减少与inas生长用基板210的晶格常数差。如图5所示，蚀刻停止层230还优选为重复层叠as组成不同的2种gaassb系iii-v族化合物半导体230a、230b的超晶格结构。
[0102]
＜半导体层叠体的形成＞
[0103]
接下来，参照图6，在蚀刻停止层230上形成半导体层叠体240。与上述半导体层叠体140同样地，可以在形成半导体层叠体240时形成上述隔离层、接触层。
[0104]
＜配电部的形成＞
[0105]
参照图7。在第2inas层247上(进一步设置接触层时为接触层上)形成具备具有贯通孔261a的透明绝缘层261(图8)和设置于贯通孔261a的欧姆电极部265的配电部260(图9)。形成配电部260的具体方法为任意的，以下，参照图7～图9对形成配电部260的具体形式的一个例子进行说明。
[0106]
首先，将透明绝缘层261成膜于半导体层叠体240上(图7)。作为成膜法，可以适用等离子体cvd法和溅射法等公知方法。然后，使用光掩模在透明绝缘层261上形成抗蚀图案。接下来，通过使用抗蚀图案进行蚀刻，从而去除透明绝缘层261的一部分，形成贯通孔261a(图8)。通过设置贯通孔261a，半导体层叠体240的最表面的一部分区域露出。然后，如果使欧姆电极部265成膜然后使用抗蚀图案进行剥离，则可以形成配电部260(图9)。透明绝缘层261和欧姆电极部265并列配设于配电部260。需要说明的是，在此，蚀刻透明绝缘层261时的抗蚀图案和剥离欧姆电极部265时的抗蚀图案可以使用相同者，也可以重新进行图案化。需要说明的是，附图中为了简化，欧姆电极部以填充贯通孔261a的方式示出，但是不仅限于此。虽然未图示，但是可以通过使用抗蚀图案的组合、抗蚀图案使蚀刻向蚀刻时的抗蚀图案覆盖部扩大，从而在透明绝缘层261和欧姆电极部之间产生间隙。
[0107]
欧姆电极部265可以通过以规定的图案分散成岛状来形成。将本实施方式中的欧姆电极部265的图案的一个例子示于图14。将之后形成的上部电极291的图案的一个例子用虚线示于图14。作为欧姆电极部265，例如可以使用au、auzn、aube、auti等，还优选使用这些的层叠结构。例如，可以将ti/au设为欧姆电极部265。欧姆电极部265的膜厚(或总膜厚)没有限制，例如可以设为300～1300nm，更优选设为350nm～800nm。
[0108]
需要说明的是，虽然未图示，但是可以将透明绝缘层261的膜厚h1与欧姆电极部265的膜厚h2的关系设为h1≥h2，还优选设为h1＞h2。在该条件下，可以将透明绝缘层261的膜厚例如设为360nm～1600nm，更优选设为410nm～1100nm。另外，还优选将透明绝缘层261的膜厚h1与欧姆电极部265的膜厚h2的差h
1-h2设为10nm以上且100nm以下。另外，如上所述还设置接触层的情况下，可以以接触层仅残留于贯通孔261a的方式形成，在这种情况下，可以将接触层与欧姆电极部的总厚度设为膜厚h2。
[0109]
另外，作为透明绝缘层261，可以使用sio2、sin、ito、al2o3和aln等，特别是，优选透明绝缘层261由sio2构成。这是由于sio2容易进行使用bhf等的蚀刻加工。
[0110]
＜金属反射层的形成＞
[0111]
如图10所示，还优选在配电部260上形成金属反射层271。金属反射层271可以包含多层金属层，构成金属反射层271的金属，除了au以外，可以使用al、pt、ti、ag等。例如，金属反射层271可以是仅由au构成的单一层，金属反射层271中还可以包含2层以上的au金属层。金属反射层271优选在金属反射层271的组成中具有50质量％以上的au。为了可靠地进行后续工序中的与金属接合层279的接合，优选将金属反射层271的最外层(与半导体层叠体240相反的一侧的表面)设为au金属层。
[0112]
例如，可以在配电部260(设置有上述间隙时，包括间隙)上以al、au、pt、au的顺序
使各金属层成膜，并且形成金属反射层271。可以将金属反射层271中的au金属层的1层的厚度设为例如400nm～2000nm，将由au以外的金属构成的金属层的厚度设为例如5nm～200nm。通过使用蒸镀法等常规方法，可以使金属反射层271成膜来形成。
[0113]
＜与支承基板的接合＞
[0114]
参照图11，半导体层叠体240和配电部260至少借助金属接合层279与支承基板280接合。当设置金属反射层271时，可以将金属反射层271与金属接合层279接合。通过将金属接合层279和金属反射层271相对配置粘贴并在250℃～500℃左右的温度下进行加热压缩接合，可以将二者接合。
[0115]
＜＜金属接合层＞＞
[0116]
可以使用ti、pt、au等金属、与au形成共晶合金的金属(sn等)、焊料来形成金属接合层279，优选将它们层叠来形成金属接合层279。例如，可以从支承基板280的表面起依次层叠厚度为400nm～800nm的ti、厚度为5nm～20nm的pt、厚度为700～1200nm的au来形成金属接合层279。例如，将金属反射层271与金属接合层279接合时，可以将金属接合层279的最外层设为au金属，将金属反射层271的最外层也设为au，通过au-au扩散将au彼此接合。
[0117]
＜＜支承基板＞＞
[0118]
支承基板280可以是与inas生长用基板210不同的基板，可以使用以上述半导体基板、金属基板、陶瓷基板为基础的次安装基板等。由于使用上述接合方法，支承基板280可以与本实施方式中形成的各半导体层发生晶格失配。需要说明的是，支承基板280根据用途可以是绝缘性的，但优选是导电性基板。从加工性、价格的方面来看，优选将si基板用于支承基板280。通过使用si基板，还能够使支承基板280的厚度大幅小于以往的厚度，也适合与各种半导体设备的组合安装。另外，与inas基板相比，si基板在散热性方面也是有利的。
[0119]
＜inas生长用基板的去除＞
[0120]
参照图12，在接合支承基板280后去除inas生长用基板210。作为使用蚀刻停止层230去除inas生长用基板210的方法，可以仅用浓盐酸蚀刻inas生长用基板210，在蚀刻停止层露出前的阶段中，也可以使用浓盐酸以外的蚀刻液。参照图13，可以在去除inas生长用基板210之后依次去除初始缓冲层220和蚀刻停止层230。需要说明的是，由于蚀刻停止层230为gaassb系iii-v族化合物半导体，因此与inas生长用基板210不同的是不能被浓盐酸去除。例如，可以通过使用氨-过氧化氢混合液的湿法蚀刻来去除蚀刻停止层230。
[0121]-电极形成工序-[0122]
此外，如图15和上述参照的图2所示，可以在半导体层叠体240上(图2的第1inas层141上)形成上部电极291，在支承基板280的背面形成背面电极195。上部电极291可以包括配线部和焊盘部。上部电极291和背面电极295可以使用公知的方法形成，例如可以使用溅射法、电子束蒸镀法或阻力加热法等。
[0123]
通过以上的制造方法可以获得图2所示的发光元件200。由此可知，发光元件200的制造方法至少包括：形成第1inas层241的工序、在第1inas层241上形成活性层245的工序、在活性层245上形成al
x
in
1-x
as电子阻挡层246的工序、和在al
x
in
1-x
as电子阻挡层246上形成第2inas层247的工序。另外，各构成的形成方法与发光元件200同样地进行，图3所示的发光元件300的制造方法至少包括：形成第2inas层347的工序、在第2inas层347上形成al
x
in
1-x
as电子阻挡层346的工序、在al
x
in
1-x
as电子阻挡层346上形成活性层345的工序、和在活性
层345上形成第1inas层341的工序。在制造发光元件200、300时，进一步适当地进行包括形成蚀刻停止层和使用蚀刻停止层去除生长用基板在内的上述各工序即可。
[0124]
实施例
[0125]
以下，使用实施例对本发明进行更详细的说明，但本发明不限于以下实施例。
[0126]
[实验例1]
[0127]
(实施例1)
[0128]
首先，在未掺杂的inas基板(基板厚：475μm)的(100)面上形成100nm未掺杂的inas层。接下来，通过mocvd法，在该未掺杂的inas层上依次形成：主发光波长为4.5μm的量子阱结构的活性层、掺杂zn的p型al
0.15
in
0.85
as电子阻挡层(膜厚15nm、zn浓度4
×
10
18
atoms/cm3)、掺杂zn的p型inas层(膜厚1μm、zn浓度4.8
×
10
18
atoms/cm3)。需要说明的是，在形成量子阱结构的活性层时，在形成inas
0.99
p
0.01
势垒层(膜厚30nm)之后，以inas
0.85
sb
0.15
阱层(膜厚10nm)和inas
0.99
p
0.01
势垒层(膜厚30nm)的顺序交替层叠各40层，包括最初的势垒层设为40.5组。需要说明的是，如实施方式中的说明所述，未掺杂的inas基板和inas层均为电性n型。
[0129]
接下来，通过抗蚀图案形成、电极金属的蒸镀、抗蚀图案的剥离以参照图15的上部电极291的图案在p型inas层上形成p型欧姆电极(ti/au、总厚度：1400nm)。不过，没有形成图15所示的欧姆电极部265。
[0130]
接下来，通过蒸镀在未掺杂的inas基板上形成背面电极(ti/au、总厚度：210nm)，并在300℃下热处理1分钟以进行合金化。然后，通过切割将芯片单片化以制作实施例1涉及的红外发光的发光元件。需要说明的是，芯片尺寸为500μm
×
500μm。
[0131]
(实施例2)
[0132]
在实施例1中形成了掺杂zn的p型al
0.15
in
0.85
as电子阻挡层，除了改变al组成以制成al
0.3
in
0.7
as以外，与实施例1同样地制作实施例2涉及的发光元件。
[0133]
(实施例3)
[0134]
在实施例1中形成了掺杂zn的p型al
0.15
in
0.85
as电子阻挡层，除了改变al组成以制成al
0.075
in
0.925
as以外，与实施例1同样地制作实施例3涉及的发光元件。
[0135]
(实施例4)
[0136]
在实施例1中以膜厚15nm形成了掺杂zn的p型al
0.15
in
0.85
as电子阻挡层，除了将膜厚变更成30nm以外，与实施例1同样地制作实施例4涉及的发光元件。
[0137]
(实施例5)
[0138]
在实施例1中以膜厚15nm形成了掺杂zn的p型al
0.15
in
0.85
as电子阻挡层，除了将膜厚变更成7.5nm以外，与实施例1同样地制作实施例5涉及的发光元件。
[0139]
(实施例6)
[0140]
在实施例1中形成掺杂zn的p型al
0.15
in
0.85
as电子阻挡层时流通5cc的作为zn掺杂用气体的dezn(二乙基锌)气体，除了不流通dezn气体而形成未掺杂的al
0.15
in
0.85
as电子阻挡层以外，与实施例1同样地制作实施例6涉及的发光元件。
[0141]
(比较例1)
[0142]
在实施例1中以膜厚15nm形成了掺杂zn的p型al
0.15
in
0.85
as电子阻挡层，除了不形成该层而在活性层的正上方形成p型inas层以外，与实施例1同样地制作比较例1涉及的发
光元件。
[0143]
(比较例2)
[0144]
在实施例1中形成了掺杂zn的p型al
0.15
in
0.85
as电子阻挡层，除了改变al组成以制成al
0.60
in
0.40
as以外，与实施例1同样地制作比较例2涉及的发光元件(比较例3)
[0145]
在实施例1中以膜厚15nm形成了掺杂zn的p型al
0.15
in
0.85
as电子阻挡层，除了将膜厚变更成60nm以外，与实施例1同样地制作实施例4涉及的发光元件。
[0146]
＜评价：发光输出评价＞
[0147]
使用恒定电流电压电源使300ma的电流流过由实施例1～6和比较例3得到的发光元件。分别测定1点的此时的正向电压vf和积分球的发光输出po。结果示于表1～表3中。需要说明的是，各表还一并示出了发光峰波长(λ
p
)和发光效率wpe(＝po/(if·vf
))。
[0148]
[表1]
[0149][0150]
[表2]
[0151][0152]
[表3]
[0153][0154]
由上述实施例1～6和比较例1～3的结果可知，通过在活性层和p型inas层(实施方式中的第2inas层)之间形成膜厚为5～40nm的al
x
in
1-x
as电子阻挡层(0.05≤x≤0.4)，能够提高发光效率(wpe)。为了提高发光效率，膜厚和al组成x都需要满足本发明的条件。另外，由实施例1与实施例6的比较结果可知，电子阻挡层即使未掺杂也能够获得发光效率改善效果，但掺杂zn能够更加改善发光效率。
[0155]
[实验例2]
[0156]
在上述实验例1中，对作为基板直接使用作为生长用基板的inas基板时的发光元件进行了评价。接下来，制作使用inas基板作为生长用基板但将其去除的接合型发光元件。
[0157]
(实施例7)
[0158]
首先，在未掺杂的inas基板(基板厚：475μm)的(100)面上形成100nm未掺杂的inas层。接下来，形成层叠了113对未掺杂的gasb层(膜厚0.9nm)和gaas
0.34
sb
0.66
层(膜厚0.1nm)的超晶格层叠体(蚀刻停止层)。接下来，在超晶格层叠体上形成掺杂te的n型inas层(膜厚1μm)之后，与实施例1同样地通过mocvd法依次形成：主发光波长为4.5μm的量子阱结构的活性层、掺杂zn的p型al
0.15
in
0.85
as电子阻挡层(膜厚15nm、zn浓度4
×
10
18
atoms/cm3)、掺杂zn的p型inas层(膜厚1μm、zn浓度4.8
×
10
18
atoms/cm3)。需要说明的是，在形成量子阱结构的活性层时，在形成inas
0.99
p
0.01
势垒层(膜厚30nm)之后，以inas
0.85
sb
0.15
阱层(膜厚10nm)和inas
0.99
p
0.01
势垒层(膜厚30nm)的顺序交替层叠各40层，包括最初的势垒层设为40.5组。
[0159]
接下来，通过等离子体cvd法在p型inas层的整个表面形成由sio2构成的透明绝缘层(膜厚：550nm)。通过抗蚀剂在其上形成图14所示的图案，并通过使用bhf的湿法蚀刻去除部分sio2以形成贯通孔，使p型inas层露出。接下来，通过在该贯通孔内蒸镀p型欧姆电极部(ti/au、总厚度：540nm)并剥离抗蚀图案，并列形成透明绝缘层和p型欧姆电极部而形成配电部(也起到电流扩散层的作用)。需要说明的是，用虚线将之后形成的上部电极示于图14中。
[0160]
接下来，通过蒸镀法在配电部的整个表面形成金属反射层(al/au/pt/au)。金属反射层的各金属层的厚度依次为10nm、650nm、100nm、900nm。
[0161]
另一方面，在作为支承基板的导电性si基板(基板厚：200μm)上形成金属接合层(ti/pt/au)。金属接合层的各金属层的厚度依次为650nm、20nm、900nm。
[0162]
将这些金属反射层和金属接合层相对配置，在300℃下进行加热压缩接合。然后，在保持25℃的温浴中向烧杯中倒入浓度为12m的浓盐酸(关东化学株式会社制造)，通过至少将inas基板、初始缓冲层和蚀刻停止层的部分浸入到该浓盐酸中10.5个小时，去除inas基板和初始缓冲层而使由gasb层和gaas
0.34
sb
0.66
层构成的超晶格层叠体(蚀刻停止层)露出。接下来，在用纯水洗净并干燥后，通过使用氨-过氧化氢混合液的湿法蚀刻去除该超晶格层叠体(蚀刻停止层)，使n型inas层露出。
[0163]
接下来，通过抗蚀图案形成、n型电极的蒸镀、抗蚀图案的剥离以图15所示的图案在n型inas层上形成n型电极(ti(膜厚：150nm)/au(膜厚：1250nm))。需要说明的是，前面形成的p型欧姆电极部的图案用虚线示于图15中。
[0164]
最后，在si基板的背面侧形成背面电极(ti(厚度：10nm)/pt(厚度：50nm)/au(厚度：200nm))，并在300℃下热处理1分钟以进行合金化。然后，通过切割将芯片单片化以制作实施例7涉及的发光元件。需要说明的是，芯片尺寸为500μm
×
500μm。
[0165]
＜评价＞
[0166]
与实验例1同样地使用恒定电流电压电源使300ma的电流流过实施例7的发光元件。此时的正向电压vf为0.352v，积分球的发光输出po为75.3μw，峰波长λp为4.2μm，wpe为0.0713％。即使在去除基板而与支承基板接合的情况下，相比于没有形成电子阻挡层的情况，通过与实施例1～6同样地形成电子阻挡层也能够改善发光效率。
[0167]
产业上的可利用性
[0168]
根据本发明，能够提供可改善发光效率的发光元件。
[0169]
附图标记说明
[0170]
100
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
发光元件
[0171]
105
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
基板
[0172]
140
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体层叠体
[0173]
141
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第1inas层
[0174]
145
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
活性层
[0175]
145w
ꢀꢀꢀꢀꢀꢀꢀꢀ
inasysb
1-y
层(阱层)
[0176]
145b
ꢀꢀꢀꢀꢀꢀꢀꢀ
inaszp
1-z
层(势垒层)
[0177]
146
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
al
x
in
1-x
as电子阻挡层
[0178]
147
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第2inas层
[0179]
191
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
上部电极
[0180]
195
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
背面电极
[0181]
200
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
发光元件
[0182]
210
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
inas生长用基板
[0183]
220
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
初始缓冲层
[0184]
230
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
蚀刻停止层
[0185]
230a
ꢀꢀꢀꢀꢀꢀꢀꢀ
gaassb系iii-v族化合物半导体
[0186]
230b
ꢀꢀꢀꢀꢀꢀꢀꢀ
gaassb系iii-v族化合物半导体
[0187]
240
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体层叠体
[0188]
241
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第1inas层
[0189]
245
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
活性层
[0190]
246
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
al
x
in
1-x
as电子阻挡层
[0191]
247
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第2inas层
[0192]
260
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
配电部
[0193]
261
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
透明绝缘层
[0194]
261a
ꢀꢀꢀꢀꢀꢀꢀꢀ
贯通孔
[0195]
265
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
欧姆电极部
[0196]
271
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
金属反射层
[0197]
279
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
金属接合层
[0198]
280
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
支承基板
[0199]
291
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
上部电极
[0200]
295
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
背面电极
[0201]
300
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
发光元件
[0202]
340
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体层叠体
[0203]
341
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第1inas层
[0204]
345
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
活性层
[0205]
346
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
al
x
in
1-x
as电子阻挡层
[0206]
347
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第2inas层
[0207]
380
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
支承基板