低成本低电压反熔丝阵列的制作方法

1.本发明涉及一种反熔丝晶体管，特别是涉及一种低成本低电压反熔丝阵 列。


背景技术：

2.反熔丝晶体管主要是以电容方式在两个导体间加入介电层，写入时在两 端导体各加一偏压使该介电层崩溃而击穿，写入后反熔丝的电阻值会下降。 随着集成电路的高速发展，元件尺寸日益缩小，近年来已发展出使用mos 元件制作反熔丝晶体管，其写入方式是以闸极介电层崩溃机制为主。由于反 熔丝晶体管基于闸极介电层的破裂以形成永久的导电路径，其局限在于必须 施加足以使闸极介电层崩溃的电压。然而，传统的反熔丝晶体管中，反熔丝 闸极于闸极介电层上方的交界处多呈平坦表面，其电荷密度会均匀分布，为 了达成击穿闸极介电层的目的，因此需要高电压，相对也需要较高电流，且 元件面积较大。
3.请参照图1，描述本案申请人已知的一种低电压反熔丝元件及阵列。每 一反熔丝记忆晶胞1的反熔丝闸极2设计成是由四个闸极介电层3所共享， 使得反熔丝闸极2与闸极介电层3的交界处形成有尖角，借以利用尖端放电 原理而降低击穿电压，减少电流消耗，同时可缩小元件面积。当进行写入操 作时，将选择线sl1或sl2接地，来选择阵列中上排或下排的反熔丝记忆 晶胞1，施加低压于位元线bl1，并提供低压于字线wl1或wl2，来选择 阵列中一排中特定的一个反熔丝记忆晶胞1，以击穿闸极介电层3。然而， 此反熔丝阵列选取反熔丝记忆晶胞1来予以写入时，其他未选取的反熔丝记 忆晶胞容易受到选取偏压影响，可能导致漏电流会经由位元线bl1流到未选 取的反熔丝记忆晶胞，且这样的源极架构不够稳定，进而提高成本需求。


技术实现要素：

4.鉴于以上的问题，本发明的主要目的在于提供一种低成本低电压反熔丝 阵列，其利用源极接点共享的配置方式，来减少晶胞面积，稳固源极架构， 进而降低成本；同时，本发明更可减少控制电压种类，避免漏电流的发生。
5.因此，为达上述目的，本发明提供一种低成本低电压反熔丝晶体管，所 述低成本低电压反熔丝晶体管包含：复数条平行的位元线、字线与选择线； 这些位元线包含相邻的第一位元线和第二位元线，且字线与位元线互相垂 直，并包含第一字线、第二字线、第三字线与第四字线，选择线与字线互相 平行，并包含第一选择线。
6.另有复数子存储器阵列，每一子存储器阵列包含第一反熔丝记忆晶胞、 第二反熔丝记忆晶胞、第三反熔丝记忆晶胞及第四反熔丝记忆晶胞。
7.第一反熔丝记忆晶胞连接第一字线、第一选择线与第一位元线；
8.第二反熔丝记忆晶胞连接第二字线、第一选择线与第二位元线，第一反 熔丝记忆晶胞与第二反熔丝记忆晶胞在水平方向上彼此相邻；
9.第三反熔丝记忆晶胞连接第三字线、第一选择线与第一位元线，第三反 熔丝记忆晶胞与第一反熔丝记忆晶胞在垂直方向上彼此相邻；
10.而第四反熔丝记忆晶胞连接第四字线、第一选择线与第二位元线，第四 反熔丝记忆晶胞位于第三反熔丝记忆晶胞的水平方向与第二反熔丝记忆晶 胞的垂直方向的交叉点，且第一反熔丝记忆晶胞、第二反熔丝记忆晶胞、第 三反熔丝记忆晶胞与第四反熔丝记忆晶胞位于第一位元线和第二位元线之 间。
11.其中，第一反熔丝记忆晶胞、第二反熔丝记忆晶胞、第三反熔丝记忆晶 胞与第四反熔丝记忆晶胞都具有一反熔丝晶体管，反熔丝晶体管的第一闸极 介电层仅有一个角落与反熔丝闸极重叠。
12.可选地，反熔丝晶体管的反熔丝闸极的四个角落分别与不同的第一闸极 介电层的一个角落重叠，使得反熔丝闸极被四个第一闸极介电层所共享。
13.可选地，反熔丝闸极与每个第一闸极介电层重叠的角落形成有尖角，进 行操作时，是由电荷于尖角处的密度较高，以降低击穿电压，而可降低程序 化反熔丝记忆晶胞的电流需求，同时可缩小元件面积。
14.本发明利用源极接点共享的配置方式，来减少晶胞面积，稳固源极架构， 进而降低成本；同时，本发明还可减少控制电压种类，避免漏电流的发生。
15.以下由具体实施例配合附图详加说明，更容易了解本发明的目的、技术 内容、特点及其所达成的功效。
附图说明
16.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实 施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅 仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性 劳动性的前提下，还可以根据这些附图获得其他的附图。
17.图1为现有技术的一种反熔丝阵列的平面布局。
18.图2为本发明实施例的低成本低电压反熔丝阵列的平面布局。
19.图3为本发明实施例的子存储器阵列的平面布局。
20.图4为本发明实施例的反熔丝记忆晶胞的结构剖视图。
21.图5为本发明反熔丝闸极的另一种实施例。
22.符号说明：
[0023]1…
反熔丝记忆晶胞，2
…
反熔丝闸极，3
…
闸极介电层，10
…
位元线， 12
…
第一位元线，14
…
第二位元线，20
…
字线，22
…
第一字线，24
…
第二字 线，26
…
第三字线，28
…
第四字线，30
…
选择线，32
…
第一选择线，40
…
子 存储器阵列，42
…
第一反熔丝记忆晶胞，44
…
第二反熔丝记忆晶胞，46
…
第 三反熔丝记忆晶胞，48
…
第四反熔丝记忆晶胞，
[0024]
100、100’、100”、100
”’…
反熔丝晶体管，102
…
基底，104、104’、104”、 104
”’…
第一闸极介电层，106、106’、106”、106
”’…
反熔丝闸极，108
…
尖 角，110
…
侧壁间隔物，112
…
第一离子掺杂区，114
…
通道区，116
…
ldd区， 120
…
延伸部，124
…
井区，
[0025]
200、200’、200”、200
”’…
选择晶体管，204
…
第二闸极介电层，206、206’、206”、206
”’…
选择闸极，210
…
侧壁间隔物，212
…
第二离子掺杂区， 214
…
通道区，216
…
ldd区，
[0026]
θ
…
角度，bl1～bl3
…
位元线，wl1～wl8
…
字线，sl1～sl2
…
选择 线。
具体实施方式
[0027]
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行 清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而 不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做 出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0028]
本发明的目的是提供一种低成本低电压反熔丝阵列，利用源极接点共享 的配置方式，来减少晶胞面积，稳固源极架构，进而降低成本；同时，本发 明更可减少控制电压种类，避免漏电流的发生。
[0029]
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图 和具体实施方式对本发明作进一步详细的说明。
[0030]
如图2所示，本发明的实施例所提供的低成本低电压反熔丝阵列包含复 数条平行的位元线10，这些位元线10包含位元线bl1～bl3，其中位元线 bl1定义为第一位元线12，位元线bl2定义为第二位元线14。另有与位元 线10互相垂直的复数条平行的字线20，其包含字线wl1～wl8，其中字线 wl1、wl2、wl3、wl4分别定义为第一字线22、第二字线24、第三字线 26、第四字线28。与字线20互相平行的有复数条平行的选择线30，其包含 选择线sl1、sl2，其中选择线sl1定义为第一选择线32。上述位元线10、 字线20与选择线30会连接复数个子存储器阵列40，如图2所示为2*2矩阵 排列的4个子存储器阵列40，每一子存储器阵列40连接四个字线20、一个 选择线30与两个位元线10。由于每一子存储器阵列40与字线20、选择线 30、位元线10的连接关系极为相近，以下就相同处陈述。
[0031]
如图3所示，每一子存储器阵列40包含第一反熔丝记忆晶胞42、第二 反熔丝记忆晶胞44、第三反熔丝记忆晶胞46以及第四反熔丝记忆晶胞48， 并位于第一位元线12与第二位元线14之间。第一反熔丝记忆晶胞42连接 第一字线22、第一选择线32与第一位元线12。第二反熔丝记忆晶胞44连 接第二字线24、第一选择线32与第二位元线14，第一反熔丝记忆晶胞42 与第二反熔丝记忆晶胞44在水平方向上彼此相邻，即，位于同一排。第三 反熔丝记忆晶胞46连接第三字线26、第一选择线32与第一位元线12，第 三反熔丝记忆晶胞46与第一反熔丝记忆晶胞42在垂直方向上彼此相邻，即， 位于同一列。而第四反熔丝记忆晶胞48连接第四字线28、第一选择线32 与第二位元线14，且第四反熔丝记忆晶胞48位于第三反熔丝记忆晶胞46 的水平方向与第二反熔丝记忆晶胞44的垂直方向的交叉点，即，第四反熔 丝记忆晶胞48与第三反熔丝记忆晶胞46位于同一排，而与第二反熔丝记忆 晶胞44位于同一列。
[0032]
由于第一反熔丝记忆晶胞42、第二反熔丝记忆晶胞44与第三反熔丝记 忆晶胞46、第四反熔丝记忆晶胞48沿着第一选择线32对称配置，又都连接 第一选择线32，因此可在第一选择线32共享源极接点，且彼此连接，相较 于分别连接不同选择线的配置方式，可达到稳固源极架构及缩小整体布局面 积。
[0033]
进一步说明，第一反熔丝记忆晶胞42包含反熔丝晶体管100以及串联 于反熔丝晶体管100外侧的选择晶体管200。反熔丝晶体管100具有第一闸 极介电层104，第一闸极介电层104设置在基底102上并和其他第一闸极介 电层104共享一个反熔丝闸极106，使得第一闸极介电层104仅有一个角落 与反熔丝闸极106重叠。反熔丝闸极106连接至第一位元线12。第一离子掺 杂区(图中未示)连接至第一选择线32。选择晶体管200的选择闸极206 连
接至第一字线22，且第二离子掺杂区(图中未示)连接至第一选择线32。
[0034]
第二反熔丝记忆晶胞44包含反熔丝晶体管100’以及串联于反熔丝晶体 管100’外侧的选择晶体管200’。反熔丝晶体管100’具有第一闸极介电层 104’，第一闸极介电层104’设置在基底102上并和其他第一闸极介电层共享 一个反熔丝闸极，使得第一闸极介电层104’仅有一个角落与反熔丝闸极106
’ꢀ
重叠。反熔丝闸极106’连接至第二位元线14。第一离子掺杂区(图中未示) 连接至第一选择线32。选择晶体管200’的选择闸极206’连接至第二字线24， 且第二离子掺杂区(图中未示)连接至第一选择线32。
[0035]
第三反熔丝记忆晶胞46包含反熔丝晶体管100”以及串联于反熔丝晶体 管100”外侧的选择晶体管200”。反熔丝晶体管100”具有第一闸极介电层 104”，第一闸极介电层104”设置在基底102上并和其他第一闸极介电层共 享一个反熔丝闸极106”，使得第一闸极介电层104”仅有一个角落与反熔丝 闸极106”重叠。反熔丝闸极106”连接至第一位元线12。第一离子掺杂区(图 中未示)连接至第一选择线32。选择晶体管200”的选择闸极206”连接至第 三字线26，且第二离子掺杂区(图中未示)连接至第一选择线32。
[0036]
第四反熔丝记忆晶胞48包含反熔丝晶体管100
”’
以及串联于反熔丝晶体 管100
”’
外侧的选择晶体管200
”’
。反熔丝晶体管100
”’
具有第一闸极介电层 104
”’
，第一闸极介电层104
”’
设置在基底102上并和其他第一闸极介电层共 享一个反熔丝闸极106
”’
，使得第一闸极介电层104
”’
仅有一个角落与反熔丝 闸极106
”’
重叠。反熔丝闸极106
”’
连接至第二位元线14。第一离子掺杂区 (图中未示)连接至第一选择线32。选择晶体管200
”’
的选择闸极206
”’
连 接至第四字线28，且第二离子掺杂区(图中未示)连接至第一选择线32。
[0037]
本发明中，第一反熔丝记忆晶胞42、第二反熔丝记忆晶胞44、第三反 熔丝记忆晶胞46、第四反熔丝记忆晶胞48分别具有与其他反熔丝记忆晶胞 共享的反熔丝闸极106、106’、106”和106
”’
。
[0038]
如图2所示，反熔丝闸极106
”’
的四个角落分别与四个不同的第一闸极 介电层的一个角落重叠，也就是由行列相邻的四个反熔丝记忆晶胞(在本发 明的定义中，四个反熔丝记忆晶胞分别属于不同的子存储器阵列40)来共享 一个反熔丝闸极106
”’
。
[0039]
进一步而言，本实施例的反熔丝闸极106、106’、106”和106
”’
的四个角 落于不同的第一闸极介电层上方的形状分别形成一尖角108，尖角108的角 度θ(见图3)较佳为小于或等于90度；在实务上，每个角落所形成的尖角 108的数量至少为一个，较佳的数量为一个，也可设计为多个尖角108，且 尖角108的尺寸不予以限制，可根据预设写入电压与第一闸极介电层的厚度 而适当地选择。
[0040]
如图5所示，即为反熔丝闸极106
”’
的另一种实施例，反熔丝闸极106
”’ꢀ
的四个角落的形状分别形成有往外突出的延伸部120，此延伸部120具有两 尖角108，且每个尖角108的角度θ较佳为小于或等于90度。本发明利用共 享反熔丝闸极的配置方式，可减少反熔丝闸极面积，达到缩小元件尺寸的效 果。
[0041]
接着说明第一反熔丝记忆晶胞42、第二反熔丝记忆晶胞44、第三反熔 丝记忆晶胞46、第四反熔丝记忆晶胞48的详细构造，由于每一反熔丝记忆 晶胞的剖视结构大致相同，在此仅以第一反熔丝记忆晶胞42为代表。如图4 所示，反熔丝晶体管100及与其串联的选择晶体管200具有设置在基底102 上的井区124。反熔丝晶体管100包括第一闸极介电层104、共享的反熔丝 闸极106、侧壁间隔物110、第一离子掺杂区112以及通道区114。其中，第 一
闸极介电层104形成于井区124上，反熔丝闸极106设置于第一闸极介电 层104的一个角落上，侧壁间隔物110形成于反熔丝闸极106的外侧，第一 离子掺杂区112形成于第一闸极介电层104的一侧的井区124中，并可具有 邻近第一闸极介电层104的垂直边缘的轻微掺杂(ldd)区116。选择晶体 管200包括第二闸极介电层204、选择闸极206、侧壁间隔物210、第二离子 掺杂区212以及通道区214。其中，第二闸极介电层204设置于井区124上， 且第二闸极介电层204与第一闸极介电层104连接，选择闸极206覆盖第二 闸极介电层204，其两侧具有侧壁间隔物210，第一离子掺杂区112形成于 第二闸极介电层204的一侧，第二离子掺杂区212形成于第二闸极介电层204 的另一侧，也就是位于第二闸极介电层204远离第一离子掺杂区112一侧的 井区124中。第二离子掺杂区212可具有邻近于第二闸极介电层204的垂直 边缘的轻微掺杂(ldd)区216。第一离子掺杂区112和第二离子掺杂区212 可掺杂同型的离子，第一离子掺杂区112和井区124掺杂不同型的离子，且 可为不同掺杂浓度，取决于欲操作电压。
[0042]
本实施例中，基底102可为p型半导体基底或n型半导体基底；当基底 102为p型半导体基底，则第一离子掺杂区112和第二离子掺杂区212为n 型掺杂区，井区124为p型掺杂区，当基底102为n型半导体基底，则第一 离子掺杂区112和第二离子掺杂区212为p型掺杂区，井区124为n型掺杂 区。第一闸极介电层104为具有在反熔丝闸极106下相对较薄且大致上为均 匀厚度的闸极氧化物，其材料可选自氧化物层、氮化物层、氧氮化物层、金 属氧化物层及其组合。上述实施例的每一反熔丝记忆晶胞可以任何标准 cmos程序制造，例如侧壁间隔物的形成、轻微掺杂(ldd)与闸极硅化。 第二闸极介电层204是在形成第一闸极介电层104的相同时间形成的，因此， 第二闸极介电层204及第一闸极介电层104具有实质上相同的组成，且可具 有相同或不同厚度。
[0043]
当进行写入操作时，将第一选择线32接地，施加低压于第一位元线12 或第二位元线14，来选取子存储器阵列40中右列的第二反熔丝记忆晶胞44、 第四反熔丝记忆晶胞48或左列的第一反熔丝记忆晶胞42、第三反熔丝记忆 晶胞46，并提供低压于第一字线22、第二字线24、第三字线26或第四字线 28，来选取子存储器阵列40中一列中特定的一个反熔丝记忆晶胞，以达到 击穿第一闸极介电层104。举例来说，将第一选择线32接地，施加低压于第 二位元线14，并施加低压于第二字线24，则第二反熔丝记忆晶胞44作为选 取记忆晶胞来被写入。
[0044]
本发明利用字线取代选择线来选取写入的反熔丝记忆晶胞，使得其他反 熔丝记忆晶胞不受选取偏压影响，而减少漏电流的发生。同时，本发明由尖 端放电的原理，反熔丝闸极的每个角落具有尖角，由于尖角处的电荷大量集 中，电场较强，使得尖角处下方所对应的第一闸极介电层的一部分崩溃，所 需的写入电压降低，更容易被击穿，并能缩短写入时间。
[0045]
综上所述，根据本发明所提供的低成本低电压反熔丝阵列，基于共享反 熔丝闸极的架构下，将阵列中的多个反熔丝记忆晶胞都连接相同选择线，并 连接不同字线，以利用源极接点共享的方式，实现稳固的源极架构，并缩小 整体布局面积，同时，可使用最少的控制电压，减少漏电流发生，达到降低 制造成本。
[0046]
以上所述是由实施例说明本发明的特点，其目的在使熟习该技术者能了 解本发明的内容并据以实施，而非限定本发明的专利范围，故，凡其他未脱 离本发明所揭示的精
神所完成的等效修饰或修改，仍应包含在以下所述的申 请专利范围中。
[0047]
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实 施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领 域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会 有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。