多标准低密度奇偶校验解码器的制作方法

技术特征：
1.一种无线接收装置，其特征在于，包括：低密度奇偶校验(ldpc)解码电路，包括：循环移位器，所述循环移位器被构造和布置成同时处理针对不同无线通信标准配置的奇偶校验矩阵的多个码字，包括执行所述多个码字的循环移位操作以与解码器的一个或多个必需校验节点对齐；以及所述循环移位器的输出处的逻辑电路，所述逻辑电路被构造和布置成用于大于所述奇偶校验矩阵的矩阵且包括由于针对较大矩阵的构造和布置而具有多余硬件的组件，以对较小奇偶校验矩阵的所述多个码字进行解码从而输出到所述一个或多个必需校验节点。2.根据权利要求1所述的无线接收装置，其特征在于，所述多余硬件包括重新用于对所述多个码字进行解码的数据路径、随机存取存储器和触发器存储装置中的一个或多个。3.根据权利要求1所述的无线接收装置，其特征在于，另外包括至少一个校验节点更新(cnu)处理器和至少一个变量节点更新(vnu)处理器，所述至少一个cnu处理器包括所述循环移位器并且所述至少一个vnu处理器接收所述逻辑电路的在每一时钟周期对所述奇偶校验矩阵的子矩阵进行操作的输出。4.根据权利要求3所述的无线接收装置，其特征在于，所述逻辑电路包括在所述奇偶校验矩阵的行中标识第一最小值和第二最小值的最小数据发生器单元，其中cnu处理器包括存储器，所述cnu处理器在为所述奇偶校验矩阵的每一列更新所述存储器时存储所述行的当前最小值，其中存储最小值的副本，并且其中vnu处理器处理所述最小值的存储副本以处理先前由所述至少一个cnu处理器完成的所述行。5.一种无线装置的低密度奇偶校验(ldpc)解码电路，其特征在于，包括：变量节点更新(vnu)处理器；校验节点更新(cnu)处理器；以及矩阵处理系统，包括：专用存储器设备，所述专用存储器设备存储由所述cnu处理器生成的cnu数据的至少第一行和第二行的由所述cnu处理器生成的结果；以及解码处理器，所述解码处理器处理cnu的所述至少第一行和所述第二行的所述结果以输出到所述vnu处理器。6.根据权利要求5所述的ldpc解码电路，其特征在于，所述vnu处理器、所述cnu处理器和所述矩阵处理系统中的至少一个包括被构造和布置成用于处理比包括所述cnu数据的矩阵大的矩阵的额外电路，其中所述额外电路同时处理cnu数据的行的多个码字。7.根据权利要求6所述的ldpc解码电路，其特征在于，另外包括在所述第一行和所述第二行中标识第一最小值和第二最小值的最小数据发生器单元，其中所述cnu处理器在为奇偶校验矩阵的每一列更新存储器时存储所述行的当前最小值，其中存储最小值的副本，并且其中所述vnu处理器处理所述最小值的存储副本以处理先前由至少一个cnu处理器完成的所述行。8.一种低密度奇偶校验(ldpc)解码器的操作方法，其特征在于，包括：由循环移位器同时处理针对不同无线通信标准配置的奇偶校验矩阵的多个码字，包括：执行所述多个码字的循环移位操作以与一个或多个必需校验节点对齐；
由被构造和布置成用于比所述奇偶校验矩阵更大的矩阵的所述ldpc解码器的多余硬件处理所述多个码字，包括：对所述奇偶校验矩阵的所述多个码字进行解码以输出到所述一个或多个必需校验节点；存储包括所述多个码字的两行或更多行的结果；以及由变量节点更新(vnu)处理器处理来自存储的两行或更多行的所述结果的所述奇偶校验矩阵。9.根据权利要求8所述的方法，其特征在于，执行所述循环移位操作包括一次使cnu处理器的对应于所述多个码字的一行结果移位，存储两行所述结果的所述结果，以及由所述vnu处理器处理来自两行结果的所述奇偶校验矩阵的子矩阵。10.根据权利要求9所述的方法，其特征在于，循环移位器同时使所述多个码字向右移位预定数目个位置以接收并处理所述奇偶校验矩阵的下一组多个码字。

技术总结
本公开涉及多标准低密度奇偶校验解码器。一种无线接收装置包括低密度奇偶校验(LDPC)解码电路，所述LDPC解码电路包括：循环移位器，所述循环移位器被构造和布置成同时处理针对不同无线通信标准配置的奇偶校验矩阵的多个码字，包括执行所述多个码字的循环移位操作以与解码器的一个或多个必需校验节点对齐；以及所述循环移位器的输出处的逻辑电路，所述逻辑电路被构造和布置成用于大于所述奇偶校验矩阵的矩阵且包括由于针对较大矩阵的构造和布置而具有多余硬件的组件，以对较小奇偶校验矩阵的所述多个码字进行解码从而输出到所述一个或多个必需校验节点。个或多个必需校验节点。个或多个必需校验节点。


技术研发人员：R
受保护的技术使用者：恩智浦美国有限公司
技术研发日：2021.12.08
技术公布日：2022/6/10