半导体器件、制造其的方法和包括其的电子系统与流程

半导体器件、制造其的方法和包括其的电子系统
1.本技术要求于2020年12月3日在韩国知识产权局提交的第10-2020-0167275号韩国专利申请的优先权，该韩国专利申请的主题通过引用被包含于此。
技术领域
2.发明构思总体上涉及三维半导体存储器器件和包括该三维半导体存储器器件的电子系统。


背景技术：

3.当代和新兴的电子系统需要能够存储大量数据的半导体存储器器件。因此，已经关于半导体存储器器件研究了增大数据存储容量和/或数据存储密度的各种方法。在一种方法中，通过使用存储器单元的三维布置而不是使用存储器单元的二维布置已经增大了半导体存储器器件的数据存储容量。


技术实现要素：

4.发明构思的实施例提供了表现出改善的可靠性的三维半导体存储器器件。发明构思的实施例还提供了制造这样的三维半导体存储器器件的方法。
5.根据发明构思的一些实施例，一种半导体器件可以包括：基底，包括单元阵列区域和键区域；堆叠结构，位于单元阵列区域上，其中，堆叠结构包括位于基底上的第一堆叠结构和位于第一堆叠结构上的第二堆叠结构，第一堆叠结构和第二堆叠结构中的每个包括竖直地堆叠且间隔开的电极；虚设结构，位于键区域上，其中，虚设结构包括位于基底上的第一虚设结构和位于第一虚设结构上的第二虚设结构；垂直沟道结构，穿透堆叠结构以连接基底；虚设柱，穿透第一虚设结构；层间电介质层，位于堆叠结构和虚设结构上，其中，在虚设结构上的层间电介质层的上部包括与虚设柱竖直地叠置的键图案；以及覆盖层，位于键区域上并且覆盖键图案。
6.根据发明构思的一些实施例，一种电子系统可以包括：半导体器件，包括与外围电路电连接的输入/输出垫；以及控制器，通过输入/输出垫电连接到半导体器件并被构造为控制半导体器件。半导体器件可以包括：基底，包括单元阵列区域和键区域；堆叠结构，位于单元阵列区域上，堆叠结构包括竖直地堆叠且间隔开的电极；虚设结构，位于键区域上，其中，虚设结构的上部包括突起；垂直沟道结构，穿透堆叠结构以连接基底；层间电介质层，位于堆叠结构和虚设结构上，其中，虚设结构的上部上的层间电介质层包括键图案，键图案与虚设结构的突起竖直地叠置，位于虚设结构上的层间电介质层的顶表面高于键图案的顶表面；以及覆盖层，位于键区域上并覆盖键图案，其中，覆盖层包括多晶硅。
7.根据发明构思的一些实施例，一种制造半导体器件的方法包括：在基底的单元阵列区域和键区域上形成第一模制结构和第一虚设结构；形成穿透第一模制结构的第一沟道孔；在第一沟道孔中形成第一牺牲柱；形成穿透第一虚设结构的虚设孔；在虚设孔中形成虚设柱；使第一虚设结构的除了虚设柱之外的上部凹陷，以与虚设柱的突出上部相关地形成
第一突起；在第一模制结构上形成第二模制结构；在第一虚设结构上形成第二虚设结构，其中，第二虚设结构的包括第二突起的上部与第一突起相关地被形成；使键区域开口以选择性地去除第二虚设结构的最上面的电介质层；在第二模制结构和第二虚设结构上形成层间电介质层，其中，键区域上的层间电介质层包括与第二突起相关地形成的键图案；以及使用键图案作为对准键来执行光刻工艺，以在第一牺牲柱上形成穿透第二模制结构的第二沟道孔。
附图说明
8.图1是示出根据发明构思的实施例的包括半导体器件的电子系统的框图。
9.图2是示出根据发明构思的实施例的包括半导体器件的电子系统的透视图。
10.图3和图4是沿图2的线i-i'截取的相应的剖视图。
11.图5是示出根据发明构思的实施例的半导体器件的平面(或俯视)图。
12.图6a是沿图5的线i-i'截取的剖视图，并且图6b是沿图5的线ii-ii'截取的剖视图。
13.图7a、图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a和图16a分别是沿图5的线i-i'截取的剖视图，并且图7b、图8b、图9b、图10b、图11b、图12b、图13b、图14b、图15b和图16b分别是沿图5的线ii-ii'截取的剖视图。总的来说，这些附图在一个示例中示出了根据发明构思的实施例的制造半导体器件的方法。
具体实施方式
14.贯穿书面描述和附图，同样的附图标记和标号用于表示同样或相似的元件和/或特征。贯穿书面描述，特定几何术语可以用于突出相对于发明构思的特定实施例的元件、组件和/或特征之间的相对关系。本领域技术人员将认识到的是，这样的几何术语本质上是相对的，在描述关系中是任意的和/或涉及示出的实施例的方面。几何术语可以包括例如：高度/宽度、竖直/水平、顶部/底部、较高/较低、更近/更远、更厚/更薄、近/远、在
……
上方/在
……
下方、在
……
之下/在
……
之上、上/下、中心/侧面、围绕、位于
……
之上/位于
……
之下等。
15.图1是示出根据发明构思的实施例的包括半导体器件的电子系统1000的框图。
16.参照图1，电子系统1000可以总体上包括半导体器件1100和电连接到半导体器件1100的控制器1200。这里，电子系统1000可以是包括一个或多个半导体器件1100的存储装置。可选择地，电子系统1000可以是包括存储装置的电子装置。示例性电子系统1000包括固态驱动器(ssd)装置、通用串行总线(usb)、计算系统、医疗设备、通信设备等。
17.半导体器件1100可以是非易失性存储器器件(诸如，nand闪速存储器器件)。半导体器件1100可以包括第一结构1100f和设置在第一结构1100f上的第二结构1100s。在一些实施例中，第一结构1100f可以设置在第二结构1100s的侧面上。第一结构1100f可以是包括例如解码器电路1110、页缓冲器1120和/或逻辑电路1130的外围电路结构。第二结构1100s可以是包括例如位线bl、公共源极线csl、字线wl、第一栅极上线ul1、第二栅极上线ul2、第一栅极下线ll1、第二栅极下线ll2、以及位线bl与公共源极线csl之间的存储器单元串cstr的存储器单元结构。
18.在第二结构1100s中，存储器单元串cstr中的每个可以包括与公共源极线csl相邻的下晶体管lt1和lt2、与位线bl相邻的上晶体管ut1和ut2、以及设置在下晶体管lt1和lt2与上晶体管ut1和ut2之间的存储器单元晶体管mct。下晶体管lt1和lt2的数量以及上晶体管ut1和ut2的数量可以根据设计而变化。
19.在一些实施例中，上晶体管ut1和ut2可以包括串选择晶体管，并且下晶体管lt1和lt2可以包括地选择晶体管。栅极下线ll1和ll2可以分别是下晶体管lt1和lt2的栅电极。字线wl可以是存储器单元晶体管mct的栅电极，并且栅极上线ul1和ul2可以分别是上晶体管ut1和ut2的栅电极。
20.在一些实施例中，下晶体管lt1和lt2可以包括串联连接的下擦除控制晶体管lt1和地选择晶体管lt2。上晶体管ut1和ut2可以包括串联连接的串选择晶体管ut1和上擦除控制晶体管ut2。可以采用下擦除控制晶体管lt1和上擦除控制晶体管ut2中的一个或两个来执行擦除操作，在擦除操作中，使用栅极感应漏极泄漏(gidl)现象来擦除存储在存储器单元晶体管mct中的数据。
21.公共源极线csl、第一栅极下线ll1、第二栅极下线ll2、字线wl、第一栅极上线ul1和第二栅极上线ul2可以通过从第一结构1100f朝向第二结构1100s延伸的第一连接线1115电连接到解码器电路1110。位线bl可以通过从第一结构1100f朝向第二结构1100s延伸的第二连接线1125电连接到页缓冲器1120。
22.在第一结构1100f中，解码器电路1110和页缓冲器1120可以对多个存储器单元晶体管mct之中的至少一个选择存储器单元晶体管执行控制操作。逻辑电路1130可以控制解码器电路1110和页缓冲器1120。半导体器件1100可以通过电连接到逻辑电路1130的输入/输出(i/o)垫1101与控制器1200通信。i/o垫1101可以通过从第一结构1100f朝向第二结构1100s延伸的i/o连接线1135电连接到逻辑电路1130。
23.控制器1200可以包括处理器1210、nand控制器1220和主机接口1230。在一些实施例中，电子系统1000可以包括多个半导体器件1100，并且在此情况下，控制器1200可以控制多个半导体器件1100。
24.处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以基于预定固件来操作，并且可以控制nand控制器1220以对半导体器件1100进行存取。nand控制器1220可以包括处理与半导体器件1100的通信的nand接口1221。nand接口1221可以被用于通过其传输控制命令，以控制半导体器件1100、将要被写入的数据写入半导体器件1100的存储器单元晶体管mct、和/或读取从半导体器件1100的存储器单元晶体管mct检索的数据。主机接口1230可以使能电子系统1000与外部主机(未示出)之间的通信。当通过主机接口1230从外部主机接收到控制命令时，可以响应于控制命令通过处理器1210来控制半导体器件1100。
25.图2是示出根据发明构思的实施例的包括半导体器件的电子系统2000的透视图。
26.参照图2，电子系统2000可以包括主板2001。这里，主板2001可以具有安装在其上的控制器2002、至少一个半导体封装件2003和至少一个动态随机存取存储器(dram)2004。半导体封装件2003和dram 2004可以通过形成在主板2001上的布线图案2005连接到控制器2002。
27.主板2001可以包括连接器2006，连接器2006包括提供与外部主机的各种连接的多
个引脚。连接器2006上的引脚的数量和布置将根据电子系统2000与外部主机之间的通信接口的选择而变化。在一些实施例中，电子系统2000可以通过一个或多个接口(例如，通用串行总线(usb)、外围组件互连快速(pic-express)、串行高级技术附件(sata)和/或用于通用闪存存储(ufs)的m-phy)与外部主机通信。在一些实施例中，电子系统2000可以利用通过连接器2006从外部主机供应的电力来操作。电子系统2000还可以包括将从外部主机供应的电力分配给控制器2002和半导体封装件2003的电源管理集成电路(pmic)。
28.控制器2002可以向半导体封装件2003读取数据和/或写入数据，以增大电子系统2000的整体操作速度。
29.dram 2004可以是补偿外部主机与用作数据存储装置的半导体封装件2003之间的操作速度的差异的缓冲存储器。可选择地或附加地，包括在电子系统2000中的dram 2004可以作为高速缓存存储器操作，高速缓存存储器为由半导体封装件2003执行的各种控制操作提供临时数据存储空间。当dram 2004包括在电子系统2000中时，控制器2002不仅可以包括控制半导体封装件2003的nand控制器，还可以包括控制dram 2004的dram控制器。
30.半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以包括多个半导体芯片2200。第一半导体封装件2003a和第二半导体封装件2003b中的每个可以包括封装基底2100、封装基底2100上的半导体芯片2200、半导体芯片2200的底表面上的粘合层2300、将半导体芯片2200电连接到封装基底2100的连接结构2400、以及位于封装基底2100上并覆盖半导体芯片2200和连接结构2400的模制层2500。
31.封装基底2100可以是包括封装上垫2130的集成电路板。半导体芯片2200中的每个可以包括一个或多个i/o垫2210。i/o垫2210可以对应于图1的i/o垫1101。半导体芯片2200中的每个可以包括栅极堆叠结构3210和垂直结构3220。半导体芯片2200中的每个可以包括类似于下文描述的半导体器件的半导体器件。
32.在一些实施例中，连接结构2400可以是将i/o垫2210电连接到封装上垫2130的接合布线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每个上，半导体芯片2200可以布线接合方式彼此电连接，并且可以电连接到封装基底2100的封装上垫2130。在一些实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每个上，半导体芯片2200可以通过诸如硅通孔的连接结构而不是形状类似接合布线的连接结构2400彼此电连接。
33.在一些实施例中，控制器2002和半导体芯片2200可以包括在单个封装件中。例如，控制器2002和半导体芯片2200可以安装在除主板2001之外的内插器基底上，并且可以通过形成在内插器基底上的布线彼此连接。
34.图3和图4是示出根据发明构思的实施例的半导体封装件的相应的剖视图。这里，图3和图4中的每个还示出了图2的半导体封装件的沿线i-i'截取的示例。
35.参照图3，印刷电路板(pcb)可以被用作半导体封装件2003的封装基底2100。封装基底2100可以包括封装基底主体2120、设置在封装基底主体2120的顶表面上的封装上垫(见图2的2130)、设置或暴露在封装基底主体2120的底表面上的下垫2125以及位于封装基底主体2120中并将上垫2130电连接到下垫2125的内部线2135。上垫2130可以电连接到连接结构2400。下垫2125可以通过导电连接器2800连接到电子系统2000中的主板2001上的布线
图案2005。
36.半导体芯片2200中的每个可以包括半导体基底3010，并且还可以包括顺序堆叠在半导体基底3010上的第一结构3100和第二结构3200。第一结构3100可以包括包含外围线3110的外围电路区域。第二结构3200可以包括源极结构3205、源极结构3205上的堆叠结构3210和其中的每个穿透堆叠结构3210的垂直结构3220、电连接到垂直结构3220的位线3240、电连接到堆叠结构3210的字线(见图1的wl)的单元接触插塞3235以及电连接到单元接触插塞3235的上布线3250。如下文所述，第一结构3100、第二结构3200和半导体芯片2200中的每个还可以包括分离结构。
37.半导体芯片2200中的每个可以包括一条或多条贯穿线3245，一条或多条贯穿线3245提供与第一结构3100的外围线3110的电连接并且延伸到第二结构3200中。贯穿线3245可以设置在堆叠结构3210的外部(或外侧)，并且还可以被设置成穿透堆叠结构3210。半导体芯片2200中的每个还可以包括电连接到第一结构3100的外围线3110的一个或多个i/o垫(见图2的2210)。
38.参照图4，半导体封装件2003a可以被构造为使得半导体芯片2200a中的每个包括半导体基底4010、半导体基底4010上的第一结构4100、以及设置在第一结构4100上并晶圆接合到第一结构4100的第二结构4200。
39.第一结构4100可以包括外围电路区域，外围电路区域包括外围线4110和第一接合结构4150。第二结构4200可以包括源极结构4205、源极结构4205与第一结构4100之间的堆叠结构4210、其中的每个穿透堆叠结构4210的垂直结构4220、以及电连接到垂直结构4220和堆叠结构4210的字线(见图1的wl)的第二接合结构4250。例如，第二接合结构4250可以通过电连接垂直结构4220的位线4240电连接到垂直结构4220，并且还可以通过电连接字线(见图1的wl)的单元接触插塞4235电连接字线(见图1的wl)。在一些实施例中，第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4250可以彼此接触。第一接合结构4150和第二接合结构4250可以具有它们的由例如铜(cu)形成的接合部分。
40.如下文所述，第一结构4100、第二结构4200和半导体芯片2200a中的每个还可以包括源极结构。半导体芯片2200a中的每个还可以包括电连接到外围线4110的一个或多个i/o垫(见图2的2210)。
41.图3的半导体芯片2200可以通过形状类似于接合布线的连接结构(见图2的2400)彼此电连接，并且这也可以适用于图4的半导体芯片2200a。在一些实施例中，单个半导体封装件中的半导体芯片(例如，图3的半导体芯片2200或图4的半导体芯片2200a)可以通过包括贯穿电极(诸如，硅通孔(tsv))的一个或多个连接结构彼此电连接。
42.图3的第一结构3100和图4的第一结构4100可以对应于下文描述的外围电路结构，并且图3的第二结构3200和图4的第二结构4200可以对应于下文描述的单元阵列结构。
43.图5是示出根据发明构思的实施例的半导体器件的平面图。图6a是沿图5的线i-i'截取的剖视图，并且图6b是沿图5的线ii-ii'截取的剖视图。
44.参照图5、图6a和图6b，包括外围晶体管ptr的外围电路结构ps可以被设置在第一基底sub上，并且包括堆叠结构st的单元阵列结构cs可以被设置在外围电路结构ps上。第一基底sub可以是硅基底、硅锗基底、锗基底或生长在单晶硅基底上的单晶外延层。第一基底sub可以包括由器件隔离层dil限定的有源区域。
45.外围电路结构ps可以包括设置在第一基底sub的有源区域上的外围晶体管ptr。上述外围晶体管ptr可以构成行解码器、列解码器、页缓冲器、控制电路和外围逻辑电路。
46.外围电路结构ps可以包括包含例如解码器电路、页缓冲器和逻辑电路的外围电路。外围电路结构ps还可以包括设置在外围晶体管ptr上的下布线lil以及覆盖外围晶体管ptr和下布线lil的第一层间电介质层ild1。外围接触件pcnt可以设置在下布线lil与外围晶体管ptr之间并将下布线lil与外围晶体管ptr电连接。第一层间电介质层ild1可以包括堆叠的电介质层。例如，第一层间电介质层ild1可以包括氧化硅层、氮化硅层、氮氧化硅层和低k电介质层中的一个或多个。单元阵列结构cs可以设置在外围电路结构ps的第一层间电介质层ild1上。将在下文中以一些附加细节描述单元阵列结构cs。
47.第二基底sl可以设置在第一层间电介质层ild1上。第二基底sl可以包括例如单元阵列区域car、外围区域per和键区域(key region)scl。外围区域per可以设置在单元阵列区域car与键区域scl之间。外围区域per可以是半导体芯片的外部区域。键区域scl可以是半导体芯片的划道(scribe lane)区域。
48.第二基底sl可以支撑设置在单元阵列区域car上的堆叠结构st、设置在外围区域per上的上虚设结构udt、以及设置在键区域scl上的虚设结构dst。
49.第二基底sl可以包括顺序堆叠在单元阵列区域car中的下半导体层lsl、源极半导体层ssl和上半导体层usl。下半导体层lsl、源极半导体层ssl和上半导体层usl中的每个可以包括半导体材料(诸如，硅(si)、锗(ge)、硅锗(sige)、镓砷(gaas)、铟镓砷(ingaas)、铝镓砷(algaas)或它们的组合)。下半导体层lsl、源极半导体层ssl和上半导体层usl中的每个可以是单晶、非晶或多晶。例如，下半导体层lsl、源极半导体层ssl和上半导体层usl中的每个可以包括掺杂有杂质以具有n型导电性的多晶硅层。下半导体层lsl、源极半导体层ssl和上半导体层usl可以具有不同的杂质浓度。
50.源极半导体层ssl可以置于下半导体层lsl与上半导体层usl之间。源极半导体层ssl可以将下半导体层lsl电连接到上半导体层usl。例如，上半导体层usl和源极半导体层ssl可以竖直地(例如，在第三方向d3上)与下半导体层lsl叠置。
51.第二基底sl可以包括顺序堆叠在外围区域per和键区域scl中的下半导体层lsl、第五电介质层il5、下牺牲层lhl、第六电介质层il6和上半导体层usl。第五电介质层il5和第六电介质层il6可以包括氧化硅层，并且下牺牲层lhl可以包括氮化硅层或氮氧化硅层。
52.堆叠结构st可以设置在单元阵列区域car的第二基底sl上。堆叠结构st可以包括第一堆叠结构st1和在第一堆叠结构st1上的第二堆叠结构st2。第二基底sl可以在其上被设置有第二层间电介质层ild2和第三层间电介质层ild3。第二层间电介质层ild2可以具有与第一堆叠结构st1的顶表面共面的顶表面。第三层间电介质层ild3可以具有与第二堆叠结构st2的顶表面共面的顶表面。第二层间电介质层ild2和第三层间电介质层ild3可以覆盖堆叠结构st的阶梯式结构sts。
53.第一堆叠结构st1可以包括在第二基底sl上竖直地堆叠(例如，沿第三方向d3堆叠)的第一电极el1。第一堆叠结构st1还可以包括分别将堆叠的第一电极el1分离的第一电介质层il1。第一堆叠结构st1可以被构造为使得第一电介质层il1和第一电极el1交替且竖直地堆叠。第二电介质层il2可以设置在第一堆叠结构st1的顶部处。这里，第二电介质层il2可以比第一电介质层il1中的每个厚。
54.第二堆叠结构st2可以包括在第三方向d3上堆叠在第一堆叠结构st1上的第二电极el2。第二堆叠结构st2还可以包括将堆叠的第二电极el2彼此分离的第三电介质层il3。第二堆叠结构st2可以被构造为使得第三电介质层il3和第二电极el2在第三方向d3上交替地堆叠。第四电介质层il4可以设置在第二堆叠结构st2的顶部处。第四电介质层il4可以比第三电介质层il3中的每个厚。
55.堆叠结构st可以从单元阵列区域car朝向外围区域per水平地(例如，在第二方向d2上)延伸。堆叠结构st可以具有阶梯式结构sts。堆叠结构st的阶梯式结构sts可以具有随着距外围区域per的距离减小而减小的高度。例如，堆叠结构st的阶梯式结构sts可以具有在第二方向d2上减小的高度。
56.堆叠结构st的第一电极el1中的最下面的一个可以是下选择线(例如，图1的第一栅极下线ll1)。堆叠结构st的第二电极el2中的最上面的一个可以是上选择线(例如，图1的第二栅极上线ul2)。除了下选择线和上选择线之外的第一电极el1和第二电极el2可以是字线(例如，图1的字线wl)。
57.第一电极el1和第二电极el2可以包括一种或多种导电材料(诸如，掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽))。第一电介质层il1至第四电介质层il4可以包括氧化硅层。
58.在单元阵列区域car上，多个垂直沟道结构vs可以被设置以穿透堆叠结构st。垂直沟道结构vs中的每个可以具有随着距第二基底sl的距离减小而逐渐减小的直径。
59.垂直沟道结构vs中的每个可以包括垂直电介质图案vp、垂直半导体图案sp和掩埋电介质图案vi。垂直半导体图案sp可以置于垂直电介质图案vp与掩埋电介质图案vi之间。导电垫pad可以设置在每个垂直沟道结构vs的上部上。
60.掩埋电介质图案vi可以具有圆柱形形状。垂直半导体图案sp可以覆盖掩埋电介质图案vi的表面，并且可以在第三方向d3上从下半导体层lsl朝向导电垫延伸。垂直半导体图案sp可以具有使顶端开口的管形形状。如下文所述，垂直电介质图案vp可以覆盖垂直半导体图案sp的外表面，并且可以从下半导体层lsl朝向第四层间电介质层ild4的顶表面竖直延伸。因此，垂直电介质图案vp可以具有具备开口的顶端的管形形状。垂直电介质图案vp可以置于堆叠结构st与垂直半导体图案sp之间。
61.垂直电介质图案vp可以由单个薄层或多个薄层形成。在一些实施例中，垂直电介质图案vp可以包括数据存储层。在一些实施例中，垂直电介质图案vp可以包括可以被共同用作nand闪速存储器器件中的数据存储层的隧道电介质层、电荷存储层和阻挡电介质层。例如，电荷存储层可以是陷阱电介质层、浮栅电极或包括导电纳米点的电介质层。电荷存储层可以包括氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶体硅层和层叠陷阱层中的一个或多个。
62.垂直半导体图案sp可以包括半导体材料(诸如，硅(si)、锗(ge)或它们的混合物)。另外或可选择地，垂直半导体图案sp可以是杂质掺杂的半导体或未掺杂的本征半导体。包括半导体材料的垂直半导体图案sp可以被用作构成存储器单元串的晶体管的沟道。
63.导电垫pad可以覆盖垂直半导体图案sp的顶表面和掩埋电介质图案vi的顶表面。导电垫可以包括杂质掺杂的半导体材料和导电材料中的一种或多种。位线接触插塞bplg可以通过导电垫电连接到垂直半导体图案sp。
64.源极半导体层ssl可以直接接触垂直半导体图案sp中的每个的下侧壁。源极半导体层ssl可以将多个垂直半导体图案sp彼此电连接。例如，垂直半导体图案sp可以电连接到第二基底sl。第二基底sl可以用作存储器单元的源极。公共源极电压可以被施加到第二基底sl。
65.垂直沟道结构vs中的每个可以包括穿透第一堆叠结构st1的第一垂直延伸部vep1、穿透第二堆叠结构st2的第二垂直延伸部vep2以及在第一垂直延伸部vep1与第二垂直延伸部vep2之间的扩展部exp。扩展部exp可以设置在第二电介质层il2中。
66.第一垂直延伸部vep1可以具有随着从其下部延伸到上部而增大的直径。第二垂直延伸部vep2可以具有随着从其下部延伸到上部而增大的直径。扩展部exp的直径可以具有比第一垂直延伸部vep1和第二垂直延伸部vep2中的每个的最大直径大的直径。
67.分离结构sps可以穿透堆叠结构st，从而将堆叠结构st分成水平分离的结构。例如，分离结构sps可以将堆叠结构st的一个电极el1或el2分成水平分离的电极。分离结构sps可以包括电介质材料(诸如，氧化硅)。
68.上虚设结构udt可以设置在外围区域per的第二层间电介质层ild2上。上虚设结构udt可以具有与第二堆叠结构st2的底表面共面的底表面，并且可以具有与第二堆叠结构st2的顶表面共面的顶表面。
69.上虚设结构udt可以包括在第三方向d3上堆叠在第二层间电介质层ild2上的第二牺牲层hl2。上虚设结构udt还可以包括将堆叠的第二牺牲层hl2分离的第三电介质层il3。第四电介质层il4可以设置在上虚设结构udt的顶部处。
70.上虚设结构udt可以用作单元阵列区域car的堆叠结构st与键区域scl的虚设结构dst之间的缓冲结构。
71.虚设结构dst可以设置在键区域scl的第二基底sl上。虚设结构dst可以包括第一虚设结构dst1和在第一虚设结构dst1上的第二虚设结构dst2。在一个示例中，上虚设结构udt可以与第二堆叠结构st2和第二虚设结构dst2处于同一水平。
72.第一虚设结构dst1可以包括在第三方向d3上堆叠在第二基底sl上的第一牺牲层hl1。第一虚设结构dst1还可以包括将堆叠的第一牺牲层hl1分离的第一电介质层il1。第一虚设结构dst1可以被构造为使得第一牺牲层hl1和第一电介质层il1交替且竖直地堆叠。第二电介质层il2可以设置在第一虚设结构dst1的顶部处。第一虚设结构dst1的第二电介质层il2的厚度可以小于第一堆叠结构st1的第二电介质层il2的厚度。
73.在键区域scl上，虚设柱dfi可以被设置以穿透第一虚设结构dst1。虚设柱dfi中的每个可以具有随着与第二基底sl的距离减小而逐渐减小的直径。每个虚设柱dfi的直径可以大于或等于垂直沟道结构vs的直径。虚设柱dfi中的每个可以具有从第二电介质层il2向上突出的上部。虚设柱dfi可以包括例如多晶硅。
74.第一虚设结构dst1还可以包括在第二电介质层il2上的第七电介质层il7和第八电介质层il8。第七电介质层il7和第八电介质层il8可以包括由于虚设柱dfi的突出的上部而形成的第一突起ptp1。
75.第二虚设结构dst2可以包括竖直地堆叠在第一虚设结构dst1上的第二牺牲层hl2。第二虚设结构dst2还可以包括分别将竖直地堆叠的第二牺牲层hl2分离的第三电介质层il3。第二虚设结构dst2可以被构造为使得第二牺牲层hl2和第三电介质层il3交替且竖
直地堆叠。
76.第二虚设结构dst2的第二牺牲层hl2中的最上面的一个可以包括由于第一虚设结构dst1的第一突起ptp1而形成的第二突起ptp2。第二突起ptp2可以与虚设柱dfi竖直地叠置。
77.第四层间电介质层ild4可以设置在堆叠结构st、上虚设结构udt、虚设结构dst和第三层间电介质层ild3上。键区域scl上的第四层间电介质层ild4可以具有在比单元阵列区域car上的第四层间电介质层ild4的顶表面的水平低的水平处的顶表面。
78.第四层间电介质层ild4可以包括形成在键区域scl的上部上的键图案key。键图案key中的每个可以由于虚设结构dst的第二突起ptp2而被形成。例如，键图案key可以与虚设柱dfi竖直地叠置。键图案key可以在(例如)用于形成垂直沟道结构vs的(例如)光刻工艺期间被用作对准键。
79.在单元阵列区域car上，堆叠结构st上的第四层间电介质层ild4可以具有在第一水平lv1处的顶表面。在键区域scl上，第四层间电介质层ild4或键图案key可以具有在第二水平lv2处的顶表面。这里，第二水平lv2可以低于第一水平lv1。
80.在堆叠结构st上，第四层间电介质层ild4可以具有第四厚度ti4。在虚设结构dst上，第四层间电介质层ild4可以具有第五厚度ti5，其中，第五厚度ti5大于第四厚度ti4。
81.覆盖层cap可以设置在键区域scl上的第四层间电介质层ild4上。覆盖层cap可以覆盖键图案key。覆盖层cap可以具有与第四层间电介质层ild4在单元阵列区域car上的顶表面共面的顶表面。例如，覆盖层cap的顶表面可以位于第一水平lv1处。覆盖层cap可以包括与第四层间电介质层ild4的材料不同的材料。在一些实施例中，覆盖层cap可以包括与虚设柱dfi的材料(例如，多晶硅)相同的材料。
82.第五层间电介质层ild5可以设置在第四层间电介质层ild4和覆盖层cap上。位线接触插塞bplg可以穿透第五层间电介质层ild5以相应地连接导电垫pad。位线bl可以设置在第五层间电介质层ild5上。位线bl可以在第一方向d1上平行地延伸。位线bl可以通过位线接触插塞bplg电连接到对应的垂直沟道结构vs。
83.单元接触插塞cplg可以穿透第二层间电介质层ild2至第五层间电介质层ild5，以对应地连接构成阶梯式结构sts的第一电极el1和第二电极el2。上布线uil可以设置在第五层间电介质层ild5上，并且可以通过单元接触插塞cplg相应地连接到第一电极el1和第二电极el2。
84.在一些实施例中，键区域scl上的键图案key可以完全保持而不改变其形状。因此，穿透第二堆叠结构st2的第二垂直延伸部vep2可以与穿透第一堆叠结构st1的第一垂直延伸部vep1精确地对准。因此，第一垂直延伸部vep1和第二垂直延伸部vep2可以被稳定地连接。结果，可以能够提高根据发明构思的实施例的半导体器件的可靠性和整体电性能。
85.图7a、图8a、图9a、图10a、图11a、图12a、图13a、图14a、图15a和图16a是沿图5的线i-i'截取的相应的剖视图，并且图7b、图8b、图9b、图10b、图11b、图12b、图13b、图14b、图15b和图16b是沿图5的线ii-ii'截取的相应的剖视图。总的来说，这些视图在一个示例中示出了根据发明构思的实施例的制造半导体器件的方法。
86.参照图5、图7a和图7b，可以在第一基底sub上形成外围电路结构ps。外围电路结构ps的形成可以包括：在第一基底sub上形成外围晶体管ptr；以及在外围晶体管ptr上形成下
布线lil。例如，外围晶体管ptr的形成可以包括：在第一基底sub上形成限定有源区域的器件隔离层dil；在有源区域上形成栅极电介质层和栅电极；以及用杂质注入有源区域以形成源区/漏区。可以形成第一层间电介质层ild1以覆盖外围晶体管ptr和下布线lil。
87.参照图5、图8a和图8b，可以在第一层间电介质层ild1上形成第二基底sl。第二基底sl的形成可以包括：顺序地形成下半导体层lsl、第五电介质层il5、下牺牲层lhl、第六电介质层il6和上半导体层usl。例如，下半导体层lsl和上半导体层usl可以包括半导体材料(诸如，多晶硅)。第五电介质层il5和第六电介质层il6可以包括氧化硅层，并且下牺牲层lhl可以包括氮化硅层或氮氧化硅层。第二基底sl可以包括单元阵列区域car、外围区域per和键区域scl。
88.可以在第二基底sl的单元阵列区域car上形成第一模制结构mo1。例如，可以通过在上半导体层usl上交替地堆叠第一电介质层il1和第一牺牲层hl1来形成第一模制结构mo1。可以在第一模制结构mo1的顶部处形成第二电介质层il2。
89.可以通过使用热化学气相沉积(cvd)、等离子体增强cvd、物理cvd工艺或原子层沉积(ald)来沉积第一电介质层il1、第一牺牲层hl1和第二电介质层il2。第一电介质层il1和第二电介质层il2可以包括氧化硅层，并且第一牺牲层hl1可以包括氮化硅层或氮氧化硅层。
90.可以在第一模制结构mo1的端部处形成阶梯式结构sts。例如，第一模制结构mo1可以经历循环工艺以在单元阵列区域car上形成阶梯式结构sts。阶梯式结构sts的形成可以包括：在第一模制结构mo1上形成掩模图案(未示出)；以及使用掩模图案重复执行循环工艺若干次。循环工艺可以包括：使用掩模图案作为蚀刻掩模以部分地蚀刻第一模制结构mo1；然后执行修整工艺以减小掩模图案。
91.可以在第二基底sl的键区域scl上形成第一虚设结构dst1。第一虚设结构dst1可以与第一模制结构mo1同时形成。例如，可以通过在上半导体层usl上交替地堆叠第一电介质层il1和第一牺牲层hl1来形成第一虚设结构dst1。
92.可以在第一模制结构mo1和第一虚设结构dst1上形成第二层间电介质层ild2。第二层间电介质层ild2的形成可以包括：形成电介质层以覆盖第一模制结构mo1；以及使电介质层经历平坦化工艺直到第二电介质层il2被暴露为止。
93.参照图5、图9a和图9b，可以形成第一沟道孔ch1以穿透单元阵列区域car上的第一模制结构mo1。可以形成虚设孔dh以穿透键区域scl上的第一虚设结构dst1。第一沟道孔ch1和虚设孔dh可以暴露下半导体层lsl。
94.例如，第一沟道孔ch1和虚设孔dh的形成可以包括：在第一模制结构mo1和第一虚设结构dst1上形成具有限定将在其上形成孔的区域的开口的掩模图案(未示出)；以及使用掩模图案作为蚀刻掩模来执行各向异性蚀刻工艺以各向异性地蚀刻第一模制结构mo1和第一虚设结构dst1。各向异性蚀刻工艺可以包括等离子体蚀刻工艺、反应离子蚀刻(rie)工艺、高频电感耦合等离子体反应离子蚀刻(icp-rie)工艺或离子束蚀刻(ibe)工艺。
95.根据一些实施例，用于形成第一沟道孔ch1和虚设孔dh的图案化工艺可以包括使用极紫外(“euv”)辐射的光刻工艺。在这方面，术语“euv”表示具有从约4nm至约124nm的范围的波长的紫外线、从约4nm至约20nm的更窄范围的波长的紫外线和/或具有约13.5nm的又更窄的波长的紫外线。此外，术语euv表示从约6.21ev至约124ev的范围的光能，和/或从约
90ev至约95ev的更窄范围的光能。
96.使用euv的光刻工艺可以包括使用照射到光致抗蚀剂层上的euv的曝光工艺和显影工艺。例如，光致抗蚀剂层可以是含有有机聚合物(诸如，聚羟基苯乙烯)的有机光致抗蚀剂。有机光致抗蚀剂还可以包括对euv敏感的光敏化合物。有机光致抗蚀剂可以另外包括euv吸收系数高的材料(例如，有机金属材料、含碘材料或含氟材料)。对于另一示例，光致抗蚀剂层可以是含有无机材料(诸如，氧化锡)的无机光致抗蚀剂。
97.光致抗蚀剂层可以形成为具有相对薄的厚度。曝光于euv的光致抗蚀剂层可以被显影以形成光致抗蚀剂图案。这里，光致抗蚀剂图案可以具有在一个方向上延伸的线性形状、岛形形状、之字形形状、蜂窝形形状或圆形形状，但是发明构思不限于此。
98.光致抗蚀剂图案可以用作蚀刻掩模以将堆叠在光致抗蚀剂图案下方的一个或多个掩模层图案化，并且因此可以形成掩模图案。掩模图案可以用作蚀刻掩模以将目标层图案化以在晶圆上形成期望的图案。
99.作为比较示例，常规使用的多图案化技术(mpt)需要使用两个或更多个光掩模来在晶圆上形成精细间距的图案。相反，当根据发明构思的实施例执行euv光刻工艺时，可以仅使用单个光掩模来形成具有精细间距的第一沟道孔ch1。
100.例如，可以给出小于或等于约45nm的值作为通过根据发明构思的实施例的euv光刻工艺形成的第一沟道孔ch1之间的最小间距。因此，在发明构思的实施例中用于形成第一沟道孔ch1的euv光刻工艺足以形成非常精细的图案，而不需要多次图案化工艺。
101.第一沟道孔ch1的图案密度可以大于虚设孔dh的图案密度。例如，每单位面积的第一沟道孔ch1的数量可以大于每单位面积的虚设孔dh的数量。第一沟道孔ch1中的每个可以小于或等于虚设孔dh中的每个。
102.参照图5、图10a和图10b，可以将第一沟道孔ch1中的每个在其上部处扩展。因此，第一沟道孔ch1的直径可以在第二电介质层il2中被显著增大。
103.可以形成第一牺牲柱hfi1以填充对应的第一沟道孔ch1。可以形成虚设柱dfi以填充对应的虚设孔dh。例如，第一牺牲柱hfi1和虚设柱dfi的形成可以包括：形成第一牺牲掩模层以填充第一沟道孔ch1和虚设孔dh；以及使第一牺牲掩模层平坦化直到第二电介质层il2的顶表面被暴露为止。第一牺牲掩模层可以包括例如多晶硅。
104.键区域scl上的第二电介质层il2可以选择性地凹陷以暴露虚设柱dfi中的每个的上部，例如，第一虚设结构dst1的除了虚设柱dfi之外的上部可以被凹陷。可以在暴露的虚设柱dfi上顺序地形成第七电介质层il7和第八电介质层il8。第七电介质层il7和第八电介质层il8可以沿着虚设柱dfi的暴露的上部的轮廓沉积，因此第一突起ptp1可以被形成为在第七电介质层il7和第八电介质层il8的上部上向上突出。第一突起ptp1可以与对应的虚设柱dfi竖直地叠置。第七电介质层il7可以包括氮化硅层或氮氧化硅层。第八电介质层il8可以包括氧化硅层。
105.参照图5、图11a和图11b，可以在第二基底sl的整个表面上形成第二模制结构mo2。例如，可以通过在第一模制结构mo1、第二层间电介质层ild2和第一虚设结构dst1上交替堆叠第三电介质层il3和第二牺牲层hl2来形成第二模制结构mo2。可以在第二模制结构mo2的顶部处形成第四电介质层il4和阻止件层stp。第三电介质层il3和第四电介质层il4可以包括氧化硅层，并且第二牺牲层hl2和阻止件层stp可以包括氮化硅层或氮氧化硅层。
106.键区域scl上的第四电介质层il4可以选择性地凹陷以低于单元阵列区域car上的第四电介质层il4的顶表面。单元阵列区域car上的第四电介质层il4可以具有第一厚度ti1，并且键区域scl上的第四电介质层il4可以具有第二厚度ti2。第一厚度ti1可以大于第二厚度ti2。在第二模制结构mo2的顶部处的第二牺牲层hl2可以具有第三厚度ti3。第一厚度ti1与第二厚度ti2之间的差可以小于第三厚度ti3的两倍(即，ti1-ti2《2
×
ti3)。
107.键区域scl上的第二模制结构mo2可以沉积在第一虚设结构dst1的第一突起ptp1上，因此第一突起ptp1可以导致在第二模制结构mo2的上部上形成第二突起ptp2。第二突起ptp2可以与对应的第一突起ptp1竖直地叠置。
108.参照图5、图12a和图12b，在单元阵列区域car上，可以将第二模制结构mo2图案化以形成阶梯式结构sts。在单元阵列区域car上的第二模制结构mo2上的阶梯式结构sts的形成可以与上面讨论的在第一模制结构mo1上的阶梯式结构sts的形成相同。
109.在外围区域per上，可以将第二模制结构mo2图案化以形成上虚设结构udt。当阶梯式结构sts形成在单元阵列区域car上时，上虚设结构udt可以与阶梯式结构sts一起形成。
110.键区域scl上的第二模制结构mo2可以保持完整。保留在键区域scl上的第二模制结构mo2可以构成第一虚设结构dst1上的第二虚设结构dst2。
111.可以形成第三层间电介质层ild3以覆盖第二模制结构mo2、上虚设结构udt和第二虚设结构dst2。第三层间电介质层ild3的形成可以包括：形成电介质层以覆盖第二模制结构mo2、上虚设结构udt和第二虚设结构dst2；然后在电介质层上执行平坦化工艺直到暴露阻止件层stp为止。
112.参照图5、图13a和图13b，可以选择性地去除剩余的阻止件层stp。在去除阻止件层stp之后，可以执行化学机械抛光(cmp)以去除外围区域per和键区域scl之间的台阶差。
113.可以形成光致抗蚀剂以选择性地使键区域scl开口，然后可以从键区域scl选择性地去除第四电介质层il4。第四电介质层il4的去除可以在键区域scl上的顶部处暴露第二牺牲层hl2。
114.参照图5、图14a和图14b，可以在第一基底sub的整个表面上形成第四层间电介质层ild4。第四层间电介质层ild4在键区域scl上的形成可以包括形成键图案key。例如，第二虚设结构dst2的第二突起ptp2可以导致的是键图案key可以在第四层间电介质层ild4被沉积在第二虚设结构dst2的第二突起ptp2上的同时被自动形成。键图案key可以是键区域scl上的第四层间电介质层ild4的突出部分。键图案key可以与对应的第二突起ptp2竖直地叠置。
115.作为比较示例，当第四电介质层il4不从键区域scl被选择性地去除时，键图案key将不太可能以期望的形状形成。出现该结果是因为在形成第二模制结构mo2之后，各种化学机械抛光(cmp)工艺和各种图案化工艺被执行，这可能难以使第四电介质层il4的第二突起ptp2保持完整。例如，为了保持第二突起ptp2完整，可以对以上讨论的cmp工艺施加限制。
116.相反，并且与发明构思的实施例一致，能够从键区域scl去除损坏的第四电介质层il4并暴露最顶部的第二牺牲层hl2，同时保持最顶部的第二牺牲层hl2完整。当基于暴露的最顶部第二牺牲层hl2的第二突起ptp2形成键图案key时，具有期望形状的键图案key可以被完成。
117.在一些实施例中，键区域scl上的第四层间电介质层ild4可以比单元阵列区域car
上的第四层间电介质层ild4厚。例如，单元阵列区域car上的第四层间电介质层ild4可以具有第四厚度ti4，并且键区域scl上的第四层间电介质层ild4可以具有第五厚度ti5，其中，第四厚度ti4小于第五厚度ti5。这里，第五厚度ti5与第四厚度ti4之间的差可以小于第三厚度ti3的两倍(即，ti5-ti4《2
×
ti3)。
118.参照图5、图15a和图15b，可以形成第二沟道孔ch2以穿透第二模制结构mo2。第二沟道孔ch2可以形成为与对应的第一牺牲柱hfi1竖直地叠置。
119.可以使用光刻工艺来形成第二沟道孔ch2。例如，第二沟道孔ch2的形成可以包括：使用光刻工艺来形成具有限定将在其上形成第二沟道孔ch2的位置的开口的光致抗蚀剂图案(和光致抗蚀剂图案的下面的掩模图案)；然后使用光致抗蚀剂图案作为蚀刻掩模来执行各向异性蚀刻工艺。键区域scl上的键图案key可以在用于形成第二沟道孔ch2的光刻工艺期间被用作对准键。这里，如上所述，形成第二沟道孔ch2的工艺可以与用于形成第一沟道孔ch1的工艺基本相同。
120.根据发明构思的实施例，键图案key可以根据保持完整的第二突起ptp2形成，因此键图案key可以精确且有效地用作对准键。因此，第二沟道孔ch2可以形成为与对应的第一沟道孔ch1精确对准，而在第一沟道孔ch1与第二沟道孔ch2之间没有偏移。因此，发明构思的实施例提供具有较少工艺缺陷并且表现出提高的可靠性和较好的电性能的半导体存储器器件。
121.可以形成第二牺牲柱hfi2以填充对应的第二沟道孔ch2。第二牺牲柱hfi2可以与对应的第一牺牲柱hfi1竖直地叠置。例如，第二牺牲柱hfi2的形成可以包括：形成第二牺牲掩模层以填充第二沟道孔ch2；然后在第二牺牲掩模层上执行平坦化工艺，直到第四层间电介质层ild4的顶表面被暴露为止。例如，第二牺牲掩模层可以包括多晶硅。
122.第二牺牲掩模层可以覆盖键区域scl上的键图案key。键区域scl上的第四层间电介质层ild4可以具有比单元阵列区域car上的第四层间电介质层ild4的顶表面低的顶表面，因此即使在第二牺牲掩模层上的平坦化工艺终止之后，第二牺牲掩模层也可以保留在键区域scl上。保留在键区域scl上的第二牺牲掩模层可以构成覆盖键图案key的覆盖层cap。覆盖层cap可以具有与第四层间电介质层ild4在单元阵列区域car上的顶表面共面的顶表面。
123.参照图5、图16a和图16b，可以从第一沟道孔ch1和第二沟道孔ch2选择性地且分别地去除第一牺牲柱hfi1和第二牺牲柱hfi2。一个空的第一沟道孔ch1和一个空的第二沟道孔ch2可以在空间上连接以形成单个沟道孔ch。
124.可以在对应的沟道孔ch中形成垂直沟道结构vs。垂直沟道结构vs的形成可以包括：在沟道孔ch的内壁上顺序地形成垂直电介质图案vp、垂直半导体图案sp和掩埋电介质图案vi。垂直电介质图案vp和垂直半导体图案sp可以被共形地形成。可以在垂直沟道结构vs中的每个的上部上形成导电垫pad。
125.可以在第四层间电介质层ild4上形成第五层间电介质层ild5。在单元阵列区域car上，可以将第一模制结构mo1和第二模制结构mo2图案化以形成穿透通过第一模制结构mo1和第二模制结构mo2的沟槽tr(见图16b)。沟槽tr可以暴露下半导体层lsl。沟槽tr可以暴露第一牺牲层hl1和第二牺牲层hl2的侧壁。沟槽tr可以暴露第五电介质层il5的侧壁、下牺牲层lhl的侧壁和第六电介质层il6的侧壁。
126.返回参照图5、图6a和图6b，源极半导体层ssl可以代替暴露于单元阵列区域car上的沟槽tr的下牺牲层lhl。例如，可以选择性地去除暴露于沟槽tr的下牺牲层lhl。下牺牲层lhl的去除可以暴露每个垂直沟道结构vs的垂直电介质图案vp的下部。
127.可以选择性地去除垂直电介质图案vp的暴露的下部。因此，垂直半导体图案sp的下部可以被暴露。在垂直电介质图案vp的下部被去除的同时，第五电介质层il5和第六电介质层il6也可以被去除。
128.可以在通过去除第五电介质层il5、下牺牲层lhl和第六电介质层il6而设置的空间中形成源极半导体层ssl。源极半导体层ssl可以直接接触垂直半导体图案sp的暴露的下部。源极半导体层ssl可以直接接触位于源极半导体层ssl之下的下半导体层lsl。源极半导体层ssl可以直接接触位于源极半导体层ssl之上的上半导体层usl。第二基底sl可以包括下半导体层lsl、源极半导体层ssl和上半导体层usl。
129.第一电极el1和第二电极el2可以代替暴露于单元阵列区域car上的沟槽tr的第一牺牲层hl1和第二牺牲层hl2，该代替可以形成堆叠结构st。例如，可以选择性地去除暴露于沟槽tr的第一牺牲层hl1和第二牺牲层hl2。第一电极el1可以形成在第一牺牲层hl1被去除的空间中，并且第二电极el2可以形成在第二牺牲层hl2被去除的空间中。可以对应地形成分离结构sps以填充沟槽tr。
130.可以将位线接触插塞bplg形成为穿透第五层间电介质层ild5以对应地连接导电垫pad。可以将单元接触插塞cplg形成为穿透第二层间电介质层ild2、第三层间电介质层ild3、第四层间电介质层ild4和第五层间电介质层ild5，以对应地连接第一电极el1和第二电极el2。在第五层间电介质层ild5上，位线bl可以电连接位线接触插塞bplg，并且上布线uil可以电连接单元接触插塞cplg。
131.根据发明构思的实施例，键图案可以在键区域上保持完整，因此上沟道孔可以与下沟道孔精确对准地形成。因此，与发明构思的实施例一致的半导体器件具有较少的工艺缺陷并且表现出改善的可靠性和较好的电性能。
132.尽管已经结合附图中示出的特定实施例描述了发明构思，但是本领域技术人员将理解的是，在不脱离由权利要求限定的发明构思的范围的情况下，可以进行各种改变和修改。