利用划割道图案来减少缺陷的集成电路的制作方法

技术特征：
1.一种制造集成电路的方法，其包括：将光掩模定位于光源与半导体晶片之间，所述半导体晶片在所述晶片的晶片划割道中具有光致抗蚀剂层，其中所述光掩模包括：第一掩模划割道图案；第二掩模划割道图案，其匹配所述第一掩模划割道图案；及所述集成电路的至少一个电路图案，其位于所述第一与第二掩模划割道图案之间；照明所述光掩模以在所述晶片划割道的所述光致抗蚀剂层中产生对应于所述第二掩模划割道图案的第一经曝光部分；将所述第一掩模划割道图案定位于所述光源与所述第一经曝光部分之间；及照明所述光掩模，其中所述第一掩模划割道图案大体上屏蔽所述晶片划割道的所述光致抗蚀剂层的未曝光部分以免于曝光。2.根据权利要求1所述的方法，其中所述第一掩模划割道图案匹配所述第一经曝光部分。3.根据权利要求1所述的方法，其中所述光掩模包含多个芯片图案，所述芯片图案中的每一者是标称上相同的。4.根据权利要求1所述的方法，其中所述第一及第二掩模划割道图案包括虚拟填充图案。5.根据权利要求1所述的方法，其进一步包括照明所述光掩模以在所述光致抗蚀剂层中产生第二划割道的对应于所述第二掩模划割道图案的第二经曝光部分，所述第二晶片划割道邻近于所述晶片的圆周。6.一种制造集成电路的方法，其包括：在第一曝光期间利用第一掩模划割道图案使第一晶片划割道中的第一光致抗蚀剂部分曝光；在所述第一曝光期间利用第二掩模划割道图案使第二晶片划割道中的第二光致抗蚀剂部分曝光；在所述第一曝光期间利用掩模电路图案使第三光致抗蚀剂部分曝光，所述第三光致抗蚀剂部分位于所述第一与第二光致抗蚀剂部分之间；及在第二曝光期间利用所述第一掩模划割道图案使所述第二光致抗蚀剂部分曝光，使得所述第二光致抗蚀剂部分的在所述第一曝光期间曝光的区域被二次曝光且使得所述第二光致抗蚀剂部分的在所述第一曝光期间受保护而免于曝光的区域不被曝光。7.根据权利要求6所述的方法，其中所述第一掩模划割道图案匹配所述第二掩模划割道图案。8.根据权利要求6所述的方法，其中所述第一掩模划割道图案可用于制作虚拟填充。9.根据权利要求6所述的方法，其中所述第一掩模划割道图案包含标称上相同的几何形状的均匀阵列。10.根据权利要求6所述的方法，其中所述第一光致抗蚀剂部分中的经曝光区域及所述第二光致抗蚀剂部分中的经曝光区域位于同一二维网格的晶格点处周围。11.一种集成电路，其包括：多个虚拟金属结构，每一虚拟金属结构位于同一二维网格的晶格点处周围；及
裸片，其上在电路区域中形成有电路，所述电路区域位于所述二维网格内，使得所述电路区域在第一侧上由包含所述虚拟金属结构的第一子组的第一晶片划割道部分定界，且所述电路区域在第二侧上由包含所述虚拟金属结构的第二子组的第二晶片划割道部分定界。12.根据权利要求11所述的集成电路，其中所述二维网格是六边形网格。13.根据权利要求11所述的集成电路，其中所述二维网格是偏斜网格。14.根据权利要求11所述的集成电路，其中所述虚拟金属结构经布置使得在所述第一子组中的虚拟金属结构沿着所述裸片的轴线平移时，所述第一子组中的每一虚拟金属结构上覆于所述第二子组中的对应虚拟金属结构正上方。15.根据权利要求11所述的集成电路，其中所述第一及第二子组的虚拟图案结构位于正交的划割道中。16.根据权利要求11所述的集成电路，其中所述电路区域在所有侧上由所述虚拟金属结构环绕。

技术总结
在实例中，一种制造集成电路的方法包括将光掩模定位于光源与半导体晶片之间，所述半导体晶片在所述晶片的晶片划割道中具有光致抗蚀剂层，其中所述光掩模包括：第一掩模划割道图案；第二掩模划割道图案，其匹配所述第一掩模划割道图案；及所述集成电路的至少一个电路图案，其位于所述第一与第二掩模划割道图案之间(802)。所述方法进一步包含照明所述光掩模以在所述晶片划割道的所述光致抗蚀剂层中产生对应于所述第二掩模划割道图案的第一经曝光部分(804)；将所述第一掩模划割道图案定位于所述光源与所述第一经曝光部分之间(806)；及照明所述光掩模，其中所述第一掩模划割道图案大体上屏蔽所述晶片划割道的所述光致抗蚀剂层的未曝光部分以免于曝光(808)。剂层的未曝光部分以免于曝光(808)。剂层的未曝光部分以免于曝光(808)。


技术研发人员：A
受保护的技术使用者：德州仪器公司
技术研发日：2020.10.05
技术公布日：2022/6/7