半导体存储器件的制作方法

1.发明构思涉及半导体存储器件，具体地，涉及三维半导体存储器件。


背景技术：

2.对电子产品的小型化、多功能和/或高性能的需求/期望导致对高容量半导体存储器件的需求。为了提供高容量半导体存储器件，需要/期望增大的集成度。由于现有二维半导体存储器件的集成度可以主要由单位存储单元所占据的面积决定，所以二维半导体存储器件的集成度一直在增大，但是仍然受到限制。因此，已经提出通过在基板上沿垂直方向堆叠多个存储单元来增大存储容量的三维半导体存储器件。


技术实现要素：

3.发明构思提供一种具有提高的集成度的三维半导体存储器件。
4.为此，发明构思提供以下半导体存储器件。
5.根据发明构思的一些示例实施方式，提供一种半导体存储器件，该半导体存储器件包括：在基板上的位线，该位线在垂直方向上延伸；晶体管主体，包括第一源极-漏极区、单晶沟道层以及第二源极-漏极区，第一源极-漏极区、单晶沟道层以及第二源极-漏极区在第一水平方向上依次布置，该晶体管主体连接到位线；栅电极层，在垂直于第一水平方向的第二水平方向上延伸；在栅电极层与晶体管主体的一部分之间的栅极电介质层，该栅极电介质层覆盖单晶沟道层的至少上表面和下表面；以及单元电容器，在第一水平方向上在晶体管主体的与位线相反的一侧，该单元电容器连接到第二源极-漏极区，该单元电容器包括下电极层、电容器电介质层和上电极层。
6.根据发明构思的一些示例实施方式，提供一种半导体存储器件，该半导体存储器件包括：多个晶体管主体，在基板上在垂直方向上彼此间隔开，所述多个晶体管主体在第一水平方向上彼此平行地延伸，所述多个晶体管主体的每个包括在第一水平方向上依次布置的第一源极-漏极区、单晶沟道层和第二源极-漏极区，所述多个晶体管主体的每个具有在垂直于第一水平方向的第二水平方向上凸起地突出的平面形状的扩展部；多条位线，在基板上在第二水平方向上彼此间隔开，所述多条位线在垂直方向上彼此平行地延伸，所述多条位线连接到所述多个晶体管主体的第一源极-漏极区；多个栅电极层，在垂直方向上彼此间隔开，在第二水平方向上彼此平行地延伸；栅极电介质层，在所述多个栅电极层与单晶沟道层之间，该栅极电介质层覆盖所述多个晶体管主体的单晶沟道层的至少上表面和下表面；以及多个单元电容器，分别连接到所述多个晶体管主体的第二源极-漏极区，并且每个包括下电极层、电容器电介质层和上电极层。
7.根据发明构思的一些示例实施方式，提供一种半导体存储器件，该半导体存储器件包括：多个晶体管主体，在基板上在垂直方向上彼此间隔开，在第一水平方向上彼此平行地延伸，每个包括第一源极-漏极区、包含单晶硅(si)的单晶沟道层和第二源极-漏极区，第一源极-漏极区、单晶沟道层和第二源极-漏极区在第一水平方向上依次布置，所述多个晶
体管主体的每个具有扩展部分，该扩展部分具有在垂直于第一水平方向的第二水平方向上凸起地突出的平面形状，该扩展部分的一部分包括单晶沟道层的一部分；多条位线，在基板上在第二水平方向上彼此间隔开、在垂直方向上彼此平行地延伸、并且连接到所述多个晶体管主体的第一源极-漏极区；多个栅电极层，在垂直方向上彼此间隔开、在第二水平方向上彼此平行地延伸；栅极电介质层，在所述多个栅电极层与单晶沟道层之间，该栅极电介质层分别覆盖单晶沟道层的至少上表面和下表面；以及多个单元电容器，分别连接到所述多个晶体管主体的第二源极-漏极区，并包括多个下电极层、覆盖所述多个下电极层的上电极层、以及在所述多个下电极层和上电极层之间的电容器电介质层，所述多个下电极层的每个具有在第一水平方向上的中空的圆筒形状，该中空的圆筒形状具有面对第二源极-漏极区的封闭部分和面对与第二源极-漏区相反的方向的开口部分。
附图说明
8.从以下结合附图进行的详细描述，发明构思的实施方式将被更清楚地理解，附图中：
9.图1a至图15b是根据发明构思的一些示例实施方式的制造半导体存储器件的方法的按工艺顺序的示意图；
10.图16a和图16b是根据发明构思的一些示例实施方式的半导体存储器件的示意图；
11.图17a至图17c分别是根据发明构思的一些示例实施方式的半导体存储器件的部分的放大截面图；
12.图18a至图18c分别是根据发明构思的一些示例实施方式的半导体存储器件的部分的放大透视图和俯视图；
13.图19a和图19b分别是根据发明构思的一些示例实施方式的半导体存储器件的部分的放大透视图和俯视图；以及
14.图20是根据发明构思的一些示例实施方式的半导体存储器件中的单元阵列的等效电路图。
具体实施方式
15.图1a至图15b是根据发明构思的一些示例实施方式的制造/制作半导体存储器件的方法的按工艺顺序的示意图。例如，图1a、图2a、图3a、图4a、图5a、图6a、图10a、图11a、图12a、图13a、图14a和15a是俯视图，图1b、图2b、图3b、图4b、图5b、图6b和图10b是分别沿着图1a、图2a、图3a、图4a、图5a、图6a和图10a的线b-b'截取的截面图，图7a、图8a和图9a是沿着对应于图6a的线b-b'的部分截取的截面图，图3c、图4c、图5c、图6c、图10c、图11b、图12b、图13b、图14b和图15b是分别沿着图3a、图4a、图5a、图6a、图10a、图11a、图12a、图13a、图14a和图15a的线c-c'截取的截面图，图6d和图10d是分别沿着图6a和图10a的线d-d'截取的截面图，图7b、图8b和图9b是沿着对应于图6a的线d-d'的部分截取的截面图。
16.参照图1a和图1b，形成多层结构ms，其中多个牺牲/寄生层110和多个单晶半导体层120交替堆叠在基板102上。
17.基板102可以包括单晶体/单晶半导体材料。例如，基板102可以包括半导体材料，诸如硅(si)或锗(ge)。可选地或另外地，基板102可以包括单晶相的iii-v族半导体材料。可
选地或另外地，例如，基板102可以包括绝缘体上硅(soi)基板或绝缘体上锗(geoi)基板。
18.所述多个牺牲层110和所述多个单晶半导体层120中的每个可以包括单晶半导体材料。牺牲层110可以包括相对于单晶半导体层120具有选择性蚀刻速率(例如可以比单晶半导体层120蚀刻得更慢或更快)的半导体材料。在一些示例实施方式中，牺牲层110可以相对于基板102具有选择性蚀刻速率。在一些示例实施方式中，单晶半导体层120可以包括具有与基板102的蚀刻特性相同或相似的蚀刻特性的材料，和/或包括与基板102相同的材料或具有与基板102相同的材料。
19.在一些示例实施方式中，所述多个牺牲层110中的每个可以包括sige，所述多个单晶半导体层120中的每个可以包括si。例如，所述多个牺牲层110中的每个可以包括单晶/单晶体sige，所述多个单晶半导体层120中的每个可以包括单晶si。在一些示例实施方式中，所述多个单晶半导体层120中的每个可以包括单晶的二维(2d)材料半导体和/或单晶的氧化物半导体材料。例如，该2d材料半导体可以包括二硫化钼(mos2)、二硒化钨(wse2)、石墨烯、碳纳米管或其组合。例如，该氧化物半导体材料可以包括铟镓锌氧化物(in
x
gayznzo)、铟镓硅氧化物(in
x
gaysizo)、铟锡锌氧化物(in
x
snyznzo)、铟锌氧化物(in
x
znyo)、锌氧化物(zn
x
o)、锌锡氧化物(zn
x
snyo)、锌氮氧化物(zn
x
oyn)、锆锌锡氧化物(zr
x
znysnzo)、锡氧化物(sn
x
o)、铪铟锌氧化物(hf
x
inyznzo)、镓锌锡氧化物(ga
x
znysnzo)、铝锌锡氧化物(al
x
znysnzo)、镱镓锌氧化物(yb
x
gayznzo)、铟镓氧化物(in
x
gayo)、或其任意组合。例如，所述多个单晶半导体层120中的每个可以包括所述氧化物半导体材料的单层或多层。在一些示例实施方式中，所述多个单晶半导体层120中的每个可以包括具有比si的带隙能量大的带隙能量的材料。例如，所述多个单晶半导体层120中的每个可以包括具有约1.5ev至约5.6ev的带隙能量的材料。例如，所述多个单晶半导体层120中的每个可以包括当具有约2.0ev至约4.0ev的带隙能量时可具有最佳沟道性能的材料。
20.所述多个牺牲层110和所述多个单晶半导体层120可以通过化学气相沉积(cvd)、等离子体增强cvd(pecvd)和原子层沉积(ald)中的至少一种来形成。在一些示例实施方式中，所述多个牺牲层110和所述多个单晶半导体层120中的每个可以通过使用从底部与其接触的层作为籽晶层而形成为单晶态，和/或通过退火形成为单晶态。
21.在一些示例实施方式中，所述多个单晶半导体层120可以包括具有不同厚度的多个第一半导体层120a和多个第二半导体层120b。所述多个第一半导体层120a和所述多个第二半导体层120b可以在垂直方向上(例如在d3方向上)交替地布置。例如，第一半导体层120a和第二半导体层120b可以交替地位于在垂直方向(d3方向)上彼此间隔开的所述多个牺牲层110中的每个上。
22.所述多个牺牲层110和所述多个单晶半导体层120中的每个可以具有几十纳米(nm)的厚度。第一半导体层120a、第二半导体层120b和牺牲层110可以分别具有第一厚度t1、第二厚度t2和第三厚度t3。第一厚度t1可以大于第二厚度t2。在一些示例实施方式中，第一厚度t1可以比第二厚度t2大10nm或更多。在一些示例实施方式中，第三厚度t3可以小于第一厚度t1和第二厚度t2中的每个。
23.在一些示例实施方式中，所述多个单晶半导体层120中的每个可以形成为具有几乎相同的厚度。
24.参照图2a和图2b，可以在多层结构ms上形成第一掩模层132，然后通过使用第一掩
模层132作为蚀刻掩模来形成多个第一堆叠通孔sth1和多个第二堆叠通孔sth2，该多个第一堆叠通孔sth1和该多个第二堆叠通孔sth2穿过多层结构ms暴露基板102。第一掩模层132可以具有对应于所述多个第一堆叠通孔sth1和所述多个第二堆叠通孔sth2的多个开口。在一些示例实施方式中，第一掩模层132可以包括硬掩模材料，诸如硅氮化物。在一些示例实施方式中，所述多个第一堆叠通孔sth1和所述多个第二堆叠通孔sth2中的每个可以具有渐缩形状，该渐缩形状具有朝向基板102逐渐减小的水平宽度。
25.所述多个第二堆叠通孔sth2可以具有椭圆形平面形状(其具有在第一水平方向(d1方向)上的长轴和在第二水平方向(d2方向)上的短轴)，或者可以具有矩形平面形状(其具有在第一水平方向(d1方向)上的长轴和在第二水平方向(d2方向)上的短轴并具有圆的拐角)。
26.在一些示例实施方式中，所述多个第一堆叠通孔sth1可以具有圆形、椭圆形、带有圆的拐角的正方形、或带有圆的拐角的矩形的平面形状。在一些示例实施方式中，所述多个第一堆叠通孔sth1在第一水平方向(d1方向)上的宽度可以小于所述多个第二堆叠通孔sth2在第一水平方向(d1方向)上的宽度，并且所述多个第一堆叠通孔sth1在第二水平方向(d2方向)上的宽度可以与所述多个第二堆叠通孔sth2在第二水平方向(d2方向)上的宽度基本上相同。
27.第一堆叠通孔sth1和第二堆叠通孔sth2可以在第一水平方向(d1方向)上彼此间隔开。在一些示例实施方式中，所述多个第一堆叠通孔sth1中的一个和所述多个第二堆叠通孔sth2中的另一个可以在第一水平方向(d1方向)上分别在所述多个第二堆叠通孔sth2中的一个的两侧间隔开。
28.多个第一堆叠通孔sth1可以通过在与第一水平方向(例如，d1方向)正交的第二水平方向(d2方向)上彼此间隔开而布置在一条线上，多个第二堆叠通孔sth2可以通过在第二水平方向(例如，d2方向)上彼此间隔开而布置在一条线上。
29.通过在第二水平方向(d2方向)上彼此间隔开而布置在一条线上的多个第一堆叠通孔sth1中的每个在第一水平方向(d1方向)上的两端中的一端可以面对多个第二堆叠通孔sth2中的相应一个，并且其另一端可以面对与所述多个第二堆叠通孔sth2中的所述相应一个相反的一侧。
30.第一宽度w1(其是在第一水平方向(d1方向)上彼此相邻的第一堆叠通孔sth1和第二堆叠通孔sth2之间的小宽度，例如最小宽度)可以小于第二宽度w2(其是在第二水平方向(d2方向)上彼此相邻的两个第一堆叠通孔sth1之间的小宽度(例如最小宽度)，或者在第二水平方向(d2方向)上彼此相邻的两个第二堆叠通孔sth2之间的小/最小宽度)。
31.关于沿着在第一水平方向(d1方向)上彼此相邻的两个第二堆叠通孔sth2之间在第二水平方向(d2方向)上延伸的虚拟线，多个第一堆叠通孔sth1和多个第二堆叠通孔sth2可以是镜像对称的。例如，一个第一堆叠通孔sth1、一个第二堆叠通孔sth2、另一个第二堆叠通孔sth2和另一个第一堆叠通孔sth1可以在第一水平方向(d1方向)上彼此间隔开。
32.现在参照图3a至图3c，形成填充所述多个第一堆叠通孔sth1和所述多个第二堆叠通孔sth2的第一掩埋绝缘层134。在一些示例实施方式中，第一掩埋绝缘层134可以包括硅氧化物、硅氮氧化物、含碳的硅氧化物、含碳的硅氮化物和含碳的硅氮氧化物中的任何一种或至少一种。
33.可以形成覆盖多层结构ms和第一掩埋绝缘层134的第二掩模层136，然后可以通过使用第二掩模层136作为蚀刻掩模来形成穿过多层结构ms和第一掩埋绝缘层134暴露基板102的第一凹陷str1和第二凹陷str2。第二掩模层136可以具有对应于第一凹陷str1和第二凹陷str2的多个开口。在一些示例实施方式中，第二掩模层136可以包括硅氮化物。
34.第一凹陷str1和第二凹陷str2中的每个可以具有在第二水平方向(d2方向)上延伸的形状。在一些示例实施方式中，第一凹陷str1和第二凹陷str2中的每个可以具有渐缩形状，该渐缩形状具有朝向基板102逐渐减小的水平宽度。
35.第一凹陷str1可以在多个第一堆叠通孔sth1的在第一水平方向(d1方向)上的两端中的所述另一端之上沿第二水平方向(例如d2方向)延伸，所述另一端与多个第二堆叠通孔sth2相反。第一掩埋绝缘层134的填充所述多个第一堆叠通孔sth1的部分可以暴露在第一凹陷str1的内侧表面上。
36.第二凹陷str2可以在第一水平方向(d1方向)上彼此相邻的两个第二堆叠通孔sth2的面对端之上沿第二水平方向(d2方向)延伸。第一掩埋绝缘层134的填充多个第二堆叠通孔sth2的部分可以暴露在第二凹陷str2的内侧表面上。
37.参照图4a至图4c，形成填充第一凹陷str1的掩埋结构140，然后去除第二掩模层136，并且去除填充所述多个第一堆叠通孔sth1和所述多个第二堆叠通孔sth2的第一掩埋绝缘层134。
38.在一些示例实施方式中，掩埋结构140可以包括衬垫层142、掩埋层144和覆盖层146。衬垫层142可以共形地覆盖第一凹陷str1的底表面和侧表面。掩埋层144可以覆盖衬垫层142并填充第一凹陷str1。覆盖层146可以覆盖衬垫层142的顶表面和掩埋层144的顶表面。在一些示例实施方式中，衬垫层142和覆盖层146可以包括硅氮化物。在一些示例实施方式中，掩埋层144可以包括硅氧化物、硅氮氧化物、含碳的硅氧化物、含碳的硅氮化物和含碳的硅氮氧化物中的任何一种或至少一种。
39.参照图5a至图5c，通过经由所述多个第一堆叠通孔sth1和所述多个第二堆叠通孔sth2去除所述多个牺牲层110，可以在所述多个单晶半导体层120之间形成多个第一间隙110g。所述多个第一间隙110g可以通过由各向同性蚀刻去除所述多个牺牲层110来形成，该各向同性蚀刻相对于基板102、所述多个单晶半导体层120、衬垫层142和覆盖层146具有选择性蚀刻速率。
40.参照图6a至图6d，通过去除所述多个单晶半导体层120的通过图5a至图5c所示的所述多个第一堆叠通孔sth1、所述多个第二堆叠通孔sth2和所述多个第一间隙110g暴露的部分，可以形成多个单晶条带120s。在一些示例实施方式中，所述多个单晶条带120s中的每个可以具有约5nm至约15nm的厚度。例如，所述多个单晶条带120s中的每个可以具有约10nm的厚度。所述多个单晶条带120s中的每个的水平宽度可以小于所述多个单晶半导体层120的水平宽度。
41.所述多个单晶条带120s可以通过由各向同性蚀刻(例如，由湿法蚀刻)去除所述多个单晶半导体层120的一部分来形成，该各向同性蚀刻相对于衬垫层142和覆盖层146具有选择性蚀刻速率。在一些示例实施方式中，在形成所述多个单晶条带120s的工艺中，也可以去除基板102的暴露在所述多个第一堆叠通孔sth1和所述多个第二堆叠通孔sth2的底表面处的部分。
42.在一些示例实施方式中，当所述多个单晶半导体层120包括具有不同/可变厚度的所述多个第一半导体层120a和所述多个第二半导体层120b时，可以完全地去除具有相对较小厚度的所述多个第二半导体层120b，并且所述多个第一半导体层120a中的仅一部分可以保留作为所述多个单晶条带120s。在一些示例实施方式中，当所述多个单晶半导体层120中的每个具有几乎相同的厚度时，所述多个单晶半导体层120的每个的一部分可以保留作为所述单晶条带120s。
43.通过去除所述多个单晶半导体层120的一部分，图5a至图5c所示的所述多个第一堆叠通孔sth1和所述多个第二堆叠通孔sth2可以变成或对应于图6a至图6d所示的在水平方向上延伸的多个第一堆叠通孔sth1e和多个第二堆叠通孔sth2e，并且图5a至图5c所示的所述多个第一间隙110g可以变成通过去除所述多个单晶半导体层120的一部分而在垂直方向(例如d3方向)上扩展的多个第一扩展间隙110ge。
44.参照图7a和图7b，可以形成覆盖所述多个单晶条带120s的表面的多个支撑绝缘层152和覆盖所述多个支撑绝缘层152的表面的分隔绝缘层154。分隔绝缘层154可以一体地形成，同时覆盖所述多个支撑绝缘层152的表面。
45.所述多个支撑绝缘层152中的每个可以形成为具有一厚度，使得所述多个支撑绝缘层152的分别覆盖所述多个单晶条带120s的部分彼此间隔开，而不在垂直方向(例如d3方向)上彼此接触。分隔绝缘层154可以形成为具有一厚度，使得分隔绝缘层154覆盖每个支撑绝缘层152的表面并填充在垂直方向(d3方向)上彼此相邻且彼此间隔开的两个支撑绝缘层152的部分之间。每个支撑绝缘层152的厚度和分隔绝缘层154的厚度可以通过考虑每个第一扩展间隙110ge的垂直高度来确定。
46.在一些示例实施方式中，尽管没有被示出，但是支撑绝缘层152和分隔绝缘层154也可以形成在基板102的暴露表面上，或者形成在基板102的暴露表面和掩埋结构140的暴露表面中的每个上。分隔绝缘层154的形成在基板102的暴露表面和/或掩埋结构140的暴露表面上的部分可以在将参照图8a和图8b描述的形成分隔绝缘图案154p的工艺中被完全地(例如全部地和/或干净地)去除，并且支撑绝缘层152的形成在基板102的暴露表面和/或掩埋结构140的暴露表面上的部分可以在将参照图9a和图9b描述的形成支撑图案152p的工艺中被完全地去除。
47.参照图8a和图8b，分隔绝缘层154的一部分被去除以形成多个分隔绝缘图案154p，多个分隔绝缘图案154p是分隔绝缘层154的部分、在垂直方向(d3方向)上排列在一条线上、并布置在所述多个支撑绝缘层152的部分之间。每个分隔绝缘图案154p可以形成为使得其在第一水平方向(d1方向)上的宽度小于每个支撑绝缘层152的宽度。
48.所述多个分隔绝缘图案154p可以通过调整分隔绝缘层154的被去除量而形成，使得分隔绝缘图案154p的覆盖所述多个支撑绝缘层152的侧表面的部分被完全地(例如，全部地和/或干净地)去除，并且分隔绝缘层154的填充在垂直方向(d3方向)上彼此相邻的两个支撑绝缘层152的部分之间的部分没有被完全地去除。
49.参照图9a至图9b，通过去除所述多个支撑绝缘层152的一部分，作为所述多个支撑绝缘层152的部分的多个支撑图案152p分别形成在所述多个分隔绝缘图案154p和所述多个单晶条带120s之间。
50.所述多个支撑图案152p可以通过去除除了所述多个支撑绝缘层152的在所述多个
分隔绝缘图案154p和所述多个单晶条带120s之间的部分之外的其余部分来形成。
51.参照图10a至图10d，通过去除多个单晶条带120s的一部分，形成多个单晶条120sr，每个单晶条120sr布置在垂直方向(例如d3方向)上的两个分隔绝缘图案154p之间的彼此相邻的两个支撑图案152p的部分之间。所述多个单晶条120sr可以具有在第一水平方向(例如d1方向)上延伸并在垂直方向(例如d3方向)上具有几乎相同的厚度的条形。
52.由图9a和图9b所示的所述多个单晶条带120s限定的所述多个第一堆叠通孔sth1e和所述多个第二堆叠通孔sth2e可以变成或者可以对应于图10a至图10d所示的多个第一堆叠通孔sth1ea和多个第二堆叠通孔sth2ea(其由所述多个支撑图案152p限定并具有稍微修改的形状)。
53.在沿第二水平方向(例如d2方向)彼此相邻的两个第一堆叠通孔sth1ea和在第一水平方向(例如d1方向)上与所述两个第一堆叠通孔sth1ea相邻并在第二水平方向(例如d2方向)上彼此相邻的两个第二堆叠通孔sth2ea的中间，每个支撑图案152p可以具有主支撑部分152pm，该主支撑部分152pm在第一水平方向(d1方向)和第二水平方向(例如d2方向)中的每个上具有相对大的宽度。
54.在相同的垂直高度(vertical level)/在相同的平面处，多个支撑图案152p可以具有多个主支撑部分152pm、以及连接在所述多个主支撑部分152pm之间的多个第一支撑延伸部分152pb1和多个第二支撑延伸部分152pb2。所述多个第一支撑延伸部分152pb1中的每个可以位于在第一水平方向(d1方向)上彼此相邻的第一堆叠通孔sth1ea和第二堆叠通孔sth2ea之间。所述多个第二支撑延伸部分152pb2中的每个可以位于在第二水平方向(d2方向)上彼此相邻的两个第一堆叠通孔sth1ea之间和/或在第二水平方向(d2方向)上彼此相邻的两个第二堆叠通孔sth2ea之间。第三宽度w3(其是所述多个第一支撑延伸部分152pb1中的每个在第一水平方向(d1方向)上的最小宽度)可以小于第四宽度w4(其是所述多个第二支撑延伸部分152pb2中的每个在第二水平方向(d2方向)上的最小宽度)。第三宽度w3可以小于图2a所示的第一宽度w1，第四宽度w4可以小于图2a所示的第二宽度w2。
55.所述多个单晶条120sr中的每个可以具有在垂直方向(例如d3方向)上的两个分隔绝缘图案154p之间的彼此相邻的两个主支撑部分152pm之间的扩展部分120sc，该扩展部分120sc在第二水平方向(例如d2方向)上具有相对大的宽度。所述多个单晶条120sr中的每个的除了扩展部分120sc之外的其余部分可以在第二水平方向(d2方向)上具有几乎相同的宽度。在垂直方向(d3方向)上的两个分隔绝缘图案154p之间的彼此相邻的两个支撑图案152p之间可以形成第二间隙120g，第二间隙120g是所述多个单晶条带120s中的每个的一部分从其被去除的空间。
56.在垂直方向(d3方向)上的两个分隔绝缘图案154p之间的彼此相邻的两个支撑图案152p中的第一支撑延伸部分152pb1之间，可以不布置所述多个单晶条120sr中的每个，并且可以仅形成第二间隙120g。在垂直方向(d3方向)上的两个分隔绝缘图案154p之间的彼此相邻的两个支撑图案152p中的第二支撑延伸部分152pb2之间，可以形成单晶条120sr和第二间隙120g两者。在垂直方向(d3方向)上的两个分隔绝缘图案154p之间的彼此相邻的两个支撑图案152p中的第二支撑延伸部分152pb2之间，第二间隙120g可以在单晶条120sr的在第二水平方向(d2方向)上的两侧并在第一水平方向(d1方向)上延伸。
57.现在参照图11a和图11b，形成覆盖所述多个单晶条120sr、所述多个支撑图案152p
和所述多个分隔绝缘图案154p的多层结构并填充所述多个第一堆叠通孔sth1ea、所述多个第二堆叠通孔sth2ea和多个第二间隙120g的第二掩埋绝缘层162，然后形成覆盖第二掩埋绝缘层162并暴露掩埋结构140的上表面的至少一部分的第三掩模层164。在一些示例实施方式中，第二掩埋绝缘层162可以包括硅氧化物、硅氮氧化物、含碳的硅氧化物、含碳的硅氮化物和含碳的硅氮氧化物中的任何一种或至少一种，并且第三掩模层164可以包括硅氮化物。
58.参照图12a和图12b，填充第一凹陷str1的掩埋结构140被去除，然后所述多个支撑图案152p的一部分通过第一凹陷str1被去除。
59.在去除所述多个支撑图案152p的一部分的工艺中，所述多个单晶条120sr的一部分和所述多个分隔绝缘图案154p的一部分可以不被去除并插设在所述多个支撑图案152p的剩余部分中，并且所述多个单晶条120sr的剩余部分和所述多个分隔绝缘图案154p的剩余部分可以暴露在所述多个支撑图案152p的所述部分从其已经被去除的空间中。
60.例如，所述多个单晶条120sr的部分和所述多个分隔绝缘图案154p的部分可以被掩埋在所述多个支撑图案152p的剩余部分中，并且所述多个单晶条120sr的剩余部分和所述多个分隔绝缘图案154p的剩余部分可以从所述多个支撑图案152p的剩余部分在第一水平方向(d1方向)上朝向第一凹陷str1突出。
61.在去除所述多个支撑图案152p的部分的工艺中，也可以去除所述多个分隔绝缘图案154p的一部分。例如，所述在多个分隔绝缘图案154p中的每个在第一水平方向(d1方向)上的两端当中，远离第二凹陷str2的一端的一部分可以被去除，使得从所述多个支撑图案152p在第一水平方向(d1方向)上突出的所述多个分隔绝缘图案154p的延伸长度小于所述多个单晶条120sr的延伸长度。
62.在去除掩埋结构140和所述多个支撑图案152p的所述部分的工艺中，也可以去除第三掩模层164的一部分，从而减小第三掩模层164的高度和宽度。
63.参照图13a和图13b，在图12a和图12b的暴露表面上形成间隔物衬垫材料层，形成覆盖该间隔物衬垫材料层的间隔物掩埋材料层，然后去除间隔物衬垫材料层的一部分和间隔物掩埋材料层的一部分，从而形成覆盖在垂直方向(d3方向)上相邻的所述多个单晶条120sr和所述多个分隔绝缘图案154p之间的部分空间的内表面的间隔物衬垫层172和填充所述部分空间的间隔物掩埋层174。在一些示例实施方式中，间隔物衬垫层172可以包括硅氮化物，间隔物掩埋层174可以包括硅氧化物、硅氮氧化物、含碳的硅氧化物、含碳的硅氮化物和含碳的硅氮氧化物中的任何一种。
64.在形成间隔物衬垫层172和间隔物掩埋层174之后，形成覆盖在形成间隔物衬垫层172和间隔物掩埋层174之后仍然被暴露的表面的栅极电介质层182、以及覆盖栅极电介质层182并填充在所述多个单晶条120sr和所述多个分隔绝缘图案154p之间的空间的其余部分的内侧中的一部分的栅电极层184。栅电极层184可以通过形成栅电极材料层(该栅电极材料层覆盖栅极电介质层182并填充第一凹陷str1)、然后去除栅电极材料层的一部分来形成，使得栅电极材料层的剩余部分仅保留在所述多个单晶条120sr和所述多个分隔绝缘图案154p之间的所述空间的其余部分的内侧中的所述部分中。
65.栅极电介质层182可以包括选自硅氧化物、高k电介质材料和具有比硅氧化物高的介电常数的铁电材料中的至少一种。在一些示例实施方式中，栅极电介质层182可以具有包
括硅氧化物的第一电介质层和包括选自高k电介质材料和铁电材料中的至少一种的第二电介质层的多层结构。例如，高k电介质材料和铁电材料可以包括选自铪氧化物(hfo)、铪硅酸盐(hfsio)、铪氮氧化物(hfon)、铪硅氮氧化物(hfsion)、镧氧化物(lao)、镧铝氧化物(laalo)、锆氧化物(zro)、锆硅酸盐(zrsio)、锆氮氧化物(zron)、锆硅氮氧化物(zrsion)、钽氧化物(tao)、钛氧化物(tio)、钡锶钛氧化物(basrtio)、钡钛氧化物(batio)、锆钛酸铅(pzt)、钽酸锶铋(sbt)、铋铁氧化物(bfo)、锶钛氧化物(srtio)、钇氧化物(yo)、铝氧化物(alo)和铅钪钽氧化物(pbsctao)中的至少一种。
66.在一些示例实施方式中，栅电极层184可以包括覆盖栅极电介质层182的导电阻挡层和覆盖导电阻挡层的导电填充层。导电阻挡层可以包括例如金属、导电的金属氮化物、导电的金属硅化物或其组合。例如，导电阻挡层可以包括钛氮化物(tin)。导电填充层可以包括例如掺杂的硅、钌(ru)、钌氧化物(ruo)、铂(pt)、铂氧化物(pto)、铱(ir)、铱氧化物(iro)、锶钌氧化物(sro)、钡锶钌氧化物(bsro)、钙钌氧化物(caro)、钡钌氧化物(baruo)、镧锶钴氧化物(la(sr,co)o)、钛(ti)、tin、钨(w)、钨氮化物(wn)、钽(ta)、钽氮化物(tan)、钛铝氮化物(tialn)、钛硅氮化物(tisin)、钽铝氮化物(taaln)、钽硅氮化物(tasin)、或其组合。在一些示例实施方式中，导电填充层可以包括w。
67.尽管图13a和图13b示出栅极电介质层182覆盖基板102、第二掩埋绝缘层162和第三掩模层164中的每个的表面，但是发明构思不限于此。在一些示例实施方式中，栅极电介质层182可以不覆盖基板102、第二掩埋绝缘层162和第三掩模层164中的每个的表面的至少一部分。
68.参照图14a和图14b，形成在垂直方向(d3方向)上填充在所述多个单晶条120sr和所述多个分隔绝缘图案154p之间的空间的多个间隔物覆盖层192，并且所述多个单晶条120sr的一部分(其从所述多个支撑图案152p在第一水平方向(d1方向)上比所述多个分隔绝缘图案154p进一步突出)以及栅极电介质层182的覆盖该进一步突出部分的部分被去除。所述多个单晶条120sr的面对第一凹陷str1的端部可以被暴露。在一些示例实施方式中，所述多个间隔物覆盖层192中的每个可以包括硅氮化物。在一些示例实施方式中，所述多个间隔物覆盖层192的一部分可以覆盖基板102的表面，该表面通过第一凹陷str1的底表面暴露。
69.在一些示例实施方式中，多个第一源极-漏极区122可以通过将杂质注入到所述多个单晶条120sr的通过第一凹陷str1暴露的端部中来形成。
70.此后，形成与所述多个第一源极-漏极区122接触并填充第二掩埋绝缘层162之间的空间的多条位线194，第二掩埋绝缘层162填充所述多个第一堆叠通孔sth1ea。所述多条位线194可以沿着填充所述多个第一堆叠通孔sth1ea的第二掩埋绝缘层162之间在垂直方向(d3方向)上延伸，并分别与在垂直方向(d3方向)上对准的所述多个第一源极-漏极区122接触。例如，所述多条位线194中的每条可以包括掺杂的半导体材料(诸如掺有杂质的硅或掺有杂质的锗)、导电的金属氮化物(诸如tin或tan)、金属(诸如w、ti或ta)以及金属半导体化合物(诸如钨硅化物、钴硅化物或钛硅化物)中的任何一种。
71.在一些示例实施方式中，所述多条位线194中的每条可以包括与第一源极-漏极区122接触的导电阻挡层和覆盖导电阻挡层的导电填充层。导电阻挡层可以包括例如金属、导电的金属氮化物、导电的金属硅化物或其组合。例如，导电阻挡层可以包括tin。导电填充层
可以包括例如掺杂的硅、ru、ruo、pt、pto、ir、iro、sro(srruo)、bsro((ba,sr)ruo)、cro(caruo)、baruo、la(sr,co)o、ti、tin、w、wn、ta、tan、tialn、tisin、taaln、tasin或其组合。在一些示例实施方式中，导电填充层可以包括w。
72.参照图14a至图15b，形成填充第一凹陷str1的第三掩埋绝缘层196，去除第三掩模层164，并且去除填充第二凹陷str2的掩埋结构140。在一些示例实施方式中，第三掩埋绝缘层196可以包括硅氧化物。在去除填充第二凹陷str2的掩埋结构140之后，通过经由第二凹陷str2去除所述多个支撑图案152p来形成与第二凹陷str2连通的去除空间152r。
73.在形成去除空间152r的工艺中，可以不去除所述多个单晶条120sr和所述多个分隔绝缘图案154p，使得所述多个单晶条120sr的一部分和所述多个分隔绝缘图案154p的一部分暴露在去除空间152r中。
74.也就是，所述多个单晶条120sr的一部分和所述多个分隔绝缘图案154p的一部分可以被间隔物衬垫层172和间隔物掩埋层174围绕，并且所述多个单晶条120sr的其余部分和所述多个分隔绝缘图案154p的其余部分可以在第一水平方向(d1方向)上从间隔物衬垫层172和间隔物掩埋层174朝向第二凹陷str2突出。
75.在去除所述多个支撑图案152p的工艺中，也可以去除所述多个分隔绝缘图案154p的一部分。例如，由于所述多个分隔绝缘图案154p中的每个在第一水平方向(d1方向)上的两端当中的面对第二凹陷str2的另一端的一部分被去除，所以在第一水平方向(d1方向)上从间隔物衬垫层172和间隔物掩埋层174朝向第二凹陷str2突出的所述多个分隔绝缘图案154p的延伸长度可以小于所述多个单晶条120sr的延伸长度。
76.图16a和图16b是根据发明构思的一些示例实施方式的半导体存储器件1的示意图。具体地，图16a是半导体存储器件1的俯视图，图16b是沿着图16a的线c-c'截取的截面图。
77.参照图16a至图16b，所述多个单晶条120sr的在第一水平方向(d1方向)上从间隔物衬垫层172和间隔物掩埋层174朝向第二凹陷str2突出的部分被去除。在一些示例实施方式中，多个第二源极-漏极区126可以通过将杂质注入到所述多个单晶条120sr的通过第二凹陷str2暴露的另一端中来形成。所述多个单晶条120sr的通过形成所述多个第二源极-漏极区126而保留的部分可以被称为多个单晶沟道层124。第一源极-漏极区122、单晶沟道层124和第二源极-漏极区126可以被称为晶体管主体部分120bd。晶体管主体部分120bd可以完全包括单晶半导体材料。例如，第一源极-漏极区122、单晶沟道层124和第二源极-漏极区126中的每个可以包括单晶半导体材料。晶体管主体部分120bd、栅极电介质层182和栅电极层184可以形成或对应于单元晶体管tr。
78.半导体存储器件1可以包括连接到第二源极-漏极区126的信息存储元件。信息存储元件可以是其中可存储数据的存储元件。在一些示例实施方式中，信息存储元件可以是或可以包括单元电容器；然而，示例实施方式不限于此。例如，信息存储元件可以是或包括存储元件，诸如忆阻器和/或具有滞后特性的非线性存储元件。
79.杂质区域104可以通过经由第二凹陷str2将杂质注入到基板102的一部分中而形成。共形地覆盖第二凹陷str2中的暴露表面的下电极材料层被形成。下电极材料层可以覆盖(例如共形地覆盖)第二源极-漏极区126的表面、间隔物衬垫层172的表面、间隔物掩埋层174的表面和分隔绝缘图案154p的表面。此后，具有中空的圆筒形状的多个下电极层210可
以通过去除下电极材料层的覆盖所述多个分隔绝缘图案154p的面对第二凹陷str2的另一端的部分来形成，该中空的圆筒形状具有在第一水平方向(d1方向)上面对第二凹陷str2的开口部分和在第一水平方向(d1方向)上面对第二源极-漏极区126的封闭部分。
80.在一些示例实施方式中，可以暴露所述多个分隔绝缘图案154p的所述另一端的表面，然后可以去除所述多个分隔绝缘图案154p的所述另一端的一部分。在一些示例实施方式中，所述多个分隔绝缘图案154p的一部分可以不被去除。
81.可以形成共形地覆盖所述多个下电极层210的电容器电介质层220和覆盖电容器电介质层220并填充第二凹陷str2的上电极层230，以形成包括单元电容器200的半导体存储器件1，该单元电容器200包括下电极层210、电容器电介质层220和上电极层230。电容器电介质层220可以覆盖杂质区域104的至少一部分。
82.在一些示例实施方式中，包括在半导体存储器件1中的信息存储元件可以包括使用磁隧道结图案的存储元件或者使用包括相变材料的可变电阻器的存储元件。磁性隧道结图案可以包括具有被固定到一个方向的磁化方向的固定层、具有可改变为平行于或半平行于固定层的磁化方向的磁化方向的自由层、以及在固定层和自由层之间的隧道势垒层。可变电阻器可以包括根据温度可在晶体结构和非晶结构之间发生可逆相变的材料。例如，可变电阻器可以包括其中作为硫族元素的碲(te)和硒(se)中的至少一种与ge、锑(sb)、铋(bi)、铅(pb)、锡(sn)、银(ag)、砷(as)、硫(s)、si、铟(in)、ti、镓(ga)、磷(p)、氧(o)和碳(c)中的至少一种结合的化合物。在一些示例实施方式中，可变电阻器可以包括gesbte、geteas、sbtese、gete、sbte、setesn、getese、sbsebi、gebite、geteti、inse、gatese和insbte中的至少一种，或者具有其中包括ge的层和不包括ge的层交替堆叠的超晶格结构(例如，其中gete层和sbte层交替堆叠的结构)。
83.电容器电介质层220可以覆盖所述多个圆筒形下电极层210中的每个的内表面和外表面的至少一部分。在一些示例实施方式中，电容器电介质层220可以完全覆盖所述多个圆筒形下电极层210中的每个的内表面，并覆盖其外表面的一部分。在一些示例实施方式中，电容器电介质层220可以完全覆盖所述多个圆筒形下电极层210中的每个的内表面和外表面。上电极层230可以填充所述多个圆筒形下电极层210中的每个的内部。例如，所述多个圆筒形下电极层210中的每个可以具有90度旋转的u形垂直截面，其开口部分面对与第二源极-漏极区126相反的方向，例如该开口部分面对上电极层230。
84.下电极层210可以包括金属、导电的金属氮化物、导电的金属硅化物或其组合。例如，下电极层210可以包括高熔点金属层，诸如钴(co)、ti、镍(ni)、w和钼(mo)中的至少一种。例如，下电极层210可以包括金属氮化物层，诸如tin层、tisin层、tialn层、tan层、tasin层、taaln层和wn层中的至少一种。
85.电容器电介质层220可以包括从高k电介质材料和具有比硅氧化物高的介电常数的铁电材料当中选择的至少一种。例如，电容器电介质层220可以包括金属氧化物和钙钛矿结构电介质材料中的至少一种。在一些示例实施方式中，电容器电介质层220可以包括从hfo、hfsio、hfon、hfsion、lao、laalo、zro、zrsio、zron、zrsion、tao、tio、basrtio、batio、pzt、sbt、bfo、srtio、yo、alo和pbsctao当中选择的至少一种材料。
86.上电极层230可以包括例如掺杂的硅、ru、ruo、pt、pto、ir、iro、sro(srruo)、bsro((ba,sr)ruo)、cro(caruo)、baruo、la(sr,co)o、ti、tin、w、wn、ta、tan、tialn、tisin、
taaln、tasin或其任意组合。在一些示例实施方式中，上电极层230可以包括w。
87.第一凹陷str1和第二凹陷str2中的每个可以具有渐缩形状，该渐缩形状具有朝向基板102逐渐减小的宽度。因此，在垂直方向(d3方向)上彼此间隔开的多个晶体管主体部分120bd的面对第一凹陷str1的端部可以在不同于垂直方向(d3方向)的倾斜方向上对齐。在所述多个晶体管主体部分120bd中的每个和所述多个单元电容器200中的每个之间的边界可以对应于所述多个支撑图案152p中的每个的其一部分已经被去除的一端，该一端面对第一凹陷str1并参照图12a和图12b进行描述。由于所述多个支撑图案152p通过第一凹陷str1被去除，所以在多个晶体管主体部分120bd中的每个和所述多个单元电容器200中的每个之间的边界也可以对应于第一凹陷str1的内壁的斜率。因此，所述多个晶体管主体部分120bd中的每个的两端之间在第一水平方向(d1方向)上的长度可以具有几乎相同的值。例如，远离基板102的晶体管主体部分120bd的长度lh可以与靠近基板102的晶体管主体部分120bd的长度ll几乎相同。因此，由包括在半导体存储器件1中的所述多个晶体管主体部分120bd形成的多个单元晶体管tr可以具有几乎均一的操作特性。
88.由于所述多个单元电容器200中的所述多个下电极层210在第一水平方向(d1方向)上的长度(即所述多个单元电容器200中的所述多个下电极层210相对于所述多个晶体管主体部分120bd的高度)基于第一凹陷str1的内壁的斜率和第二凹陷str2的内壁的斜率来确定，所以远离基板102的单元电容器200中的下电极层210的高度hh可以小于靠近基板102的单元电容器200中的下电极层210的高度hl。
89.半导体存储器件1可以具有在第一水平方向(d1方向)和第二水平方向(d2方向)中的每个上彼此间隔开并在垂直方向(d3方向)上彼此平行地延伸的多条位线194。所述多个晶体管主体部分120bd可以在第二水平方向(d2方向)和垂直方向(d3方向)中的每个上彼此间隔开，并在第一水平方向(d1方向)上彼此平行地延伸。所述多个晶体管主体部分120bd中的每个可以包括在第一水平方向(d1方向)上依次布置的第一源极-漏极区122、单晶沟道层124和第二源极-漏极区126，并且第一源极-漏极区122可以连接到所述多条位线194中的任何一条。所述多个晶体管主体部分120bd中的每个可以布置在从位线194(第一源极-漏极区122连接到其)起的第一水平方向(d1方向)侧。所述多个单元电容器200可以分别连接到所述多个晶体管主体部分120bd中的所述多个第二源极-漏极区126。彼此连接的晶体管主体部分120bd和单元电容器200可以从位线194在第一水平方向(d1方向)上依次布置，该晶体管主体部分120bd中的第一源极-漏极区122连接到该位线194。例如，位线194和单元电容器200可以布置在连接到其的晶体管主体部分120bd的在第一水平方向(d1方向)上的相反两侧。
90.栅电极层184可以在第一水平方向(d1方向)和垂直方向(d3方向)中的每个上彼此间隔开，并在第二水平方向(d2方向)上彼此平行地延伸。在一些示例实施方式中，栅电极层184可以具有分别覆盖单晶沟道层124的上表面和下表面的双栅极形状。在一些示例实施方式中，栅电极层184可以具有一体地覆盖单晶沟道层124的上表面和下表面以及单晶沟道层124在第二水平方向(d2方向)上的两个侧表面的全环绕栅极形状。栅极电介质层182可以在栅电极层184和单晶沟道层124之间。当栅电极层184具有双栅极形状时，栅极电介质层182可以覆盖单晶沟道层124的上表面和下表面。当栅电极层184具有全环绕栅极形状时，栅极电介质层182可以一体地覆盖单晶沟道层124的上表面和下表面以及单晶沟道层124在第二
水平方向(d2方向)上的两个侧表面。
91.所述多个晶体管主体部分120bd中的每个可以在第一水平方向(d1方向)上的其中间部分处具有扩展部分120sc，该扩展部分120sc具有在第二水平方向(d2方向)上凸起地突出的平面形状。扩展部分120sc可以在第二水平方向(d2方向)上具有比晶体管主体部分120bd的其余部分相对更大的宽度。单晶沟道层124的一部分可以是扩展部分120sc的至少一部分。扩展部分120sc可以是单晶沟道层124的至少一部分，或者是单晶沟道层124的至少一部分和第二源极-漏极区126的一部分。通过在第二水平方向(d2方向)上具有相对较大宽度的扩展部分120sc，包括晶体管主体部分120bd、栅极电介质层182和栅电极层184的单元晶体管tr可以具有沟道宽度被显著增大的效果。
92.所述多个单元电容器200中的每个可以包括下电极层210、电容器电介质层220和上电极层230。下电极层210可以连接到第二源极-漏极区126。下电极层210可以具有中空的圆筒形状，其具有面对第二源极-漏极区126的封闭部分和面对与第二源极-漏极区126相反的方向的开口部分。下电极层210可以具有90度旋转的u形垂直截面，其具有面对上电极层230的开口部分和面对第二源极-漏极区126的封闭部分。
93.晶体管主体部分120bd和单元电容器200可以从位线bl在第一水平方向(d1方向)上依次布置。包括晶体管主体部分120bd、栅极电介质层182和栅电极层184的单元晶体管tr和包括下电极层210、电容器电介质层220和上电极层230的单元电容器200可以形成一个存储单元。
94.在根据发明构思的半导体存储器件1中包括的所述多个晶体管主体部分120bd中的所述多个单晶沟道层124是参照图1a和图1b描述的所述多个单晶半导体层120的一部分。如参照图1a和图1b所述，由于所述多个单晶半导体层120被交替堆叠并与包括单晶半导体材料的所述多个牺牲层110一起形成在包括单晶半导体材料的基板102上，所以所述多个单晶半导体层120可以在形成操作中具有良好的(例如，改善的)单晶特性，因此单晶沟道层124也可以具有良好的(例如，改善的)单晶特性。
95.因此，根据发明构思的半导体存储器件1中包括的多个晶体管可以具有改善的和/或均一的操作特性。
96.图17a至图17c分别是根据发明构思的一些示例实施方式的半导体存储器件的部分的放大截面图。具体地，图17a至图17c是图16b的区域enl的放大截面图。
97.参照图17a，半导体存储器件1a可以具有晶体管主体部分120bda，代替包括在图16a和图16b的半导体存储器件1中的晶体管主体部分120bd。晶体管主体部分120bda可以包括第一源极-漏极区122a、单晶沟道层124和第二源极-漏极区126a。第一源极-漏极区122a和第二源极-漏极区126a中的每个可以包括掺有杂质的多晶半导体材料。
98.第一源极-漏极区122a可以通过去除所述多个单晶条120sr中的每个的一端的经由图14a和图14b中的第一凹陷str1暴露的部分、然后在所去除的空间中填充半导体材料来形成。例如，第一源极-漏极区122a可以包括掺有杂质的多晶硅。第一源极-漏极区122a可以具有在第一水平方向(d1方向)上从位线194朝向第一源极-漏极区122a的内部延伸的第一接缝122s。
99.第二源极-漏极区126a可以通过去除所述多个单晶条120sr中的每个的一端的经由图16a和图16b中的第二凹陷str2暴露的部分、然后在所去除的空间中填充半导体材料来
形成。例如，第二源极-漏极区126a可以包括掺有杂质的多晶硅。第二源极-漏极区126a可以具有在第一水平方向(d1方向)上从下电极层210朝向第二源极-漏极区126a的内部延伸的第二接缝126s。
100.参照图17b，半导体存储器件1b可以具有栅电极层184a，代替包括在参照图16a和图16b描述的半导体存储器件1中的栅电极层184。栅电极层184a可以包括功函数控制层185a和栅极主体层186a。功函数控制层185a可以被布置为远离位线194，栅极主体层186a可以被布置为靠近位线194。
101.栅电极层184a可以通过依次形成功函数控制层185a和栅极主体层186a来形成，代替形成图13a和图13b中的栅电极层184。例如，功函数控制层185a可以包括掺有杂质的多晶硅。例如，栅极主体层186a可以包括ru、ruo、pt、pto、ir、iro、sro(srruo)、bsro((ba,sr)ruo)、cro(caruo)、baruo、la(sr,co)o、ti、tin、w、wn、ta、tan、tialn、tisin、taaln、tasin或其组合。在一些示例实施方式中，栅极主体层186a可以包括w。
102.参照图17c，半导体存储器件1c可以具有栅电极层184b，代替包括在参照图16a和图16b描述的半导体存储器件1中的栅电极层184。栅电极层184b可以包括功函数控制层185b和栅极主体层186b。功函数控制层185b可以被布置为从远离位线194的部分围绕栅极主体层186b的一个端部。栅极主体层186b的远离位线194的所述一个端部可以具有比栅极主体层186b的其余部分更小的宽度和更小的高度。
103.栅电极层184b可以通过依次形成功函数控制层185b和栅极主体层186b来形成，代替形成图13a和图13b中的栅电极层184。
104.图18a至图18c分别是根据发明构思的一些示例实施方式的半导体存储器件的部分的放大透视图和俯视图。具体地，图16b所示的单元晶体管tr可以是图18a至图18c所示的单元晶体管tra、trb和trc之一。
105.参照图18a，单元晶体管tra可以包括晶体管主体部分120bd、栅极电介质层182和栅电极层184。分隔绝缘图案154p可以布置在晶体管主体部分120bd中的单晶沟道层124在第二水平方向(d2方向)上的两侧，并且栅电极层184可以具有覆盖单晶沟道层124的上表面和下表面并覆盖在单晶沟道层124的两侧处的分隔绝缘图案154p的上表面和下表面的双栅极形状。栅电极层184可以在平面图中具有t形。例如，栅电极层184可以具有在一平面上的t形，其中上部水平线朝向第二源极-漏极区126取向并且垂直线朝向第一源极-漏极区122取向。在一些示例实施方式中，在平面图中，栅电极层184可以具有在上部水平线和垂直线之间凹入圆化的t形。栅极电介质层182可以在单晶沟道层124与覆盖单晶沟道层124的上表面和下表面的栅电极层184之间。
106.晶体管主体部分120bd可以包括第一源极-漏极区122、单晶沟道层124和第二源极-漏极区126。晶体管主体部分120bd可以具有在第二水平方向(d2方向)上具有相对较大宽度的扩展部分120sc。扩展部分120sc可以包括单晶沟道层124的一部分和第二源极-漏极区126的一部分。
107.参照图18b，单元晶体管trb可以包括晶体管主体部分120bd、栅极电介质层182a和栅电极层184a。栅电极层184a可以具有覆盖晶体管主体部分120bd中的单晶沟道层124的上表面和下表面并覆盖单晶沟道层124在第二水平方向(d2方向)上的两个侧表面的全环绕栅极形状。栅电极层184a可以在平面图中具有t形。栅极电介质层182a可以在单晶沟道层124
和栅电极层184a之间，该栅电极层184a覆盖单晶沟道层124的上表面和下表面并覆盖单晶沟道层124在第二水平方向(d2方向)上的两个侧表面。
108.晶体管主体部分120bd可以包括第一源极-漏极区122、单晶沟道层124和第二源极-漏极区126。晶体管主体部分120bd可以具有在第二水平方向(d2方向)上具有相对大的宽度的扩展部分120sc。扩展部分120sc可以包括单晶沟道层124的一部分和第二源极-漏极区126的一部分。也就是，扩展部分120sc的一部分可以是单晶沟道层124的一部分，扩展部分120sc的其余部分可以是第二源极-漏极区126的部分。
109.参照图18c，单元晶体管trc可以包括晶体管主体部分120bdb、栅极电介质层182b和栅电极层184b。栅电极层184b可以具有覆盖晶体管主体部分120bd中的单晶沟道层124b的上表面和下表面并覆盖单晶沟道层124b在第二水平方向(d2方向)上的两个侧表面的全环绕栅极形状。栅电极层184b可以在平面图中具有矩形形状，该矩形形状具有四个凹入地凹陷的拐角。栅极电介质层182b可以在单晶沟道层124b和栅电极层184b之间，该栅电极层184b覆盖单晶沟道层124b的上表面和下表面并覆盖单晶沟道层124b在第二水平方向(d2方向)上的两个侧表面。
110.晶体管主体部分120bdb可以包括第一源极-漏极区122、单晶沟道层124b和第二源极-漏极区126b。晶体管主体部分120bdb可以具有在第二水平方向(d2方向)上具有相对大的宽度的扩展部分120sc。扩展部分120sc可以完全是单晶沟道层124b的一部分。
111.图19a和图19b分别是根据发明构思的一些示例实施方式的半导体存储器件的部分的放大透视图和俯视图。图19a和图19b示出图18b所示的单元晶体管trb作为示例，但是可以使用图18a的单元晶体管tra或图18c的单元晶体管trc来代替单元晶体管trb，并且发明构思不限于此。
112.参照图19a，存储单元可以包括单元晶体管trb和单元电容器200。截面图以透视图的形式示出在第一水平方向(例如，d1方向)的垂直方向上沿着线x-x'截取的单元电容器200。
113.单元晶体管trb可以包括晶体管主体部分120bd、栅极电介质层182a和栅电极层184a。第一源极-漏极区122可以连接到位线194，第二源极-漏极区126可以连接到下电极层210。
114.单元电容器200可以包括下电极层210、电容器电介质层220和上电极层230。电容器电介质层220和上电极层230可以覆盖下电极层210的整个内表面(例如，所有的内部侧表面和内部底表面)以及外部侧表面的至少一部分。下电极层210的内部底表面可以表示具有一个封闭侧的中空圆筒形状的封闭部分的内表面。例如，当下电极层210具有中空六面体或六角圆筒形状时，单元电容器200可以具有六面的单个柱体堆叠(one cylinder stacked，ocs)形状。例如，电容器电介质层220可以覆盖下电极层210的四个内部侧表面和内部底表面以及其在第二水平方向(d2方向)上彼此相反的两个外部侧表面，并且上电极层230可以在其间具有电容器电介质层220并覆盖下电极层210的四个内部侧表面和内部底表面以及其在第二水平方向(d2方向)上彼此相反的两个外部侧表面。单元电容器200可以具有六面ocs形状。
115.参照图19b，存储单元可以包括单元晶体管trb和单元电容器200a。截面图以透视图的形式示出在第一水平方向(d1方向)的垂直方向上沿着线y-y'截取的单元电容器200a。
116.单元晶体管trb可以包括晶体管主体部分120bd、栅极电介质层182a和栅电极层184a。第一源极-漏极区122可以连接到位线194，第二源极-漏极区126可以连接到下电极层210。
117.单元电容器200a可以包括下电极层210、电容器电介质层220a和上电极层230a。电容器电介质层220a和上电极层230a可以覆盖下电极层210的整个内表面(例如，所有的内部侧表面和内部底表面)以及所有的外部侧表面。例如，当下电极层210具有中空的六面圆筒形状时，单元电容器200a可以具有八面ocs形状。例如，电容器电介质层220a可以覆盖下电极层210的四个内部侧表面和四个外部侧表面，并且上电极层230a可以使电容器电介质层220a在其间并覆盖下电极层210的四个内部侧表面和四个外部侧表面。
118.图20是根据发明构思的一些示例实施方式的半导体存储器件10中的单元阵列的等效电路图。
119.参照图20，半导体存储器件10可以包括多个存储单元mc，每个存储单元mc包括彼此连接并在第一水平方向(例如d1方向)上排布的单元晶体管tr(例如，存取单元晶体管)和单元电容器cap。所述多个存储单元mc可以通过排布在一条线上并在第一水平方向(d1方向)和垂直方向(d3方向)中的每个上彼此间隔开而形成或对应于子单元阵列sca。可选地或另外地，半导体存储器件10可以包括在第二水平方向(d2方向)上彼此间隔开的多个子单元阵列sca。
120.多行(例如字线wl的多行)可以在第二水平方向(d2方向)上延伸并在第一水平方向(d1方向)和垂直方向(d3方向)上彼此间隔开。多列(例如位线bl)可以在垂直方向(d3方向)上延伸并在第一水平方向(d1方向)和第二水平方向(d2方向)中的每个上彼此间隔开。
121.在一些示例实施方式中，所述多条位线bl中的一些可以通过在第一水平方向(d1方向)上延伸的位线跨接线bls而彼此连接。例如，位线跨接线bls可以将所述多条位线bl当中的沿第一水平方向(d1方向)布置的位线bl彼此连接。
122.多个单元电容器cap可以共同地连接到在第二水平方向(d2方向)和垂直方向(d3方向)上延伸的上电极plate。尽管图20为了绘制的方便示出上电极plate在垂直方向(d3方向)上延伸，但是示例实施方式不限于此，布置在第二水平方向(d2方向)上的上电极plate可以形成为一体。
123.布置在第一水平方向(d1方向)上的单元晶体管tr和单元电容器cap可以布置为关于在第二水平方向(d2方向)和垂直方向(d3方向)上延伸的平面是镜像对称的，上电极plate布置在该平面上。
124.单元晶体管tr可以通过数字接触/位线接触/直接接触dc连接到位线bl，并通过单元接触/掩埋接触bc连接到单元电容器cap。直接接触dc可以是或表示第一源极-漏极区122或者在第一源极-漏极区122和位线194之间的界面(其在图16a和图16b中示出)。掩埋接触bc可以表示第二源极-漏极区126或者在第二源极-漏极区126和下电极层210之间的界面(其在图16a和图16b中示出)。
125.半导体存储器件10可以是图16a和图16b所示的半导体存储器件1、图17a所示的半导体存储器件1a、图17b所示的半导体存储器件1b和图17c所示的半导体存储器件1c中的任何一个。单元晶体管tr可以是或对应于图18a至图18c所示的单元晶体管tra、trb和trc中的任何一个。单元电容器cap可以是或对应于图19a和图19b所示的单元电容器200和200a中的
任何一个。字线wl可以是或对应于图16a和图16b所示的栅电极层184。位线bl可以是或对应于图16a和图16b所示的位线194。
126.示例实施方式不限于上述实施方式。此外，以上实施方式不一定相对于彼此是相互排斥。例如，一些实施方式可以包括参照一个附图描述的特征，并且还可以包括参照另一个附图描述的其它特征。
127.尽管已经参照发明构思的一些示例实施方式具体示出和描述了发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。
128.本技术基于2020年12月2日在韩国知识产权局提交的韩国专利申请第10-2020-0166970号并要求其优先权，该申请的公开内容通过引用整体地结合于此。