应用于高速ADC输入缓冲器的自适应电流产生电路及方法与流程

应用于高速adc输入缓冲器的自适应电流产生电路及方法
技术领域
1.本发明涉及集成电路技术领域，特别是涉及一种应用于高速adc输入缓冲器的自适应电流产生电路及方法。


背景技术：

2.超高速adc(analog-to-digital converter，模数转换器)常常采用输入缓冲器对输入的模拟信号进行处理再输出到adc的内部核心电路，用于抑制封装寄生的电容电感对adc性能的影响并增强输入信号的驱动能力，使输入信号可以更好的被采样电路采样。
3.其中，输入缓冲器的基本结构通常为源跟随器，这使得输入缓冲器的性能和它的电流大小密切相关。当输入信号的频率较低时，输入缓冲器的电流可以比较小就能达到较好的动态性能(即输出信号的无杂散动态范围满足adc的需求)；当输入信号的频率较高时(靠近甚至超过采样频率的一半)，输入缓冲器的电流就必须很大才能将满足性能要求。
4.而传统的输入缓冲器一般直接采用很大的电流来当作输入缓冲器的电流，这样在输入信号频率较低的情况下会造成功耗的浪费，并且动态性能相较于小电流还会因为静态工作点的偏移而导致下降。有些输入缓冲器采用手动修调的方式来避免这个问题，即用户根据输入信号的频率自行调节电流大小，但这又会增加使用难度，不便于用户使用，影响实用性。
5.因此，目前亟需一种输入缓冲器输入电流的自适应调节技术方案。


技术实现要素：

6.鉴于以上所述现有技术的缺点，本发明的目的在于提供一种应用于高速adc输入缓冲器的自适应电流产生技术方案，根据输入缓冲器的输入模拟信号的频率自动调节输入缓冲器的输入电流，以避免过大输入电流带来的功耗浪费、过大输入电流或过小输入电流带来的性能恶化。
7.为实现上述目的及其他相关目的，本发明提供的技术方案如下。
8.一种应用于高速adc输入缓冲器的自适应电流产生电路，包括：
9.反相器驱动链，采集所述输入缓冲器的输入模拟信号，并将所述输入模拟信号转换为第一时钟信号；
10.分频器，接收所述第一时钟信号，对所述第一时钟信号进行分频处理，得到第二时钟信号；
11.频率检测器，接收参考时钟信号和所述第二时钟信号，对所述第二时钟信号进行频率检测，得到鉴频输出信号；
12.低通滤波器，接收所述鉴频输出信号，将所述鉴频输出信号转换为直流形式的鉴频电压；
13.静态比较器组，接收所述鉴频电压和n个不同大小的参考电压，将所述鉴频电压与n个所述参考电压分别进行比较，得到n位数字码；
14.可控电流镜，接收n位所述数字码，在n位所述数字码的控制下为所述输入缓冲器提供大小可调的输入电流；
15.其中，n为大于等于2的整数。
16.可选地，所述反相器驱动链包括：
17.第一反相单元，接所述输入模拟信号的一端，进行连续m次反相，得到并输出所述第一时钟信号；
18.第二反相单元，接所述输入模拟信号的另一端，进行一次反相，悬空不输出；
19.其中，m为大于等于2的整数。
20.可选地，所述第一反相单元包括m个依次级联的cmos反相器，所述第二反相单元包括一个cmos反相器。
21.可选地，在所述第一反相单元中，m个依次级联的所述cmos反相器中的nmos管的宽长比以s为公比呈等比数列分布，m个依次级联的所述cmos反相器中的pmos管的宽长比以s为公比呈等比数列分布，其中，s为大于等于2的整数。
22.可选地，所述分频器包括l个依次级联的d触发器，第i个所述d触发器的正向输出端接第i 1个所述d触发器的时钟端，第j个所述d触发器的反向输出端接第j个所述d触发器的输入端，第一个所述d触发器的时钟端接所述第一时钟信号，第l个所述d触发器的正向输出端输出所述第二时钟信号，其中，l为大于等于2的整数，i为1～l-1的整数，j为1～l的整数。
23.可选地，所述第二时钟信号的频率小于等于所述参考时钟信号频率的一半。
24.可选地，所述频率检测器包括第一反相器、第二反相器、第三反相器、延时反相器链、或非门、第一与非门、第二与非门、第三与非门、第四与非门及rs触发器，所述第一反相器的输入端接所述参考时钟信号，所述第一反相器的输出端接所述第一与非门的第一输入端，所述第一与非门的输出端接所述异或门的第一输入端，所述异或门的输出端经依次串接的所述第二反相器、所述延时反相器链、所述第三反相器后接所述第一与非门的第二输入端，所述第二与非门的第一输入端接所述第二时钟信号，所述第二与非门的输出端接所述rs触发器的直接置位端，所述第二与非门的输出端还接所述第三与非门的第一输入端和所述第四与非门的第一输入端，所述rs触发器的直接复位端接所述第一与非门的第二输入端，所述rs触发器的正向输出端接所述第三与非门的第二输入端，所述第三与非门的输出端接所述异或门的第二输入端，所述rs触发器的正向输出端还接所述第四与非门的第二输入端，所述第四与非门的输出端接所述第二与非门的第二输入端，所述第四与非门的输出端输出所述鉴频输出信号。
25.可选地，所述静态比较器组包括n个并行设置的比较器，n个所述比较器的同相输入端分别接所述鉴频电压，n个所述比较器的反相输入端与n个所述参考电压一一对应连接，每个所述比较器的输出端输出一位数字码。
26.可选地，所述可控电流镜包括：
27.第一电流镜单元，产生第一电流并对所述第一电流进行镜像输出，得到第二电流；
28.第二电流镜单元，包括n条并行设置的电流镜支路，每条所述电流镜支路分别对所述第二电流进行镜像，n条所述电流镜支路与n位所述数字码一一对应连接，所述数字码控制所述电流镜支路的通断状态，n条所述电流镜支路的输出电流汇成所述输入电流。
29.一种应用于高速adc输入缓冲器的自适应电流产生方法，根据所述输入缓冲器的输入模拟信号的频率自动调节所述输入缓冲器的输入电流，所述应用于高速adc输入缓冲器的自适应电流的产生方法包括：
30.采集所述输入模拟信号，并将所述输入模拟信号转换为第一时钟信号；
31.对所述第一时钟信号进行分频处理，得到第二时钟信号；
32.对所述第二时钟信号进行频率检测，得到鉴频输出信号；
33.将所述鉴频输出信号转换为直流形式的鉴频电压；
34.将所述鉴频电压与n个不同大小的参考电压分别进行比较，得到n位数字码；
35.在n位所述数字码的控制下，通过可控电流镜为所述输入缓冲器提供大小可调的输入电流；
36.其中，n为大于等于2的整数。
37.如上所述，本发明的应用于高速adc输入缓冲器的自适应电流产生电路及方法，至少具有以下有益效果：
38.本发明先后依次通过反相器驱动链的转换、分频器的分频、频率检测器的频率检测及低通滤波器的转换，将输入缓冲器的输入模拟信号转换为与输入模拟信号的频率正相关且呈直流形式的鉴频电压，再通过静态比较器组的多次并行比较，得到n位数字码，最后通过n位数字码来控制可控电流镜，可控电流镜在n位数字码的控制下为输入缓冲器提供大小可调的输入电流，输入电流的大小与输入模拟信号的频率大小正相关，即本发明根据输入缓冲器的输入模拟信号的频率大小自适应地调节输入缓冲器的输入电流，这不仅可以有效避免过大输入电流造成的功耗浪费，还可以避免过大输入电流或过小输入电流造成的性能恶化。
附图说明
39.图1显示为源跟随器的基本电路图。
40.图2显示为本发明中应用于高速adc输入缓冲器的自适应电流产生电路的电路图。
41.图3显示为图2中反相器驱动链的电路图。
42.图4显示为图2中分频器的电路图。
43.图5显示为图2中频率检测器的电路图。
44.图6显示为传统普通边沿触发式鉴频鉴相器的电路图。
45.图7显示为图2中静态比较器组的电路图。
46.图8显示为图2中可控电流镜的电路图。
47.图9显示为本发明一实施例中在不同频率输入模拟信号下采用不同输入电流方案的输入缓冲器输出信号有效位数仿真结果示意图。
48.图10显示为本发明一实施例中在不同频率输入模拟信号下采用不同输入电流方案的输入缓冲器输出信号无杂散动态范围仿真结果示意图。
具体实施方式
49.以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实
施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
50.请参阅图1至图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。
51.如前述在背景技术中所述的，发明人研究发现：近年来，不论是军用市场和民用市场，对于超高速adc的需求都非常庞大，而输入缓冲器由于其增强驱动能力、抑制封装寄生的功能，被广泛的应用到超高速adc中，来对输入信号进行预处理；输入缓冲器通常采用源跟随器来作为其基本结构，源跟随器基本电路如图1所示，它由两个nmos管构成，分别为源跟随器管n1和电流镜管n2，n1的源极和n2的漏极相接，同时相接的该点也作为输出端v
out
，n1的漏极接到电源vdd上，n2的源极接地，n1的栅极接输入模拟信号v
in
，n2的栅极接输入电流源信号i
in
；该结构具有很高的输入阻抗和较低的输出阻抗，同时由于电流源信号i
in
可以调节的比较大，使得输出端v
out
点具有很强的驱动能力，便于驱动采样电路，提高采样电路的性能。
52.但是，由源跟随器作为基本结构的输入缓冲器有一个缺点，就是对于不同频率的输入信号，输入缓冲器的电流所需值不同。对于低频输入信号，输入缓冲器只需要较低的电流就能正常工作。但是对于很高的输入频率，输入缓冲器就必须给很大的电流来保证其性能。而传统的输入缓冲器一般直接给一个很大的电流来保证高频输入信号下的性能，这样做的后果是当输入信号为低频信号时，过大的电流会浪费许多功耗，并且性能相较于小电流还会因为静态工作点受到大电流的影响而有不同程度的下降。此外，有些输入缓冲器采用手动修调的方式来避免这个问题，即用户根据输入信号的频率自行调节电流大小，但这又会增加使用难度，不便于用户使用，影响实用性。
53.基于此，本发明提出一种应用于高速adc输入缓冲器的自适应电流产生技术方案，根据输入缓冲器的输入模拟信号的频率大小自适应地调节输入缓冲器的输入电流，具体地：先将输入缓冲器的输入模拟信号转换为与输入模拟信号的频率正相关且呈直流形式的鉴频电压，再通过鉴频电压与多个不同大小参考电压的比较，得到多为数字码，最后利用多为数字码来控制可控电流镜，通过可控电流镜为输入缓冲器提供大小可调的输入电流，且输入电流的大小与输入模拟信号的频率大小正相关，以实现自适应调节。
54.首先，如图2所示，本发明提出一种应用于高速adc输入缓冲器的自适应电流产生电路，其包括：
55.反相器驱动链，采集输入缓冲器的输入模拟信号v
in
，并将输入模拟信号v
in
转换为第一时钟信号clk1；
56.分频器，接收第一时钟信号clk1，对第一时钟信号clk1进行分频处理，得到第二时钟信号clk2；
57.频率检测器，接收参考时钟信号clkr和第二时钟信号clk2，对第二时钟信号clk2进行频率检测，得到鉴频输出信号clk3；
58.低通滤波器，接收鉴频输出信号clk3，将鉴频输出信号clk3转换为直流形式的鉴频电压v1；
59.静态比较器组，接收鉴频电压v1和n个不同大小的参考电压vc1～vcn，将鉴频电压v1与n个参考电压vc1～vcn分别进行比较，得到n位数字码d1～dn；
60.可控电流镜，接收n位数字码d1～dn，在n位数字码d1～dn的控制下为输入缓冲器提供大小可调的输入电流i
in
；
61.其中，n为大于等于2的整数。
62.详细地，如图3所示，反相器驱动链包括：
63.第一反相单元，接输入模拟信号v
in
的一端v
in
，进行连续m次反相，得到并输出第一时钟信号clk1；
64.第二反相单元，接输入模拟信号v
in
的另一端v
in-，进行一次反相，悬空不输出；
65.其中，m为大于等于2的整数，输入模拟信号v
in
为差分信号，两端分别为v
in
与v
in-。
66.更详细地，如图3所示，反相器驱动链由第一反相单元和第二反相单元两部分构成，第一反相单元包括m个依次级联(串联)的cmos反相器，接输入模拟信号v
in
的一端v
in
，它的功能是将模拟输入信号v
in
通过反相器链变为易于处理的第一时钟信号clk1，同时保留其频率信息；第二反相单元仅包括一个cmos反相器，接输入模拟信号v
in
的另一端v
in-，它经过一级反相器后，直接不需要接入后级的反相器，输出直接悬空即可，因为它的目的只是匹配模拟双端输入信号(差分信号)的负载，保证输入模拟信号v
in
的两端v
in
与v
in-的负载是一样的，保持匹配，这样才能够最大程度保证双端输入信号之间的一致性，避免不一致引起的性能下降。
67.更详细地，如图3所示，在第一反相单元中，组成反相器链的反相器由不同宽长比的nmos管和pmos管组成，第一个cmos反相器中pmos管p1的宽长比和nmos管n1的宽长比分别记为和这个尺寸通常较小，其目的是为了减小第一个cmos反相器的输入寄生电容，保证第一个cmos反相器不会过多影响输入模拟信号v
in
的驱动能力而降低adc的性能；而输入模拟信号v
in
的一端v
in
，它经过第一个cmos反相器后，就会继续经过后续第二个cmos反相器、第三个cmos反相器，
……
，直到第m个cmos反相器，进行连续m次反相，得到并输出第一时钟信号clk1，m的数目不做限定，一般为4或5以达到较为合适的驱动能力。
68.同时，在第一反相单元中，除第一个cmos反相器之外，后续cmos反相器的宽长比会等比例增大以增强输出信号的驱动能力，即m个依次级联的cmos反相器中的pmos管的宽长比以s为公比呈等比数列分布，m个依次级联的cmos反相器中的nmos管的宽长比以s为公比呈等比数列分布，其中，s为大于等于2的整数。
69.在本发明的一可选实施例中，s的取值为2，即第一反相单元中第二个cmos反相器的pmos管p2和nmos管n2的宽长比分别为和第一反相单元中第三个cmos反相器的pmos管p3和nmos管n3的宽长比分别为和第一反相单元中第m个cmos反相器的
pmos管pm和nmos管nm的宽长比分别为和
70.详细地，如图4所示，分频器包括l个依次级联的d触发器，第i个d触发器的正向输出端q接第i 1个d触发器的时钟端，第j个d触发器的反向输出端qn接第j个d触发器的输入端din，第一个d触发器的时钟端接第一时钟信号clk1，第l个d触发器的正向输出端q输出第二时钟信号clk2，其中，l为大于等于2的整数，i为1～l-1的整数，j为1～l的整数。
71.其中，分频器由l个d触发器级联，数目l由所需分频大小决定。第一时钟信号clk1从第一个d触发器(即d触发器1)的时钟端输入，正向输出端q接到下一个d触发器的时钟端，反向输出端qn接到当前触发器的(数据)输入端din，以此类推直到最后一个d触发器(即d触发器l)，最后一个d触发器的正向输出就是输出信号，即分频后的第二时钟信号clk2。
72.更详细地，如图4所示，分频器由级联的d触发器构成，它的功能是对较高频率的第一时钟信号clk1进行分频，得到较低频率的第二时钟信号clk2。由于分频器是由级联的d触发器构成的，它内部的d触发器数量l决定了分频的程度，而分频的程度取决于输入模拟信号v
in
的最大频率和频率检测器中参考时钟信号clkr的频率。因为频率检测器的参考时钟信号clkr频率往往都是比较小的，而待检测的时钟信号(即第二时钟信号clk2)频率要低于参考时钟信号clkr的一半，频率检测器才能够正常工作，因此，分频器需要把转化后的第一时钟信号clk1分频到参考时钟信号clkr频率的一半及以下，即第二时钟信号clk2的频率小于等于参考时钟信号clkr频率的一半，以保证后续电路的正常工作。
73.详细地，如图5所示，频率检测器由逻辑门电路组成，它的功能是检测输入的第二时钟信号clk2的频率并输出一个占空比随输入信号(即第二时钟信号clk2)频率变化的信号，实现频率的检测。它的输入信号为分频器提供的第二时钟信号clk2和外部时钟电路提供的参考时钟信号clkr；它的输出信号为鉴频输出信号clk3，该信号的占空比与第二时钟信号clk2的频率相关。
74.详细地，如图5所示，频率检测器包括第一反相器t1、第二反相器t2、第三反相器t3、延时反相器链、或非门u1、第一与非门u2、第二与非门u3、第三与非门u4、第四与非门u5及rs触发器rs1，第一反相器t1的输入端接参考时钟信号clkr，第一反相器t1的输出端接第一与非门u2的第一输入端，第一与非门u2的输出端接异或门u1的第一输入端，异或门u1的输出端经依次串接的第二反相器t2、延时反相器链、第三反相器t3后接第一与非门u2的第二输入端，第二与非门u3的第一输入端接第二时钟信号clk2，第二与非门u3的输出端接rs触发器rs1的直接置位端，第二与非门u3的输出端还接第三与非门u4的第一输入端和第四与非门u5的第一输入端，rs触发器rs1的直接复位端接第一与非门u2的第二输入端，rs触发器rs1的正向输出端接第三与非门u4的第二输入端，第三与非门u4的输出端接异或门u1的第二输入端，rs触发器rs1的正向输出端还接第四与非门u5的第二输入端，第四与非门u5的输出端接第二与非门u3的第二输入端，第四与非门u5的输出端输出鉴频输出信号clk3。
75.更详细地，如图5所示的频率检测器由如图6所示的传统普通边沿触发式鉴频鉴相器改进得到，它同样由逻辑门电路构成，触发器采用rs触发器，通过延时反相器链来增加reset信号的延时，这个反相器链既可以是固定数目的反相器链，也可以是可调的，它的目的是抑制鉴频鉴相器的死区现象。如图6所示，该传统结构输出的信号为up信号和down信号，up信号和down信号共同反映了待检测的第二时钟信号clk2和参考时钟信号clkr的频率
差别和相位差别，实现鉴频鉴相功能。这对于需要精确控制信号相位和频率的锁相环，是很有必要的，但是在本发明中，仅仅只需要判断分频后的第二时钟信号clk2和参考时钟信号clkr的频率关系，并且该分频后的第二时钟信号clk2可以保证其频率低于参考时钟信号clkr的一半，因此，图6所示的传统普通边沿触发式鉴频鉴相器就不是很适用于本发明。
76.因此，为了解决传统普通边沿触发式鉴频鉴相器的不适用问题，本发明提出了一种频率检测器电路，它的电路图如图5所示。如图5-图6所示，本发明的频率检测器和传统普通边沿触发式鉴频鉴相器不同的地方在于：1)、将参考时钟信号clkr和up信号作为输入的第五与非门u6改成仅由参考时钟信号clkr作为输入的第一反相器t1；2)、去掉了up输出端以及产生up信号的第六与非门u7、第七与非门u8；3)、去掉rs触发器rs2，将原本输出到sr触发器结构rs2的两个输入信号改为由参考时钟信号clkr作为输入的第一反相器t1的输出以及reset信号输出到第一与非门u2。
77.更详细地，如图5所示的频率检测器可以输出不同占空比的鉴频输出信号clk3，且鉴频输出信号clk3的占空比随着输入的第二时钟信号clk2的频率变化，这个变化为单调的，即输入的第二时钟信号clk2的频率越大，鉴频输出信号clk3的占空比越大或者越小，以此来实现频率检测的功能。
78.详细地，低通滤波器可以由模拟低通滤波器构成，它的输入信号是频率检测器输出的鉴频输出信号clk3，它的输出信号是鉴频电压v1。它的功能是将占空比不等的鉴频输出信号clk3转化为直流电压信号，即鉴频电压v1，鉴频电压v1的电压大小与鉴频输出信号clk3的占空比正相关，即鉴频输出信号clk3的占空比越大，鉴频电压v1越大。它可以由一阶或者高阶滤波器构成，采用阶数越高的滤波器，输出的鉴频电压v1的信号抖动越小。
79.详细地，如图7所示，静态比较器组包括n个并行设置的比较器(即比较器1～比较器n)，比较器的个数(或者参考电压的个数)n由电流调节的分辨率决定，如果需要更精细的电流调节，则可以增大比较器的个数n；n个比较器的同相输入端分别接鉴频电压v1，n个比较器的反相输入端与n个参考电压vc1～vcn一一对应连接，每个比较器的输出端输出一位数字码，比较器k的输出端输出数字码dk，k为1～n的整数。
80.更详细地，如图7所示，静态比较器组由静态比较器构成，静态比较器的数目取决于参考电压的个数，参考电压vc1～vcn的大小通常从小到大或者从大到小排列，通过将鉴频电压v1和不同大小的参考电压vc1～vcn分别进行比较，可以得到不同的比较结果，该结果为一个n位的数字码(或者温度计码)，该数字码的0或者1的数量决定了鉴频电压v1在哪一个电压范围内，以此作为依据来进行后续输入电流的调节。为了抑制前面低通滤波器输出的鉴频电压v1的抖动，比较器可以设计成迟滞比较器，来避免抖动对比较结果产生的影响。
81.详细地，如图8所示，可控电流镜主要基于普通的共源共栅电流镜结构以及控制开关，控制开关根据静态比较器组的比较结果来控制输出电流的大小，从而实现不同大小的电流输出，即为输入缓冲器提供不同大小的输入电流i
in
。
82.更详细地，在本发明的一可选实施例中，如图8所示，可控电流镜包括：
83.第一电流镜单元，产生第一电流i1并对第一电流i1进行镜像输出，得到第二电流i2；
84.第二电流镜单元，包括n条并行设置的电流镜支路，每条电流镜支路分别对第二电
流i2进行镜像，n条电流镜支路与n位数字码d1～dn一一对应连接，数字码dk控制对应电流镜支路的通断状态，n条电流镜支路的输出电流汇成第三电流i3，第三电流i3即为输入缓冲器的输入电流i
in
。
85.其中，如图8所示，第一电流镜单元包括电阻r1、nmos管n1及nmos管n2，nmos管n1与nmos管n2构成共源共栅的电流镜，电源vdd经依次串联的电阻r1及nmos管n1后到地gnd，构成电流回路，产生第一电流i1，nmos管n1与nmos管n2构成的电流镜对第一电流i1进行镜像输出，在nmos管n2的漏极得到第二电流i2；第二电流镜单元包括n条并行设置的电流镜支路，pmos管p
00
及pmos管p
01
构成第一条电流镜支路，且该电流镜支路的输出受pmos管p
001
的控制，而pmos管p
001
的栅极接数字码d1，pmos管p
00
及pmos管p
02
构成第二条电流镜支路，且该电流镜支路的输出受pmos管p
002
的控制，而pmos管p
002
的栅极接数字码d2，以此类推，
…
，pmos管p
00
及pmos管p
0n
构成第n条电流镜支路，且该电流镜支路的输出受pmos管p
00n
的控制，而pmos管p
00n
的栅极接数字码dn，数字码dk控制对应电流镜支路的通断状态，n条电流镜支路的输出电流汇成输入缓冲器的输入电流i
in
(即第三电流i3)。
86.需要说明的是，一位数字码还可以同时控制两条及两条以上的电流镜支路的通断状态，以简化电路结构；第二电流镜单元中n条并行设置的电流镜支路的电流镜像放大倍数可以视情况调整，如可以等比例增加或者减小，以进一步简化电路结构，在此不再叙述。
87.在本发明的一可选实施例中，为了验证上述应用于高速adc输入缓冲器的自适应电流产生电路的技术效果，在28nm cmos工艺下，对一个高速adc输入缓冲器采用上述应用于高速adc输入缓冲器的自适应电流产生电路。该高速adc输入缓冲器的输入模拟信号v
in
的频率带宽为4g(即输入信号频率范围为dc～4ghz)。
88.根据上述指标确定反相器驱动链中第一反相单元的cmos反相器数量为5，分频器中d触发器数量为3，即8分频，这样分频后的时钟信号频率最大值为500mhz，因此选定参考时钟信号clkr的频率为1g，以保证其频率至少是分频后的第二时钟信号clk2的频率的两倍。同时调节反相器的数量使得分频后的第二时钟信号clk2的频率越小，频率检测器输出信号的占空比越小。低通滤波器采用1阶rc低通滤波器即可，截止频率为1mhz。静态比较器组中的比较器个数为3个，对应的3个参考电压分别为790mv、880mv和940mv，对应的频率为800mhz、1.5ghz、2.5ghz。这样输出的比较器的比较结果就会有四种情况000、001、011、111，分别对应四种输入电流的大小，四种输入电流的大小分别为400μa、600μa、1.2ma、1.5ma。
89.当输入模拟信号v
in
的频率低于800mhz时，使用400μa的电流源电流作为输入缓冲器的输入电流；当输入模拟信号v
in
的频率在800mhz～1.5ghz之间时，使用600μa的电流源电流作为输入缓冲器的输入电流；当输入模拟信号v
in
的频率在1.5ghz～2.5ghz之间时，使用1.2ma的电流源电流作为输入缓冲器的输入电流；当输入模拟信号v
in
的频率在2.5ghz以上时，使用1.5ma的电流源电流作为输入缓冲器的输入电流。
90.构建上述电路并进行仿真，为了进行对比，还增加了使用固定1.2ma电流的输入缓冲器以及使用固定1.5ma电流的输入缓冲器。具体仿真结果如图9和图10所示，可以很明显的发现，相比于采用固定电流的电流源，采用本发明的自适应电流产生电路，在各个频率下都能取得不错的性能，输入缓冲器的输出信号的有效位数(enob)和无杂散动态范围(sfdr)都较高，在输入模拟信号v
in
的频率低于800mhz时，输入缓冲器的输出信号的各种性能指标提升尤其明显。因此，本发明的自适应电流产生电路，可以在较低频的输入模拟信号v
in
下，
使用较小的输入电流实现较低的功耗和较好的性能，同时整个电流调节是自动的，不需要使用者外部进行修调，便于用户使用。
91.此外，基于与上述应用于高速adc输入缓冲器的自适应电流产生电路相同的设计构思，本发明还提出一种应用于高速adc输入缓冲器的自适应电流产生方法，根据输入缓冲器的输入模拟信号的频率自动调节输入缓冲器的输入电流，所述应用于高速adc输入缓冲器的自适应电流的产生方法包括步骤：
92.s1、采集输入模拟信号，并将输入模拟信号转换为第一时钟信号；
93.s2、对第一时钟信号进行分频处理，得到第二时钟信号；
94.s3、对第二时钟信号进行频率检测，得到鉴频输出信号；
95.s4、将鉴频输出信号转换为直流形式的鉴频电压；
96.s5、将鉴频电压与n个不同大小的参考电压分别进行比较，得到n位数字码；
97.s6、在n位数字码的控制下，通过可控电流镜为输入缓冲器提供大小可调的输入电流；
98.其中，n为大于等于2的整数，步骤s1～s6的具体实现过程可类比参照上述应用于高速adc输入缓冲器的自适应电流产生电路的工作原理，在此不再叙述。
99.综上所述，在本发明所提供的应用于高速adc输入缓冲器的自适应电流产生电路及方法中，先后依次通过反相器驱动链的转换、分频器的分频、频率检测器的频率检测及低通滤波器的转换，将输入缓冲器的输入模拟信号转换为与输入模拟信号的频率正相关且呈直流形式的鉴频电压，再通过静态比较器组的多次并行比较，得到n位数字码，最后通过n位数字码来控制可控电流镜，可控电流镜在n位数字码的控制下为输入缓冲器提供大小可调的输入电流，输入电流的大小与输入模拟信号的频率大小正相关，即本发明根据输入缓冲器的输入模拟信号的频率大小自适应地调节输入缓冲器的输入电流，这不仅可以有效避免过大输入电流造成的功耗浪费，还可以避免过大输入电流或过小输入电流造成的性能恶化。
100.上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。