三维存储器及其制作方法、存储系统及电子设备与流程

三维存储器及其制作方法、存储系统及电子设备
【技术领域】
1.本发明涉及存储器技术领域，具体涉及一种三维存储器及其制作方法、存储系统及电子设备。


背景技术：

2.随着技术的发展，半导体工业不断寻找新的生产方式，以使得存储器件中的每一存储器裸片具有更多数量的存储器单元。其中，3d nand(三维)存储器由于其存储密度高、成本低等优点，已成为目前较为前沿、且极具发展潜力的存储器技术。
3.但是，如何实现三维存储器中沟道结构与底部源极层的良好电连接是当前存储器技术中一个相当困扰的问题，急待提出解决该问题的新方法。


技术实现要素：

4.本发明实施例提供一种三维存储器及其制作方法、存储系统及电子设备，以实现三维存储器中沟道结构与底部源极层的良好电连接，并提高三维存储器的良率和稳定性。
5.为了至少部分解决上述问题，本发明提供了一种三维存储器的制作方法，该三维存储器的制作方法包括：在基底上形成停止层；在停止层上形成叠层结构；形成沟道孔，沟道孔贯穿叠层结构和停止层，并延伸至基底内；缩小沟道孔贯穿停止层的第一孔段的孔径；在孔径缩小后的沟道孔中形成沟道结构。
6.其中，缩小沟道孔贯穿停止层的第一孔段的孔径的步骤，具体包括：在第一孔段的内壁上形成第一外延部，以缩小第一孔段的孔径。
7.其中，基底包括衬底，且方法还包括：在形成第一外延部时，同时在经由沟道孔底部露出的衬底表面上形成第二外延部。
8.其中，缩小沟道孔贯穿停止层的第一孔段的孔径的步骤，具体包括：对第一孔段的内壁进行氧化处理，使第一孔段的内壁露出的部分停止层被氧化为氧化物部，氧化物部从停止层中未被氧化的剩余停止层向第一孔段内的方向延伸至所述第一孔段内，以缩小第一孔段的孔径。
9.其中，在孔径缩小后的沟道孔中形成沟道结构的步骤，具体包括：在孔径缩小后的沟道孔的内壁上，形成包括沟道层的沟道结构；在孔径缩小后的沟道孔中形成沟道结构的步骤之后，还包括：去除基底，并露出沟道层的端部；在停止层背离叠层结构的一侧形成覆盖且连接沟道层的端部的共源极层。
10.其中，沟道结构还包括存储功能层，存储功能层和沟道层依次形成于孔径缩小后的沟道孔的内壁上，且孔径缩小后的第一孔段的孔径大于存储功能层的厚度的两倍。
11.其中，去除基底，并露出沟道层的端部的步骤，具体包括：对基底和沟道结构的延伸至基底内的端部进行研磨，直至露出停止层和沟道层的端部。
12.其中，孔径缩小后的第一孔段的孔径等于零。
13.其中，形成叠层结构的步骤包括：在停止层上形成第一堆栈结构；形成第一沟道
孔，第一沟道孔贯穿第一堆栈结构和停止层，并延伸至基底内；在第一沟道孔中形成牺牲材料层；在第一堆栈结构和牺牲材料层上形成第二堆栈结构，以得到包括第一堆栈结构和第二堆栈结构的叠层结构；且形成沟道孔的步骤包括：形成贯穿第二堆栈结构的第二沟道孔，第二沟道孔露出牺牲材料层；经由第二沟道孔去除牺牲材料层，以得到包括第一沟道孔和第二沟道孔的沟道孔。
14.为了至少部分解决上述问题，本发明提供了一种三维存储器，该三维存储器包括：堆叠设置的共源极层和叠层结构；贯穿叠层结构的沟道结构，沟道结构包括沟道层，沟道层的端部与共源极层连接；其中，沟道层具有向远离共源极层的方向延伸的侧壁，沟道层的端部的侧壁上具有第一台阶面，且沟道层的端部靠近共源极层的部分侧壁的相对外边缘之间的距离，小于沟道层的端部远离共源极层的部分侧壁的相对外边缘之间的距离。
15.其中，三维存储器包括空隙，空隙被密封于沟道结构中。
16.其中，叠层结构包括在远离共源极层的方向上依次设置的第一堆栈结构和第二堆栈结构，且空隙位于与第一堆栈结构并列设置的部分沟道结构中。
17.其中，三维存储器还包括位于共源极层与叠层结构之间的停止层，沟道结构贯穿停止层，沟道结构中与停止层并列设置的第一结构段的横向截面积，小于沟道结构中与叠层结构并列设置的第二结构段的横向截面积，且沟道结构的侧壁上具有第二台阶面，第二台阶面位于第一结构段与第二结构段相接处。
18.其中，三维存储器还包括：延伸部，延伸部与第一结构段和停止层并列设置，且位于第一结构段和停止层之间。
19.其中，延伸部呈环形截面的柱体状，且延伸部的材料与停止层的材料相同。
20.其中，延伸部呈环形截面的柱体状，且环形的外径大于第二结构段的外径。
21.其中，延伸部的材料为氧化物。
22.其中，沟道结构还包括存储功能层，存储功能层围绕沟道层的侧壁设置，且第一结构段的外径大于存储功能层的厚度的两倍。
23.其中，沟道层的侧壁与共源极层接触。
24.为了至少部分解决上述问题，本发明实施例还提供了一种三维存储器，该三维存储器采用上述任一项的三维存储器的制作方法制得。
25.为了至少部分解决上述问题，本发明实施例还提供了一种存储系统，该存储系统包括控制器和上述任一项的三维存储器，控制器耦合至三维存储器，且用于控制三维存储器存储数据。
26.为了至少部分解决上述问题，本发明实施例还提供了一种电子设备，该电子设备包括上述存储系统。
27.本发明实施例提供的三维存储器及其制作方法、存储系统及电子设备，通过在基底上形成停止层，并在停止层上形成叠层结构，然后形成沟道孔，沟道孔贯穿叠层结构和停止层，并延伸至基底内，接着缩小沟道孔贯穿停止层的第一孔段的孔径，并在孔径缩小后的沟道孔中形成沟道结构，从而在形成沟道结构时，使得沟道孔的与停止层相邻的第一孔段在尺寸缩小后更易被填实，因而能够消除或减小沟道结构在停止层位置处的沟道结构段内部的缝或空隙，进而在去除沟道结构延伸出停止层的端部时，能够减少反应液(比如，研磨反应液)沿停止层位置处的沟道结构段内部的缝或空隙进入沟道结构内部而破坏沟道结构
中的存储单元，实现了三维存储器中沟道结构与底部源极层的良好电连接，并提高了三维存储器的良率和稳定性。
【附图说明】
28.为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明实施例的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
29.图1是本发明实施例提供的三维存储器的制作方法的流程示意图；
30.图2是本发明实施例提供的步骤s11完成后的剖面结构示意图；
31.图3是本发明实施例提供的步骤s12完成后的剖面结构示意图；
32.图4是本发明实施例提供的步骤s13完成后的剖面结构示意图；
33.图5是本发明实施例提供的步骤s14完成后的剖面结构示意图；
34.图6是本发明实施例提供的步骤s14完成后的另一剖面结构示意图；
35.图7是本发明实施例提供的步骤s15完成后的剖面结构示意图；
36.图8是本发明实施例提供的步骤s15完成后的另一剖面结构示意图；
37.图9是另一实施例提供的形成沟道结构后得到的半导体结构的剖面结构示意图；
38.图10是本发明实施例提供的将外围电路芯片键合至第一互连层上后得到的半导体结构的剖面结构示意图；
39.图11是本发明实施例提供的步骤s161完成后的剖面结构示意图；
40.图12是本发明实施例提供的步骤s17完成后的另一剖面结构示意图；
41.图13是本发明实施例提供的形成第二互连层后得到的半导体结构的剖面结构示意图；
42.图14是本发明实施例提供的存储系统的结构示意图；
43.图15是本发明实施例提供的电子设备的结构示意图。
【具体实施方式】
44.下面结合附图和实施例，对本发明实施例作进一步的详细描述。特别指出的是，以下实施例仅用于说明本发明实施例，但不对本发明实施例的范围进行限定。同样的，以下实施例仅为本发明实施例的部分实施例而非全部实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明实施例保护的范围。
45.另外，本发明实施例所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明实施例，而非用以限制本发明实施例。在各个附图中，结构相似的单元采用相同的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，附图中可能未示出某些公知的部分。
[0046]
本发明实施例可以各种形式呈现，以下将描述其中一些示例。
[0047]
请参阅图1，图1是本发明实施例提供的三维存储器的制作方法的流程示意图，该三维存储器的制作方法具体流程可以如下：
[0048]
步骤s11：在基底上形成停止层。
[0049]
其中，步骤s11完成后的剖面结构示意图如图2所示。
[0050]
基底11用于支撑其上的器件结构，可以包括硅、锗或绝缘体上硅(silicon-on-insulator，soi)等半导体材料。
[0051]
在一个实施例中，如图2所示，基底11可以包括衬底111和牺牲层112。具体地，可以采用薄膜沉积工艺(比如，化学气相沉积工艺)在衬底111上形成牺牲层112，以得到上述基底11。
[0052]
其中，衬底111的材质可以为硅、锗或绝缘体上硅(silicon-on-insulator，soi)等半导体材料。牺牲层112的材质可以但不限于为氧化硅等绝缘材料，且牺牲层112可用于在后续工艺步骤中保护衬底111不被损伤。
[0053]
在本实施例中，停止层12可以采用薄膜沉积工艺(比如，化学气相沉积工艺)形成于基底11上。并且，在基底11包括衬底111和牺牲层112时，停止层12可以具体形成于牺牲层112背离衬底111的一侧上。
[0054]
其中，停止层12可用于在后续工艺步骤中通过化学机械研磨(cmp)工艺去除基底11时，使研磨停止于该层。具体地，停止层12的材质可以但不限于为多晶硅。在一些实施例中，停止层12和上述衬底111可以具有相同的材质，也即可以采用相同的材料制备得到。
[0055]
步骤s12：在停止层上形成叠层结构。
[0056]
其中，步骤s12完成后的剖面结构示意图如图3所示。
[0057]
叠层结构13可以包括在垂直于基底11的纵向z上交替层叠设置的若干层栅极牺牲层131和层间绝缘层132。并且，具体实施时，可以采用物理气相沉积法、化学气相淀积法、原子层沉积法、激光辅助淀积法等方法，在停止层12上形成上述叠层结构13的栅极牺牲层131和层间绝缘层132。其中，栅极牺牲层131的材质可以但不限于为氮化硅，层间绝缘层132的材质可以但不限于为氧化硅，从而能够形成氮化硅层/氧化硅层的叠层结构13。并且，在后续工艺步骤中还会通过置换工艺换掉上述栅极牺牲层131并在相同位置填充导电材料(比如，钨)，以形成栅极层。
[0058]
在三维存储器中，叠层结构13的层数决定了其在垂直方向(也即，垂直于基底11的纵向z)上所包含的存储单元的个数，例如，叠层结构13的层数可以为32层、64层、96层、128层等，且叠层结构13的层数越多，对应该三维存储器的集成度越高。
[0059]
步骤s13：形成沟道孔，沟道孔贯穿叠层结构和停止层，并延伸至基底内。
[0060]
其中，步骤s13完成后的剖面结构示意图如图4所示。
[0061]
具体地，可以采用各向异性刻蚀工艺(例如，干法刻蚀工艺)，由上至下依次刻蚀上述叠层结构13、停止层12和基底11，形成由上至下贯穿叠层结构13、停止层12和部分基底11的沟道孔14。沟道孔14延伸至基底11内，并在基底11包括衬底111和牺牲层112时，上述沟道孔14可以贯穿该基底11中的牺牲层112，并延伸至该基底11中的衬底111内部，以在该衬底111上形成凹口111a。其中，沟道孔14贯穿停止层12的第一孔段141)的内壁141a(也即，侧壁141a)露出停止层12。
[0062]
步骤s14：缩小沟道孔贯穿停止层的第一孔段的孔径。
[0063]
其中，步骤s14完成后的剖面结构示意图可以如图5所示。
[0064]
在本实施例中，孔径缩小后的第一孔段101的孔径可以大于零，也可以等于零。
[0065]
具体地，如图4和图5所示，可以在沟道孔14贯穿停止层12的第一孔段141的侧壁141a上形成第一外延部15，以缩小第一孔段141的孔径，进而得到孔径缩小后的沟道孔10(以下简称“缩径沟道孔10”)。
[0066]
其中，第一孔段141形成于停止层12中，并与停止层12相邻。第一外延部15的材质可以但不限于为多晶硅或单晶硅，并且第一外延部15的材质与上述停止层12的材质可以相同，也可以不同。
[0067]
具体地，可以通过选择性外延生长(seg)工艺，在上述第一孔段141的侧壁141a露出的停止层12表面上外延生长上述第一外延部15。
[0068]
并且，具体实施时，可以通过在上述第一孔段141的侧壁141a露出的停止层12表面上进行硅的侧边选择性外延生长而得到上述第一外延部15，以形成孔径缩小后的第一孔段101，进而得到具有该孔径缩小后的第一孔段101的缩径沟道孔10。
[0069]
在一个具体实施例中，上述第一孔段141的四周侧壁141a上均可以形成有上述第一外延部15。并且，在孔径缩小后的第一孔段101的孔径大于零的实施例中，上述第一外延部15部分填充上述第一孔径141，具体地，上述第一外延部15可以呈环形截面的柱体状。在孔径缩小后的第一孔段101的孔径等于零的实施例中，上述第一外延部15完全填充上述第一孔径141，具体地，上述第一外延部15可以从第一孔段141的侧壁141a向第一孔段14内的方向延伸，并连接为一体，以将上述第一孔段141的内部填实，相应地，上述第一外延部15可以呈圆形截面的柱体状。
[0070]
在一些实施例中，如图4和图5所示，上述基底11包括衬底111，且上述沟道孔14的底部露出该衬底111。例如，沟道孔14可以在垂直于基底的方向z上贯穿上述基底11中的牺牲层112，并延伸至衬底111内，以在衬底111上形成凹口111a。并且，上述三维存储器的制作方法还可以包括：在经由沟道孔14底部暴露出来的衬底111表面上形成第二外延部16。从而，相比较于沟道孔14底部仅被后续步骤形成的沟道结构填充的方案，本实施例使得沟道孔14底部不仅被后续步骤形成的沟道结构填充，还被上述第二外延部16填充，而且研磨去除第二外延部16的难度明显低于研磨去除沟道结构的难度，因此，本实施例在沟道孔14底部表面上形成有第二外延部16的方案能够降低化学机械研磨的难度。
[0071]
并且，具体实施时，在沟道孔14的与停止层12相邻的第一孔段141的侧壁141a上生长第一外延部15时，可以同时在经由上述沟道孔14底部露出的衬底111表面上生长第二外延部16。也即，上述第一外延部15和第二外延部16可以通过同一次外延生长工艺形成。其中，第二外延部16的材质可以但不限于为单晶硅或多晶硅，并且，第二外延部16的材质与上述第一外延部15的材质可以相同，也可以不同。
[0072]
在一个具体实施例中，上述第二外延部16的材质与上述第一外延部15的材质可以相同，且该第二外延部16和该第一外延部15可以通过同一次选择性外延生长工艺形成，从而能够实现仅沿着沟道孔14暴露停止层12和衬底111的侧壁形成外延部，而不在沟道孔14的其他侧壁上形成外延部。
[0073]
在一些替代实施例中，上述步骤s14完成后的剖面结构示意图还可以如图6所示，相应地，上述步骤s14可以具体包括：对第一孔段141的侧壁141a进行氧化处理，使侧壁141a露出的部分停止层被氧化为第一氧化物部17。其中，第一氧化物部17从上述停止层12中未被氧化的剩余停止层向第一孔段141内的方向延伸，并延伸至第一孔段141内部，以缩小第
一孔段141的孔径，而形成孔径缩小后的第一孔段101，进而得到具有该孔径缩小后的第一孔段101的缩径沟道孔10。
[0074]
其中，上述第一氧化物部17与上述停止层12中未被氧化的剩余停止层可以在基底11上并列设置且相接触。具体地，上述停止层12的材质可以为多晶硅，对应上述第一氧化物部的材质可以为氧化硅。
[0075]
需要说明的是，本发明人发现，停止层12(比如，多晶硅层)在被氧化后，其会发生膨胀。也即，在上述停止层12中经由第一孔段141的侧壁141a露出的部分停止层被氧化为第一氧化物部17后，第一氧化物部17的体积会大于该被氧化的部分停止层的体积。且由于氧化方向是从第一孔段141的侧壁141a向停止层12内部的方向，也即，靠近侧壁141a的停止层材料比远离侧壁141a的停止层材料更早被氧化，故被氧化的停止层材料会从停止层12内部向第一孔段141的方向膨胀，以进入到第一孔段141的内部，而形成上述第一氧化物部17。
[0076]
并且，具体实施时，可以采用热氧化工艺(比如，湿氧氧化工艺)氧化上述停止层12经由第一孔段141的侧壁141a露出来的部分停止层的材料，以形成上述第一氧化物部17。
[0077]
在一个具体实施例中，可以对上述第一孔段141的四周侧壁141a进行氧化处理，以将经由第一孔段141的四周侧壁141a露出来的呈环形截面柱体状的部分停止层，转化为对应的第一氧化物部17。
[0078]
并且，在孔径缩小后的第一孔段101的孔径大于零的实施例中，上述第一氧化物部17部分填充上述第一孔径141，具体地，该第一氧化物部17可以为环形截面柱体，且该环形截面柱体的外侧壁与上述停止层12中未被氧化的剩余停止层相邻且相接触。
[0079]
在孔径缩小后的第一孔段101的孔径等于零的实施例中，上述第一氧化物部17完全填充上述第一孔径141，具体地，上述第一氧化物部17可以从停止层12中未被氧化的剩余停止层向第一孔段141内的方向延伸，并连接为一体，以将上述第一孔段141的内部填实，相应地，上述第一氧化物部17可以呈圆形截面的柱体状。
[0080]
在一些实施例中，上述基底11可以包括衬底111，且上述沟道孔14的底部露出该衬底111。例如，沟道孔14可以在垂直于基底的方向z上贯穿上述基底11中的牺牲层112，并延伸至衬底111内，以在衬底111上形成凹口111a。并且，在对上述第一孔段141的侧壁141a进行氧化处理的过程中，上述衬底111中经由沟道孔14底部露出的部分衬底的材料(比如，单晶硅)可以同时被氧化为对应的氧化物，以得到第二氧化物部。该第二氧化物部可以从上述衬底111中未被氧化的剩余衬底向沟道孔14底部的方向延伸，并凸伸至沟道孔14内部。
[0081]
具体地，在同等条件下，上述衬底111被氧化的速率可以小于上述停止层12被氧化的速率。例如，上述衬底111可以为单晶硅层，上述停止层12可以为p掺杂的多晶硅层，其中，在同等条件下，单晶硅层被氧化的速率小于p掺杂的多晶硅层。
[0082]
如此，在氧化经由第一孔段141的侧壁141a露出的停止层12时，能够减少经由沟道孔14底部露出的衬底111被氧化的量，从而在后续工艺步骤中通过化学机械研磨工艺去除衬底111时，能够减小由于部分衬底被氧化为难以研磨去除的氧化物而导致化学机械研磨工艺难度增加的问题。
[0083]
需要说明的是，本实施例中虽仅示例了通过在沟道孔14和停止层12的连接处形成第一外延部15或第一氧化物部17来缩小上述第一孔段141的孔径以得到缩径沟道孔10的方案，但在另一些实施例中，任何可以在沟道孔14和停止层12的连接处定点缩小沟道孔14的
第一孔段141的孔径以得到缩径沟道孔10的方案均可适用于本实施例，本案对此不作限定。
[0084]
步骤s15：在孔径缩小后的沟道孔中形成沟道结构。
[0085]
其中，步骤s15完成后的剖面结构示意图可以如图7所示。
[0086]
沟道结构18可以包括依次形成于缩径沟道孔10内壁上的存储功能层181和沟道层182。
[0087]
具体地，可以在缩径沟道孔10的内壁上依次形成存储功能层181和沟道层182，然后在形成有存储功能层181和沟道层182的缩径沟道孔10内填充电介质材料(例如，氧化硅)，形成绝缘填充层183，以填充缩径沟道孔10中的剩余空间，进而得到沟道结构18。
[0088]
沟道结构18位于缩径沟道孔10中，且包括绝缘填充层183、沟道层182和存储功能层181。并且，由于电介质材料在不同材质表面上的沉积速度不同，上述绝缘填充层183的内部(也即，沟道结构18的内部)可能会形成有气腔间隙(或空隙或缝)18a。
[0089]
需要说明的是，虽然形成于各个缩径沟道孔10中的沟道结构18内部均可能有形成上述气腔间隙18a，但在实际情况中，可以只有部分缩径沟道孔10中的沟道结构18内形成了上述气腔间隙18a，或者，也可以所有缩径沟道孔10中的沟道结构18内均形成了上述气腔间隙18a，又或者，也可以所有缩径沟道孔10中的沟道结构18内均未形成上述气腔间隙18a(也即，各个缩径沟道孔10可以均被各相对应的上述沟道结构18完全填实填满，以不形成上述气腔间隙18a)。并且，可以理解的是，上述气腔间隙18a是不被期待形成于上述沟道结构18内的。
[0090]
上述存储功能层181可以包括依次形成于缩径沟道孔10内壁上的电荷阻挡层、电荷捕获层和隧穿层，具体地，电荷阻挡层、电荷捕获层、隧穿层和沟道层182的材质可以分别为氧化硅、氮化硅、氧化硅以及多晶硅，对应上述沟道结构18为“onop”结构。并且，可以理解的是，在此所例举的存储功能层虽以一氧化物层、一氮化物层和另一氧化物层所组成的ono为示例结构，但也可以是其他可能的结构。
[0091]
在上述实施例中，为了在增加叠层结构13的层数以增大三维存储器的存储密度的同时，不增加形成上述沟道孔14的刻蚀工艺难度，上述叠层结构13可以包括在纵向z上堆叠设置的多个堆栈结构，对应可以通过多次刻蚀来形成贯穿上述叠层结构13的沟道孔14。
[0092]
具体地，如图8所示，上述叠层结构13可以包括在纵向z上堆叠设置的第一堆栈结构13a和第二堆栈结构13b。相应地，上述步骤s12可以具体包括：在停止层12上形成第一堆栈结构13a；形成第一沟道孔，第一沟道孔贯穿第一堆栈结构13a和停止层12，并延伸至基底11内；在第一沟道孔中形成牺牲材料层；在第一堆栈结构13a和牺牲材料层上形成第二堆栈结构13b。上述步骤s13可以具体包括：形成贯穿第二堆栈结构13b的第二沟道孔，第二沟道孔露出牺牲材料层；经由第二沟道孔去除牺牲材料层，以得到包括第一沟道孔和第二沟道孔的上述沟道孔14。
[0093]
其中，叠层结构13中的第一堆栈结构13a和第二堆栈结构13b均可以包括在垂直于基底11的纵向z上交替层叠设置的多层栅极牺牲层131和层间绝缘层132。并且，第二堆栈结构13b的层数与第一堆栈结构13a的层数可以相同，也可以不同。
[0094]
上述第一沟道孔可以在垂直于基底11的纵向z上贯穿上述第一堆栈结构13a和停止层12，并延伸至上述基底11的衬底111内部，以在衬底上形成凹口111a。上述第二沟道孔可以在垂直于基底11的纵向z上贯穿上述第二堆栈结构13b，且第二沟道孔的底部露出第一
沟道孔中的牺牲材料层的顶部表面。
[0095]
上述牺牲材料层可以通过采用化学气相沉积工艺在第一沟道孔中沉积填充牺牲材料，并采用化学机械平面化去除位于第一沟道孔外部的牺牲材料而形成。其中，牺牲材料可以为多晶硅、碳和钨中的任意一种。
[0096]
上述沟道孔14包括相连通的第一沟道孔和第二沟道孔，且在形成上述第二沟道孔之后，可以采用选择性的蚀刻剂，经由第二沟道孔，相对于第一堆栈结构13a和第二堆栈结构13b选择性刻蚀去除上述牺牲材料层。之后，可以缩小上述沟道孔14中与停止层12相邻的第一孔段141的孔径，比如，可以在沟道孔14的与停止层12相邻的第一孔段141的侧壁141上生长第一外延部15，以缩小该第一孔段141的孔径，进而得到具有孔径缩小后的第一孔段101的缩径沟道孔10，然后在该缩径沟道孔10中形成上述沟道结构18。
[0097]
如图9所示，根据另一三维存储器的制作方法，在形成沟道孔24后，不对沟道孔24的与停止层22相邻的第一孔段241的孔径进行缩小，便在沟道孔24中形成沟道结构28。由于在形成有存储功能层281和沟道层282的沟道孔24内填充电介质材料(例如，氧化硅)，得到的绝缘填充层283内部会形成有气腔间隙28a。该气腔间隙28a会从叠层结构23向基底21的方向延伸至停止层22背离叠层结构23的一侧，从而在后续工艺步骤中去除基底21时，会导致用以去除基底21的反应液(比如，用以通过化学机械研磨工艺去除基底11的研磨反应液)会沿着该气腔间隙28a从停止层22背离叠层结构23的一侧进入沟道结构28内部，进而导致沟道结构28中存储单元的不良。
[0098]
与此同时，本发明人还发现，如图9所示，在叠层结构23包括在纵向z上堆叠设置第一堆栈结构23a和第二堆栈结构23b时，由于第一堆栈结构23a和第二堆栈结构23b连接处的沟道孔孔径较小，会导致在形成有存储功能层281和沟道层282的沟道孔24(包括下部沟道孔24a和上部沟道孔24b)内填充电介质材料(例如，氧化硅)，以形成绝缘填充层283时，靠近基底21的堆栈结构(也即，第一堆栈结构23a)中的下部沟道孔24a会被提前封口，进而导致沟道结构28贯穿第一堆栈结构23a的沟道结构段内部会形成较大的空洞28a，这些空洞28a的存在会在后续去除基底21的过程中导致反应液进入沟道结构28内部，而严重影响沟道结构28中存储单元的性能。
[0099]
并且，相比较于在沟道孔24中形成沟道结构28之前不对沟道孔24贯穿停止层22的第一孔段241的孔径进行缩小处理的方案，本实施例通过在沟道孔14中形成沟道结构18前对沟道孔14贯穿停止层12的第一孔段141的孔径进行缩小处理，能够在沟道孔14中形成沟道结构18时，使得沟道孔14在位置上对应上述停止层12的第一孔段141更易被沟道结构18完全填实，能够消除或减小沟道结构18在停止层12位置处的沟道结构段内部的空隙，或者使得沟道结构18仅位于停止层12背离基底11的一侧，从而在后续去除基底11的工艺步骤中，能够避免或减小反应液经由停止层12位置处的沟道结构段内部的空隙进入叠层结构13位置处的沟道结构段内部，而影响沟道结构18中存储单元的质量的问题。
[0100]
需要说明的是，在孔径缩小后的第一孔段101的孔径等于零的实施例中，可以通过对上述沟道孔14的第一孔段141进行封堵以形成分隔层，来实现将沟道孔14的第一孔段141的孔径缩小为零。其中，被封堵后的第一孔段141对应为上述孔径缩小后的第一孔段101。
[0101]
具体地，在上述通过在沟道孔14和停止层12的连接处形成第一外延部15来缩小上述第一孔段141的孔径以得到缩径沟道孔10的实施例中，上述分隔层可以具体为上述第一
外延部15。在上述通过在沟道孔14和停止层12的连接处形成第一氧化物部17来缩小上述第一孔段141的孔径以得到缩径沟道孔10的实施例中，上述分隔层可以具体为上述第一氧化物部17的延伸至第一孔段141内的部分。
[0102]
上述分隔层能够将上述沟道孔14位于分隔层背离基底11的一侧的第二孔段与上述沟道孔14位于分隔层靠近基底11的一侧的第三孔段分隔开。也即，分隔层能够将沟道孔14隔断，且在分隔层将沟道孔14隔断后，沟道孔14(或缩颈沟道孔10)的位于分隔层上方的第二孔段与位于分隔层下方的第三孔段不再连通，从而在形成上述沟道结构18的工艺步骤中，沟道结构18可以仅形成于上述缩径沟道孔10位于分隔层上方的第二孔段中。相应地，上述存储功能层181和沟道层182可以依次形成于上述缩径沟道孔10位于分隔层上方的第二孔段的内壁上。
[0103]
如此，通过将沟道孔14贯穿停止层12的第一孔段141的孔径缩小至零，能够使得上述沟道结构18仅位于上述停止层12背离基底11的一侧，因而在去除基底和沟道结构的部分底部的过程中，能够避免反应液(比如，研磨反应液)沿沟道结构内部的缝或空隙进入沟道结构内部而破坏沟道结构中的存储单元，实现了三维存储器中沟道结构与底部源极层的良好电连接，并提高了三维存储器的良率和稳定性。
[0104]
并且，在孔径缩小后的第一孔段101的孔径大于零的实施例中，上述孔径缩小后的第一孔段101的孔径可以大于沟道结构18中存储功能层181的厚度的两倍。也即，在孔径缩小后的第一孔段101的四周侧壁141a上形成存储功能层181之后，该孔径缩小后的第一孔段101中还会存在剩余空间。从而，在后续形成沟道层182和绝缘填充层183时，形成有存储功能层181的第一孔段141中的剩余空间可以被沟道层182和/或绝缘填充层183填充，以确保沟道结构18中的沟道层182能够延伸至停止层12背离基底11的一侧，从而便于实现沟道结构18中的沟道层182与后续工艺步骤形成的共源极层之间的连接。
[0105]
在一个具体实施例中，上述孔径缩小后的第一孔段101的孔径可以大于沟道结构18中存储功能层181的厚度的两倍，且小于或等于沟道结构18中存储功能层181和沟道层182的厚度之和的两倍。从而，能够使得在孔径缩小后的第一孔段101的四周侧壁141a上形成存储功能层181之后，该形成有存储功能层181的第一孔段141中的剩余空间能够被后续形成的沟道层182完全填实，以彻底消除沟道结构18的与停止层12相邻的第一沟道结构段内部的空隙，从而在后续去除基底11的工艺步骤中，能够彻底避免反应液经由该第一沟道结构段内部的空隙进入与叠层结构13相邻的第二沟道结构段内部，而导致沟道结构18中存储单元不良的问题。
[0106]
在另一个具体实施例中，上述孔径缩小后的第一孔段101的孔径可以大于沟道结构18中存储功能层181和沟道层182的厚度之和的两倍。也即，在孔径缩小后的第一孔段101的四周侧壁141a上形成存储功能层181和沟道层182之后，该形成有存储功能层181和沟道层182的第一孔段141中还会存在剩余空间。并且，可以理解的是，相比较于在沟道孔中形成沟道结构之前不对沟道孔位于停止层中的第一孔段的孔径进行缩小的方案，本实施例通过在沟道孔14中形成沟道结构18之前对沟道孔14位于停止层12中的第一孔段141的孔径进行缩小，使得在孔径缩小后的第一孔段101的四周侧壁141a上形成存储功能层181和沟道层182之后，即使该形成有存储功能层181和沟道层182的第一孔段141中仍存在剩余空间，但该孔径缩小后的第一孔段101中的剩余空间能够更加容易地被后续工艺步骤中于沟道孔14
中形成的绝缘填充层283完全填实，从而有利于消除或减小沟道结构18的与停止层12相邻的第一沟道结构段内部的空隙。
[0107]
在孔径缩小后的第一孔段101的孔径大于零的上述实施例中，为了在形成沟道结构18时，使上述孔径缩小后的第一孔段101能够完全被沟道结构材料填实，上述孔径缩小后的第一孔段101的孔径可以小于90纳米，且孔径未缩小的第一孔段141的孔径与孔径缩小后的第一孔段101的孔径之差可以为32纳米。具体地，上述存储功能层181的厚度可以为19纳米，上述沟道层182的厚度可以为7纳米。
[0108]
在一些具体实施例中，如图10所示，在形成上述沟道结构18之后，上述三维存储器的制作方法还可以包括：形成贯穿叠层结构13并延伸至停止层12的栅线缝隙；经由栅线缝隙去除上述叠层结构13中的栅极牺牲层131，以形成牺牲间隙；在牺牲间隙内形成栅极层131(本案中栅极层与栅极牺牲层采用相同的附图标记来表示)；以及，在栅线缝隙中填充绝缘材料(比如，氧化物)和/或导电材料(比如，钛、多晶硅和/或钨)，以形成栅线隙结构19。
[0109]
在一些实施例中，如图10所示，上述叠层结构13的至少一端的各栅极层131在背离基底11的方向上宽度可以依次减少，以形成台阶结构13c，并且，在形成上述栅线隙结构19之后，上述三维存储器的制作方法还可以包括：形成多个字线接触32a，该多个字线接触32a分别在台阶结构13c的位置与栅极层131电连接。
[0110]
具体地，上述多个字线接触32a可以垂直于基底11，并可以分别在纵向z上延伸至台阶结构13c的多层台阶。在一个实施例中，如图10所示，在形成上述多个字线接触32a的同时，还可以在叠层结构13的周边形成外围焊盘接触32b，外围焊盘接触32b用于与外围电路电连接，并且其数量和排布可根据实际需求进行制备。其中，字线接触32a和外围焊盘接触32b的材料可以采用导电材料，比如钨。
[0111]
在一些具体实施例中，如图10所示，在形成上述字线接触32a和外围焊盘接触32b之后，上述三维存储器的制作方法还可以包括：在叠层结构13上形成第一层间介质层33；形成贯穿第一层间介质层33的多个第一导电触点34；在第一层间介质层33上形成第一互连层35。其中，第一层间介质层33的材质可以为氧化硅等绝缘材料。第一互连层35的材质可以为钨等导电材料。
[0112]
具体地，上述多个第一导电触点34可以包括位线触点，该位线触点可以在垂直于基底11的方向z上延伸，且一端与沟道结构18电连接，另一端与第一互连层35中对应的导电走线电连接。在一些实施例中，上述多个第一导电触点34还可以包括外围电路触点，外围电路触点可以在垂直于基底11的方向z上延伸，且一端与对应的外围电路接触32b电连接，另一端与上述第一互连层35中对应的导电走线电连接。
[0113]
在一些具体实施例中，如图10所示，在形成上述第一互连层35后，上述三维存储器的制作方法还可以包括：提供外围电路芯片36，并通过键合结构将外围电路芯片36键合至第一互连层35上。并且，外围电路芯片36和键合结构可以参考现有技术中外围电路芯片和键合结构的具体实施方式，故此处不再赘述。
[0114]
在上述实施例中，在上述步骤s15之后，还可以包括：
[0115]
步骤s16：去除基底，并露出沟道层的端部。
[0116]
在孔径缩小后的第一孔段101的孔径大于沟道结构18中存储功能层181的厚度的两倍的上述实施例中，上述步骤s16可以具体包括：
[0117]
步骤s161：对基底和沟道结构的延伸至基底内的端部进行研磨，直至露出停止层和沟道层的端部。
[0118]
其中，步骤s161完成后的剖面结构示意图可以如图11所示。
[0119]
具体地，可以将前序步骤完成后得到的半导体结构翻转180
°
，然后以上述停止层12为研磨停止层，对基底11和沟道结构18的延伸至基底11内的端部进行研磨，直至露出停止层12以及沟道结构18中沟道层182的端部182a。
[0120]
其中，沟道层182的端部182a为上述沟道结构18中沟道层182的延伸至上述停止层12的端部。在一个具体实施例中，上述沟道层182的端部182a可以与停止层12平齐。也即，沟道层182的端部182a的端面可以与上述停止层12背离叠层结构13的表面位于同一水平面中。
[0121]
在一个替代实施例中，上述步骤s161可以被替换为：
[0122]
步骤s162：去除基底和沟道结构的延伸至基底内的端部中的存储功能层，以露出停止层和沟道层的位于沟道结构的端部中的端部。
[0123]
具体地，可以采用选择性的蚀刻剂，相对于停止层12和沟道层182，选择性地刻蚀去除上述基底11和沟道结构18的延伸至基底11内的端部中的存储功能层181，以露出停止层12和沟道层182的位于沟道结构18的端部中的端部。
[0124]
在孔径缩小后的第一孔段101的孔径等于零的上述实施例中，上述步骤s16可以具体包括：
[0125]
步骤s163：去除基底和分隔层，并露出沟道层的端部。
[0126]
具体地，上述基底11包括衬底111和形成于衬底111上的牺牲层112，上述停止层12形成于牺牲层112上，上述步骤s163可以具体包括：
[0127]
步骤s1-1：去除衬底，以露出牺牲层。
[0128]
具体地，可以将前序步骤完成后得到的半导体结构翻转180
°
，然后以上述牺牲层112为研磨停止层，对衬底111进行研磨，直至露出牺牲层112。
[0129]
步骤s1-2：相对于停止层，选择性刻蚀去除牺牲层、分隔层以及位于沟道结构与分隔层相接触的端部中的存储功能层，以露出停止层和沟道层的端部。
[0130]
具体地，可以采用选择性的蚀刻剂，以沟道层182的端部为刻蚀停止层，相对于停止层12，选择性地刻蚀去除上述牺牲层112、上述分隔层以及位于上述沟道结构18与分隔层相接触的端部中的存储功能层181，直至露出停止层12和沟道层182的端部。
[0131]
在一些实施例中，在上述分隔层是通过对沟道孔14的与停止层12相邻的第一孔段141的侧壁141a进行氧化处理而得到，也即，上述分隔层是上述第一氧化物部17中延伸至第一孔段141内的部分氧化物时，在选择性刻蚀去除上述牺牲层112和分隔层的过程中，上述第一氧化物部17中位于分隔层周边的剩余氧化物会被同时刻蚀去除，以在停止层12上形成孔径大于上述第一孔段141的孔径的通孔。进一步地，在选择性刻蚀去除位于上述沟道结构18与分隔层相接触的端部中的存储功能层181的过程中，上述叠层结构13中位于沟道结构18的端部周边且经由上述通孔暴露出来的部分叠层结构会同时被去除，以形成底部凹槽，进而得到包括上述通孔和底部凹槽的开口。
[0132]
其中，上述沟道层182的经由开口露出的端部与上述存储功能层181的经由开口露出的端部可以平齐。也即，沟道层182的端部的端面、存储功能层181的端部的端面以及上述
开口的底表面可以位于同一水平面中。
[0133]
需要说明的是，相比较于研磨去除衬底和牺牲层的方案，本实施例通过刻蚀工艺去除牺牲层，节省了研磨去除牺牲层的工艺步骤，有利于降低生产成本。
[0134]
在上述实施例中，在上述步骤s16之后，还可以包括：
[0135]
步骤s17：在停止层背离叠层结构的一侧形成覆盖且连接沟道层的端部的共源极层。
[0136]
其中，上述步骤s17完成后的剖面结构示意图可以如图12所示。
[0137]
具体地，可以在停止层12背离叠层结构13的一侧上形成覆盖沟道层182的端部182a的共源极层30。其中，共源极层30可以包括多晶硅。例如，共源极层30可以包括p型掺杂的多晶硅。
[0138]
在一些实施例中，如图13所示，在上述步骤s17之后，上述三维存储器的制作方法还可以包括：在共源极层30背离叠层结构13的一侧上形成第二层间介质层31；形成贯穿第二层间介质层31的多个第二导电触点37；在第二层间介质层31的背离共源极层30的一侧上形成第二互连层38。
[0139]
具体地，上述多个第二导电触点37可以包括源极触点，该源极触点可以纵向z上延伸，且一端与共源极层30电连接，另一端与第二互连层38电连接。在一些实施例中，上述多个第二导电触点37还可以包括外围电路触点，外围电路触点可以在纵向z上延伸，且一端与上述外围电路接触32b电连接，另一端与第二互连层38电连接。
[0140]
本实施例中的三维存储器的制作方法，通过在基底上形成停止层，并在停止层上形成叠层结构，然后形成沟道孔，沟道孔贯穿叠层结构和停止层，并延伸至基底内，接着缩小沟道孔贯穿停止层的第一孔段的孔径，并在孔径缩小后的沟道孔中形成沟道结构，从而在形成沟道结构时，使得沟道孔的与停止层相邻的第一孔段在尺寸缩小后更易被填实，因而能够消除或减小沟道结构在停止层位置处的沟道结构段内部的缝或空隙，进而在去除沟道结构延伸出停止层的端部时，能够减少反应液(比如，研磨反应液)沿停止层位置处的沟道结构段内部的缝或空隙进入沟道结构内部而破坏沟道结构中的存储单元，实现了三维存储器中沟道结构与底部源极层的良好电连接，并提高了三维存储器的良率和稳定性。
[0141]
根据本发明实施例上述方法实施例制作而成的三维存储器如图13所示，该三维存储器可以包括：堆叠设置的共源极层30和叠层结构13；以及，贯穿叠层结构13的沟道结构18。其中，沟道结构18包括沟道层182，沟道层182的端部182a与共源极层30相连接。并且，沟道层182具有向远离共源极层30的方向延伸的侧壁，沟道层182的端部的侧壁上具有第一台阶面，且该沟道层182的端部182a靠近上述共源极层30的部分侧壁的相对外边缘之间的距离，小于沟道层182的端部182a远离上述共源极层30的部分侧壁的相对外边缘之间的距离。
[0142]
在一个实施例中，上述三维存储器还可以包括空隙18a，该空隙18a被密封于上述沟道结构18中。如此，能够避免现有三维存储器由于在沟道结构的形成过程中沟道结构的内部形成了空隙，而该空隙在去除基底的过程中会从基底的背侧暴露，以至于用以去除基底的反应液会沿着暴露出来的该空隙进入到沟道结构内部，而导致沟道结构中存储单元的不良。换言之，本实施例的三维存储器即使在沟道结构18的形成过程中沟道结构18的内部形成了空隙18a，但因为沟道结构18仅形成于基底靠近叠层结构13的一侧，故在去除基底的过程中，能够确保该空隙18a始终被密封于沟道结构18中，而不会暴露出来，从而能够避免
用以去除基底的反应液经由该空隙进入到沟道结构内部，而影响沟道结构中存储单元的质量的问题。
[0143]
在一个具体实施例中，上述叠层结构13可以包括在远离共源极层30的方向上依次设置的第一堆栈结构(如图8中所示的第一堆栈结构13a)和第二堆栈结构(如图8中所示的第二堆栈结构13b)，且上述空隙18a可以位于与第一堆栈结构并列设置的部分沟道结构18中。
[0144]
在上述实施例中，上述三维存储器还可以包括位于共源极层30与叠层结构13之间的停止层12。其中，沟道结构18贯穿停止层12。具体地，沟道结构18中与停止层12并列设置的第一结构段18b的横向截面积，可以小于沟道结构18中与叠层结构13并列设置的第二结构段18c的横向截面积，且沟道结构18的侧壁上具有第二台阶面，该第二台阶面位于第一结构段18b与第二结构段18c相接处。
[0145]
在一个实施例中，上述三维存储器还可以包括延伸部，延伸部与第一结构段18b和停止层12并列设置，且位于第一结构段18b和停止层12之间。
[0146]
在一个具体实施例中，上述延伸部呈环形截面的柱体状，且该延伸部的材料可以与停止层12的材料相同，该环形的外径可以等于上述第二结构段18c的外径。
[0147]
具体地，上述延伸部可以为通过选择性外延生长工艺在停止层12上生长的第一外延部15。
[0148]
在另一个具体实施例中，上述延伸部呈环形截面的柱体状，且该环形的外径可以大于上述第二结构段18c的外径。具体地，该延伸部的材料可以为氧化物，也就是说，该延伸部为氧化物部(也即，上述方法实施例中的第一氧化物部17)。
[0149]
在一个实施例中，上述沟道结构18还可以包括存储功能层181，其中，存储功能层181可以围绕沟道层182的侧壁设置。并且，上述第一结构段18b的外径可以大于存储功能层181的厚度的两倍。
[0150]
在一个具体实施例中，上述沟道层182可以通过其侧壁与上述共源极层30接触。具体地，上述停止层12可以与上述沟道层182的端部182a平齐。也即，沟道层182的端部182a的端面可以与上述停止层12背离叠层结构13的表面位于同一水平面中。
[0151]
需要说明的是，本实施例中三维存储器的各个结构可以参考上述方法实施例中所描述的具体实施方式，故此处不再赘述。
[0152]
本实施例提供的三维存储器，通过在沟道孔中形成沟道结构前对沟道孔贯穿停止层的第一孔段的孔径进行缩小处理，能够在形成沟道结构时，使得沟道孔的与停止层相邻的第一孔段在尺寸缩小后更易被填实，因而能够消除或减小沟道结构在停止层位置处的沟道结构段内部的缝或空隙，进而在去除沟道结构延伸出停止层的端部时，能够减少反应液(比如，研磨反应液)沿停止层位置处的沟道结构段内部的缝或空隙进入沟道结构内部而破坏沟道结构中的存储单元，实现了三维存储器中沟道结构与底部源极层的良好电连接，并提高了三维存储器的良率和稳定性。
[0153]
相应地，如图14所示，本发明实施例还提供一种存储系统40，该存储系统40包括控制器41和三维存储器42，控制器41耦合至三维存储器42，且用于控制三维存储器42存储数据。
[0154]
其中，三维存储器42可与上文中任意实施例的所描述的三维存储器相同，故此处
不再赘述。控制器41可通过通道ch控制三维存储器42，并且三维存储器42可响应于来自主机50的请求基于控制器41的控制而执行操作。三维存储器42可通过通道ch从控制器41接收命令cmd和地址addr并且访问响应于该地址而从存储单元阵列中选择的区域。换言之，三维存储器42可对由地址选择的区域执行与命令相对应的内部操作。
[0155]
在一些实施方式中，存储系统40可被实施为诸如通用闪存存储(ufs)装置，固态硬盘(ssd)，mmc、emmc、rs-mmc和微型mmc形式的多媒体卡，sd、迷你sd和微型sd形式的安全数字卡，个人计算机存储卡国际协会(pcmcia)卡类型的存储装置，外围组件互连(pci)类型的存储装置，高速pci(pci-e)类型的存储装置，紧凑型闪存(cf)卡，智能媒体卡或者记忆棒等。
[0156]
具体地，上述存储系统40可以用到计算机、电视、机顶盒、车载等终端产品上。
[0157]
本实施例提供的存储系统，通过在沟道孔中形成沟道结构前对沟道孔的与停止层相邻的第一孔段的尺寸进行缩小处理，能够在形成沟道结构时，使得沟道孔的与停止层相邻的第一孔段在尺寸缩小后更易被填实，因而能够消除或减小沟道结构的与停止层相邻的沟道结构段内部的缝或空隙，进而在去除沟道结构延伸出停止层的端部时，能够减少反应液(比如，研磨反应液)沿沟道结构的与停止层相邻的沟道结构段内部的缝或空隙进入沟道结构内部而破坏沟道结构中的存储单元，实现了三维存储器中沟道结构与底部源极层的良好电连接，并提高了三维存储器的良率和稳定性。
[0158]
相应地，如图15所示，本发明实施例还提供一种电子设备60，该电子设备60包括本发明实施例提供的上述存储系统61，具体地，该电子设备60可以是手机、台式计算机、平板电脑、笔记本电脑、服务器、车载设备、可穿戴设备、移动电源等任意可以存储数据的设备。
[0159]
本发明实施例提供的一种电子设备，由于设置了本发明实施例提供的存储系统，具有与上述存储系统相同的有益效果。
[0160]
以上所述仅为本发明实施例的较佳实施例而已，并不用以限制本发明实施例，凡在本发明实施例的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明实施例的保护范围之内。