用于静电放电保护的MOS器件及其制备方法与流程

用于静电放电保护的mos器件及其制备方法
技术领域
1.本技术涉及esd器件制造技术领域，具体涉及一种用于静电放电保护的mos器件及其制备方法。


背景技术：

2.为克服深亚微米工艺带来的热载流子带来的可靠性问题，发展出ldd制程与结构。目前的用于静电放电保护的ggnmos器件中，ggnmos器件的触发电压主要由n /pw的击穿电压决定，而此击穿电压较高，存在被保护器件被esd损伤未触发的情况。在强电场下，漏端(drain)的nldd(n型轻掺杂漏区)存在尖端放电现象，会提前损坏，降低了ggnmos器件的鲁棒性。
3.目前，一般为了降低触发电压、提高鲁棒性，在形成源端、漏端之后，会增加一道esd implant的工序以在漏端底部形成esd离子注入区，但是增加一道esd implant工序就需要增加一块对应的掩模版(光罩)，这不但增加了esd ggnmos器件的制造成本，还增加了ggnmos器件的制造工序。


技术实现要素：

4.本技术提供了一种用于静电放电保护的mos器件及其制备方法，可以解决现有的esd mos器件的制造过程中，制造成本较高、制造工序繁琐、触发电压较高、鲁棒性较差等问题中的问题。
5.一方面，本技术实施例提供了一种用于静电放电保护的mos器件的制备方法，所述mos器件包括：高压器件区和低压器件区，所述用于静电放电保护的mos器件的制备方法包括：
6.提供一衬底，所述衬底中形成有多个间隔设置的浅沟槽隔离结构，所述低压器件区和所述高压器件区经所述浅沟槽隔离结构隔离开来，所述低压器件区的衬底中形成有第一阱区，所述高压器件区的衬底中形成有第二阱区；
7.在所述低压器件区的第一阱区表面以及所述高压器件的第二阱区表面均形成两个间隔设置的栅极；
8.利用第一光罩对所述衬底进行离子注入工艺，以在所述低压器件区的栅极两侧的第一阱区中形成第一轻掺杂漏区，其中，所述低压器件区的相邻的两个栅极之间的所述第一轻掺杂漏区之间形成第一窗口；
9.利用第二光罩对所述衬底进行离子注入工艺，以在所述高压器件区的栅极两侧的第二阱区中、所述低压器件区的第一窗口位置的第一阱区中形成第二轻掺杂漏区；
10.对所述衬底进行离子注入工艺以在所述低压器件区的第一阱区中形成第一源端、第一漏端以及在所述高压器件区的第二阱区中形成第一重掺杂区，其中，所述第一漏端覆盖掉两个栅极之间的部分所述第一轻掺杂漏区和部分所述第二轻掺杂漏区；以及，
11.对所述衬底进行离子注入工艺以在所述低压器件区的第一阱区中形成第二重掺
杂区以及在所述高压器件区的第二轻掺杂漏区中形成第二源端、第二漏端。
12.可选的，在所述用于静电放电保护的mos器件的制备方法中，
13.在利用第一光罩对所述衬底进行离子注入工艺，以在所述低压器件区的栅极两侧的第一阱区中形成第一轻掺杂漏区，其中，所述低压器件区的相邻的两个栅极之间的所述第一轻掺杂漏区之间形成第一窗口的过程中，所述用于静电放电保护的mos器件的制备方法还包括：
14.利用所述第一光罩对所述高压器件区的衬底进行离子注入工艺，以在所述高压器件区的相邻的两个栅极之间的第二阱区中形成第一轻掺杂漏区，其中，所述栅极和所述第一轻掺杂漏区之间形成第二窗口。
15.可选的，在所述用于静电放电保护的mos器件的制备方法中，
16.在利用第二光罩对所述衬底进行离子注入工艺，以在所述高压器件区的栅极两侧的第二阱区中、所述低压器件区的第一窗口位置的第一阱区中形成第二轻掺杂漏区的过程中，所述用于静电放电保护的mos器件的制备方法还包括：
17.利用所述第二光罩对所述高压器件区的衬底进行离子注入工艺，以在所述高压器件区的栅极两侧的第二窗口位置和第二阱区中形成第二轻掺杂漏区。
18.可选的，在所述用于静电放电保护的mos器件的制备方法中，在对所述衬底进行离子注入工艺以在所述低压器件区的第一阱区中形成第二重掺杂区以及在所述高压器件区的第二轻掺杂漏区中形成第二源端、第二漏端的过程中，在所述高压器件区中，所述第二漏端覆盖掉两个栅极之间的部分所述第一轻掺杂漏区和部分所述第二轻掺杂漏区。
19.可选的，在所述用于静电放电保护的mos器件的制备方法中，所述第二轻掺杂漏区的高度大于所述第一漏端的高度，以使所述第一漏端覆盖掉部分厚度的所述第二轻掺杂漏区。
20.可选的，在所述用于静电放电保护的mos器件的制备方法中，所述第一漏端在横向上的宽度大于或者等于所述第一窗口在横向上的宽度。
21.可选的，在所述用于静电放电保护的mos器件的制备方法中，在所述低压器件区中，各所述第一轻掺杂漏区在横向上均延伸一定的宽度至所述栅极底部的第一阱区中。
22.可选的，在所述用于静电放电保护的mos器件的制备方法中，在对所述衬底进行离子注入工艺以在所述低压器件区的第一阱区中形成第二重掺杂区以及在所述高压器件区的第二阱区中形成第二源端、第二漏端之后，所述用于静电放电保护的mos器件的制备方法还包括：
23.形成金属硅化物阻挡层，所述金属硅化物阻挡层覆盖所述低压器件区的第一漏端和栅极之间的交界面以及所述高压器件区的第二漏端和栅极之间的交界面。
24.可选的，在所述用于静电放电保护的mos器件的制备方法中，所述衬底的导电类型为p型。
25.可选的，在所述用于静电放电保护的mos器件的制备方法中，在所述低压器件区中，所述第一阱区、所述第二轻掺杂漏区、所述第二重掺杂区的导电类型为p型；所述第一轻掺杂漏区、所述第一源端、所述第一漏端的导电类型为n型；所述第二重掺杂区、所述第一源端、所述栅极均接外部电源的负极；所述第一漏端接外部电源的正极；
26.在所述高压器件区中，所述第二阱区、所述第一重掺杂区的导电类型为n型；所述
第二轻掺杂漏区、所述第二源端、所述第二漏端的导电类型为p型；所述第一重掺杂区、第二源端和所述栅极均接外部电源的正极，所述第二漏端接外部电源的负极。
27.另一方面，本技术实施例还提供了一种用于静电放电保护的mos器件，所述mos器件包括：高压器件区和低压器件区，所述用于静电放电保护的mos器件包括：
28.衬底，所述衬底中形成有多个间隔设置的浅沟槽隔离结构，所述低压器件区和所述高压器件区经所述浅沟槽隔离结构隔离开来，所述低压器件区的衬底中形成有第一阱区，所述高压器件区的衬底中形成有第二阱区；
29.栅极，所述栅极间隔设置于所述低压器件区的第一阱区表面以及所述高压器件的第二阱区表面；
30.第一轻掺杂漏区，所述第一轻掺杂漏区位于所述低压器件区的栅极两侧的第一阱区中；
31.第二轻掺杂漏区，所述第二轻掺杂漏区位于所述高压器件区的栅极两侧的第二阱区中、所述低压器件区的栅极两侧的第一阱区中；
32.第一重掺杂区，所述第一重掺杂区位于所述高压器件区的第二阱区中；
33.第一源端和第一漏端，所述第一源端和第一漏端位于所述低压器件区的第一阱区中，其中，相邻的两个所述栅极之间的第二轻掺杂漏区位于所述第一漏端的底部；
34.第二重掺杂区，所述第二重掺杂区位于所述低压器件区的第一阱区中；
35.第二源端和第二漏端，所述第二源端和第二漏端位于所述高压器件区的第二轻掺杂漏区中。
36.本技术技术方案，至少包括如下优点：
37.本发明提供一种用于静电放电保护的mos器件及其制备方法，其中方法包括：利用第一光罩对所述衬底进行离子注入工艺，以在所述低压器件区中形成图形化的第一轻掺杂漏区，其中，在所述第一轻掺杂漏区之间形成第一窗口；利用第二光罩对所述衬底进行离子注入工艺，以在所述高压器件区的栅极两侧的第二阱区中、所述低压器件区的第一窗口位置的第一阱区中形成第二轻掺杂漏区。本技术在所述低压器件区中，通过利用第一光罩形成图案化的第一轻掺杂漏区，然后再在第一窗口中形成第二轻掺杂漏区，最后在第一轻掺杂漏区和第二轻掺杂漏区上形成第一漏端，这样可以直接在形成所述第一轻掺杂漏区和所述第二轻掺杂漏区的同时形成所述第二轻掺杂漏区(esd离子注入区)，从而在不额外增加第一漏端底部的esd离子注入工序的同时，节省了光罩，变相地节省了mos器件的制造成本，也降低了器件的触发电压，提高了器件的鲁棒性。
附图说明
38.为了更清楚地说明本技术具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
39.图1-图8是本发明实施例一的制备mos器件各工艺步骤中的半导体结构示意图；
40.图9-图16是本发明实施例二的制备mos器件各工艺步骤中的半导体结构示意图；
41.其中，附图标记说明如下：
42.100-衬底，101-浅沟槽隔离结构，102-第一阱区，103-第一轻掺杂漏区，104-第二轻掺杂漏区，105-第一源端，106-第一漏端，107-第一重掺杂区，108-第二重掺杂区，109-第二阱区，110-栅极，211-第二源端，212-第二漏端，220-金属硅化物阻挡层，300-第一窗口；
43.10-衬底，11-浅沟槽隔离结构，12-第一阱区，13-第二阱区，14-第一轻掺杂漏区，15-第二轻掺杂漏区，16-第一源端，17-第一漏端，18-第一重掺杂区，19-第二重掺杂区，20-栅极，21-第二源端，22-第二漏端，30-金属硅化物阻挡层，40-第一窗口，50-第二窗口。
具体实施方式
44.下面将结合附图，对本技术中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本技术的一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本技术保护的范围。
45.在本技术的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
46.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
47.此外，下面所描述的本技术不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
48.实施例一
49.本技术实施例提供了一种用于静电放电保护的mos器件的制备方法，本实施例以所述mos器件包括：高压器件区和低压器件区为例，其中，所述低压器件区的触发电压可以为1.2v或2.5v；所述高压器件区的触发电压可以为5v；请参考图1-图8，接下来详细介绍所述用于静电放电保护的mos器件的制备方法。
50.首先，如图1所示，提供一衬底100，所述衬底100的左侧为低压器件区；所述衬底100的右侧为高压器件区；所述衬底100中形成有多个间隔设置的浅沟槽隔离结构(sti)101，所述低压器件区和所述高压器件区可以经所述浅沟槽隔离结构隔离101开来，所述低压器件区的衬底100中形成有第一阱区102，所述高压器件区的衬底100中形成有第二阱区109。其中，所述第一阱区102中还形成有多个间隔设置的浅沟槽隔离结构101；所述第二阱区109中也还形成有多个间隔设置的浅沟槽隔离结构101。所述衬底100的导电类型为p型，所述第一阱区102的导电类型可以为p型，即所述第一阱区102为lv pw；所述第二阱区109的导电类型可以为n型，即所述第二阱区109为lv nw。
51.然后，如图2所示，在所述低压器件区的第一阱区102表面以及所述高压器件的第二阱区109表面均形成两个间隔设置的栅极110。
52.接着，如图3所示，利用第一光罩对所述衬底100进行离子注入工艺，以在所述低压器件区的栅极110两侧的第一阱区102中形成第一轻掺杂漏区103，其中，所述低压器件区的相邻的两个栅极110之间的所述第一轻掺杂漏区103之间形成第一窗口300。具体的，在所述低压器件区中，各所述第一轻掺杂漏区103在横向上均延伸至所述栅极110底部的第一阱区102中，并且相邻的两个所述第一轻掺杂漏区103在所述栅极110底部的第一阱区102中互不接触。所述第一轻掺杂漏区103的导电类型可以为n型。
53.进一步的，如图4所示，利用第二光罩对所述衬底100进行离子注入工艺，以在所述高压器件区的栅极110两侧的第二阱区109中、所述低压器件区的第一窗口300位置的第一阱区102中形成第二轻掺杂漏区104。具体的，所述第二轻掺杂漏区104的导电类型可以为p型。
54.接着，如图5所示，对所述衬底100进行离子注入工艺以在所述低压器件区的第一阱区102中形成第一源端105、第一漏端106以及在所述高压器件区的第二阱区109中形成两个第一重掺杂区107，其中，所述第一漏端106覆盖掉两个栅极110之间的部分所述第一轻掺杂漏区103和部分所述第二轻掺杂漏区104。具体的，两个所述第一重掺杂区107位于远离高压器件区中心位置的两个所述浅沟道隔离结构101之间。所述第一重掺杂区107、所述第一源端105和所述第一漏端106的导电类型均可以为n型。
55.在本实施例中，如图5所示，在所述低压器件区，所述第二轻掺杂漏区104的高度大于所述第一漏端106的高度，以使所述第一漏端106覆盖掉部分厚度的所述第二轻掺杂漏区104。进一步的，所述第一漏端106在横向上的宽度大于或者等于所述第一窗口300在横向上的宽度。
56.最后，如图6所示，对所述衬底100进行离子注入工艺以在所述低压器件区的第一阱区102中形成两个第二重掺杂区108以及在所述高压器件区的第二轻掺杂漏区104中形成第二源端211、第二漏端212。具体的，两个所述第二重掺杂区108位于远离低压器件区中心位置的两个所述浅沟道隔离结构101之间。所述第二重掺杂区108、所述第二源端211和所述第二漏端212的导电类型均可以为p型。
57.本技术在所述低压器件区中，通过利用第一光罩形成图案化的第一轻掺杂漏区103，然后再在第一窗口300中形成第二轻掺杂漏区104，最后在所述栅极110之间的第一轻掺杂漏区103和第二轻掺杂漏区104上形成第一漏端106，这样可以直接在形成所述第一轻掺杂漏区103和所述第二轻掺杂漏区104的同时形成所述第一漏端106底部的第二轻掺杂漏区(esd离子注入区)，从而可以在不额外增加第一漏端106底部的esd离子注入工序的同时，节省了光罩，变相地节省了mos器件的制造成本，并且所述第二轻掺杂漏区(esd离子注入区)104的纵向深度会比所述第一漏端106(重掺杂n )的纵向深度深，则所述第一漏端106的击穿结变为n 106/(pw102 第二掺杂区104)，这样提高了所述第二轻掺杂漏区104下方的p型掺杂浓度，降低了器件的触发电压，且esd电流会先由该低触发电压界面泄放，故所述第一漏端106的第一轻掺杂漏区(n型ldd)103不会因为尖端放电而先失效，提高了器件的鲁棒性，在满足esd防护的同时兼顾经济效益。
58.进一步的，如图7所示，在形成所述第二重掺杂区108、所述第二源端211和所述第二漏端212之后，所述用于静电放电保护的mos器件的制备方法还包括：形成金属硅化物阻挡层220，所述金属硅化物阻挡层220覆盖所述低压器件区的第一漏端106和栅极110之间的
交界面以及所述高压器件区的第二漏端212和栅极110之间的交界面，主要为了防止第一漏端106和栅极110之间的交界位置的内部的所述第一轻掺杂漏区103(衬底)表面形成金属硅化物，以及为了防止第二漏端212和栅极110之间的交界位置的内部的第二轻掺杂漏区104(衬底)表面形成金属硅化物。
59.在本实施例中，如图8所示，在所述低压器件区中，所述第二重掺杂区108、所述第一源端105、所述栅极110均接外部电源的负极；所述第一漏端106接外部电源的正极；在所述高压器件区中，所述第一重掺杂区107、第二源端211和所述栅极110均接外部电源的正极，所述第二漏端212接外部电源的负极。
60.基于同一发明构思，本技术实施例还提供了一种用于静电放电保护的mos器件，如图5所示，所述mos器件包括：高压器件区和低压器件区，所述用于静电放电保护的mos器件包括：
61.衬底100，所述衬底100中形成有多个间隔设置的浅沟槽隔离结构101，所述低压器件区和所述高压器件区经所述浅沟槽隔离结构101隔离开来，所述低压器件区的衬底100中形成有第一阱区102，所述高压器件区的衬底100中形成有第二阱区109；
62.栅极110，所述栅极110间隔设置于所述低压器件区的第一阱区102表面以及所述高压器件的第二阱区109表面；
63.第一轻掺杂漏区103，所述第一轻掺杂漏区103位于所述低压器件区的栅极110两侧的第一阱区102中；
64.第二轻掺杂漏区104，所述第二轻掺杂漏区104位于所述高压器件区的栅极110两侧的第二阱区109中、所述低压器件区的栅极110两侧的第一阱区102中；
65.第一重掺杂区107，所述第一重掺杂区107位于所述高压器件区的第二阱区109中；
66.第一源端105和第一漏端106，所述第一源端105和第一漏端106位于所述低压器件区的第一阱区102中，其中，相邻的两个所述栅极110之间的第二轻掺杂漏区103位于所述第一漏端106的底部；
67.第二重掺杂区108，所述第二重掺杂区108位于所述低压器件区的第一阱区102中；
68.第二源端211和第二漏端212，所述第二源端211和第二漏端212位于所述高压器件区的第二轻掺杂漏区104中。
69.实施例二
70.请参考图9-图16，本实施例详细介绍另一种用于静电放电保护的mos器件的制备方法。
71.首先，如图9所示，提供一衬底10，所述衬底10的左侧为第一高压器件区；所述衬底10的右侧为第二高压器件区；所述衬底10中形成有多个间隔设置的浅沟槽隔离结构(sti)11，所述第一高压器件区和所述第二高压器件区可以经所述浅沟槽隔离结构隔离11开来，所述第一高压器件区的衬底10中形成有第一阱区12，所述第二高压器件区的衬底10中形成有第二阱区13。其中，所述第一阱区12中还形成有多个间隔设置的浅沟槽隔离结构11；所述第二阱区13中也还形成有多个间隔设置的浅沟槽隔离结构11。所述衬底10的导电类型为p型，所述第一阱区12的导电类型可以为p型，即所述第一阱区12为hv pw；所述第二阱区13的导电类型可以为n型，即所述第二阱区13为hv nw。
72.然后，如图10所示，在所述第一高压器件区的第一阱区12表面以及所述第二高压
器件的第二阱区13表面均形成两个间隔设置的栅极20。
73.接着，如图11所示，利用第一光罩对所述衬底10进行离子注入工艺，以在所述第一高压器件区的栅极20两侧的第一阱区12中、所述第二高压器件区的相邻的两个栅极20之间的第二阱区13中形成第一轻掺杂漏区14，其中，所述第一高压器件区的相邻的两个栅极20之间的所述第一轻掺杂漏区14之间形成第一窗口40；所述第二高压器件区的所述栅极20和所述第一轻掺杂漏区104之间形成第二窗口50。其中，所述第一轻掺杂漏区14的导电类型可以为n型。
74.进一步的，如图12所示，利用第二光罩对所述衬底10进行离子注入工艺，以在所述第二高压器件区的栅极20两侧的第二窗口50位置和第二阱区13中、所述第一高压器件区的第一窗口40位置的第一阱区12中形成第二轻掺杂漏区15。具体的，所述第二轻掺杂漏区15的导电类型可以为p型。
75.接着，如图13所示，对所述衬底10进行离子注入工艺以在所述第一高压器件区的第一阱区12中形成第一源端16、第一漏端17以及在所述第二高压器件区的第二阱区13中形成两个第一重掺杂区18，其中，所述第一漏端17覆盖掉两个栅极20之间的部分所述第一轻掺杂漏区14和部分所述第二轻掺杂漏区15。具体的，两个所述第一重掺杂区18位于远离第二高压器件区中心位置的两个所述浅沟道隔离结构11之间。所述第一重掺杂区18、所述第一源端16和所述第一漏端17的导电类型均可以为n型。
76.最后，如图14所示，对所述衬底10进行离子注入工艺以在所述第一高压器件区的第一阱区12中形成两个第二重掺杂区19以及在所述第二高压器件区的第二轻掺杂漏区15中形成第二源端21、第二漏端22。具体的，两个所述第二重掺杂区19位于远离第一高压器件区中心位置的两个所述浅沟道隔离结构11之间。所述第二漏端22覆盖掉两个栅极20之间的部分所述第一轻掺杂漏区14和部分所述第二轻掺杂漏区15。所述第二重掺杂区19、所述第二源端21和所述第二漏端22的导电类型均可以为p型。
77.同样的，如图15所示，在形成所述第二重掺杂区19、所述第二源端21和所述第二漏端22之后，所述用于静电放电保护的mos器件的制备方法还包括：形成金属硅化物阻挡层30，所述金属硅化物阻挡层30覆盖所述第一高压器件区的第一漏端17和栅极20之间的交界面以及所述第二高压器件区的第二漏端22和栅极20之间的交界面。
78.在本实施例中，如图16所示，在所述第一高压器件区中，所述第二重掺杂区19、所述第一源端16、所述栅极20均接外部电源的负极；所述第一漏端17接外部电源的正极；在所述第二高压器件区中，所述第一重掺杂区18、第二源端21和所述栅极20均接外部电源的正极，所述第二漏端22接外部电源的负极。
79.在本实施例中，利用第一光罩得到所述第二高压器件区的第一漏端22底部的第一轻掺杂漏区14；利用第二光罩得到所述第一高压器件区的第一漏端17底部的第二轻掺杂漏区15，可以在形成所述第一轻掺杂漏区14和所述第二轻掺杂漏区15的同时直接形成第二轻掺杂漏区(esd离子注入区)，从而可以在不额外增加两道第一/第二漏端底部的esd离子注入工序的同时，节省了光罩，变相地节省了mos器件的制造成本，也降低了器件的触发电压，提高了器件的鲁棒性。
80.显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或
变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本技术创造的保护范围之中。