半导体集成电路的制作方法

1.本公开涉及半导体集成电路，特别是涉及包含具有soi构造的高耐压二极管的半导体集成电路。


背景技术：

2.作为与高耐压二极管相关的现有技术，例如公知有日本特开2004-335922号公报所公开的半导体装置。日本特开2004-335922号公报的记载所涉及的半导体装置在box(buried oxide：埋入绝缘膜)层2上的半导体层10形成有由第一p型区域11、n 型区域12、n－型区域13构成的二极管。在半导体层10的底部形成有第二p型区域14，该第二p型区域14被绝缘氧化膜21分割成多个。在本结构中，在二极管处于反向偏置状态时，n 型区域12正下方的第二p型区域14成为与第一n 型区域12大致相同的电压。而且，随着接近第一p型区域11，第二p型区域14的电位变低。其结果，半导体层10与box层2的界面处的电场集中得到缓和，能够实现该二极管的高耐压化。
3.然而，在上述日本特开2004-335922号公报所涉及的半导体装置中，需要被绝缘氧化膜21分割成多个的第二p型区域14这样的特殊构造，因此存在soi(silicon on insulator：绝缘硅)晶片的制造工序变得复杂，其结果成本变高的问题。另外，日本特开2004-335922号公报所涉及的半导体装置的构造复杂，因此从小型化的观点出发也存在改善的余地。另外，由于采用n－型区域13与box层2接触的构造，因此在对二极管施加负偏压时不会耗尽化，在box层2的膜厚较薄的情况下，存在难以确保耐压的问题。
4.通常，box层的容许电压取决于box层的膜厚，膜厚越厚，容许电压越大。另一方面，box层的膜厚取决于制造工序等，能够采用的膜厚自然存在极限。即，box层能够负担的电压也存在极限。关于这一点，在日本特开2004-335922号公报所涉及的二极管中，由于难以确保box层的负担电压以上的耐压，因此存在不得不使box层的膜厚变厚(例如，6μm左右)的问题。
5.因此，在具有抑制了box层的膜厚的soi构造的半导体集成电路中，要求通过能够实现小型化的简单的结构，例如在施加负偏压时，能够确保充分的耐压的半导体集成电路，特别是二极管。


技术实现要素：

6.本公开的实施方式考虑到上述事实，其目的在于提供一种能够通过简单的结构提高耐压，并且能够实现小型化的半导体集成电路。
7.本公开的第一实施方式所涉及的半导体集成电路包括：第一导电型的基板；埋入绝缘膜，设置在基板上；第一导电型的活性层，设置在埋入绝缘膜上；第二导电型的第一杂质区域，形成在活性层内；第二导电型的电场缓和层，包围第一杂质区域并形成在活性层内；第一导电型的第二杂质区域，包围电场缓和层并形成在活性层内；以及槽，包围第二杂质区域地形成，并到达上述埋入绝缘膜。
8.第一实施方式所涉及的半导体集成电路包括：埋入绝缘膜；第一导电型的活性层，形成在埋入绝缘膜上；以及第二导电型的第一杂质区域，形成在活性层内。
9.这里，在第一导电型的活性层与第二导电型的第一杂质区域的界面存在pn结，形成二极管。而且，第二导电型的电场缓和层进一步设置为包围第一杂质区域，因此耗尽层被扩张，其结果能够实现耐压的提高。
10.在本公开的第二实施方式所涉及的半导体集成电路中，在第一实施方式所涉及的半导体集成电路的基础上，还包括：氧化膜，形成于槽的内表面；和第二导电型的第三杂质区域，包围第二杂质区域，并且与氧化膜邻接并形成在活性层内。
11.根据第二实施方式所涉及的半导体集成电路，还包括：氧化膜；和第二导电型的第三杂质区域，包围第二杂质区域，并且与氧化膜邻接并形成在活性层内。而且，第三杂质区域作为沟道截断环发挥功能，因此能够抑制耐压的降低。
12.在本公开的第三实施方式所涉及的半导体集成电路中，在第二实施方式所涉及的半导体集成电路的基础上，还包括导电体，该导电体隔着氧化膜形成在槽的内部，在对第一杂质区域及导电体施加第一电位，对第二杂质区域施加低于第一电位的第二电位的情况下，遍及活性层的整体地形成耗尽层。
13.根据第三实施方式所涉及的半导体集成电路，在对第一杂质区域及导电体施加第一电位，对第二杂质区域施加低于第一电位的第二电位的情况下，遍及活性层的整体地形成耗尽层。因此，在施加了负偏压的情况下，活性层整体被耗尽化，从而能够更有效地实现耐压的提高。
14.在本公开的第四实施方式所涉及的半导体集成电路中，在第二实施方式或者第三实施方式所涉及的半导体集成电路的基础上，基板在俯视观察下的外形形状为跑道形状，电场缓和层、第二杂质区域、槽以及第三杂质区域分别沿着基板的外形形状形成为跑道形状。
15.根据第四实施方式所涉及的半导体集成电路，半导体集成电路整体形成为跑道形状。因此，能够实现耐压的提高而不依赖于半导体集成电路的截面方向。
16.在本公开的第五实施方式所涉及的半导体集成电路中，在第一实施方式至第四实施方式中的任一个所涉及的半导体集成电路的基础上，第一导电型是p型，第二导电型是n型。
17.根据第五实施方式所涉及的半导体集成电路，活性层成为p型。因此，能够构成包围阴极区域且配置有阳极区域的半导体集成电路。
18.根据本公开的实施方式，起到能够提供一种通过简单的结构提高耐压，并且能够实现小型化的半导体集成电路的优良效果。
附图说明
19.图1a是表示本公开的实施方式所涉及的半导体集成电路的结构的一个例子的剖视图。
20.图1b是表示本公开的实施方式所涉及的半导体集成电路的结构的一个例子的俯视图。
21.图2是表示本公开的实施方式所涉及的半导体集成电路的偏压的施加方法的剖视
图。
具体实施方式
22.以下，参照图1a、图1b以及图2对本公开的一个实施方式所涉及的半导体集成电路进行说明。在以下的实施方式中，例示说明了将本公开所涉及的半导体集成电路应用于高耐压二极管的方式。另外，本实施方式所涉及的半导体集成电路作为一个例子采用使用了soi晶片的dti(deep trench isolation：深沟隔绝)技术来制造。即，本实施方式所涉及的半导体集成电路具备到达soi晶片的box层的沟槽(槽)。这里，在本实施方式中，作为“高耐压”的具体的电压的一个例子，假设为600v以上。此外，在各附图中对相同或等效的构成要素及部分标注相同的参照附图标记，适当地省略重复的说明。
23.图1a表示本实施方式所涉及的半导体集成电路10的剖视图的一个例子，图1b表示半导体集成电路10的俯视图的一个例子。图1a是沿图1b所示的a-a’线切断的半导体集成电路10的剖视图。但是，在图1b中，省略了图1a所示的结构的一部分而图示。如图1a所示，半导体集成电路10构成为包括半导体基板12、埋入绝缘膜14、p型杂质区域16、n型杂质区域18、阳极电极20、以及阴极电极22。
24.如上所述，本实施方式所涉及的半导体集成电路10作为一个例子使用soi晶片来制造。即，半导体基板12作为一个例子为p型(p－)的硅基板，埋入绝缘膜14是所谓的box层。p型杂质区域16(p－)、n型杂质区域18(n－)分别形成于soi晶片所包含的硅半导体层。p型杂质区域16是构成半导体集成电路10的阳极的层的一部分，经由p 接触区域26而与阳极电极20连接。n型杂质区域18是构成半导体集成电路10的阴极的层的一部分，经由n 接触区域34而与阴极电极22连接。在p型杂质区域16与n型杂质区域18的界面形成有pn结。这里，在本实施方式中，p－意味着浓度较低的p型杂质区域，p 意味着浓度较高的p型杂质区域，n－意味着浓度较低的n型杂质区域，n 意味着浓度较高的n型杂质区域。
25.半导体集成电路10还包括多晶硅24以及氧化膜28。多晶硅24形成为填充被形成在soi晶片的硅半导体层的沟槽29(槽)。本实施方式所涉及的沟槽29作为一个例子，具有到达埋入绝缘膜14的深度。氧化膜28例如使用氧化硅膜(sio2)而形成于包含沟槽29的底部的内壁。通过沟槽29，例如能够容易地将半导体集成电路10从其他电路元件分离出来。通过在沟槽29填充多晶硅24，能够如后所述对与埋入绝缘膜14相连的多晶硅24施加偏置电压(在本实施方式中为接地电位)。此外，“多晶硅24”是本公开所涉及的“导电体”的一个例子。
26.半导体集成电路10构成为还包括n－杂质区域30及n－杂质区域32，关于n－杂质区域30及n－杂质区域32的详细内容，在后面叙述。
27.如图1b所示，本实施方式所涉及的半导体集成电路10在俯视时，形成为在矩形部分的两侧连接有半圆形的跑道形状。而且，n－杂质区域30形成为包围n型杂质区域18，p 接触区域26形成为包围n－杂质区域30，多晶硅24形成为包围p 接触区域26。此外，在图1b中省略图示的n－杂质区域32也包围p 接触区域26，并形成在p 接触区域26与多晶硅24之间。
28.如图1b所示，在半导体集成电路10中，阴极电极22配置为被多个杂质区域包围。因此，在将半导体集成电路10安装于封装等的情况下，阴极电极22例如使用接合线与外部端子连接。即，阴极电极22具有电极焊盘的功能。与此相对，如图1b所示，阳极电极20构成为延伸到半导体集成电路10的外部，在延伸目的地与电极焊盘连接。
29.接下来，参照图2，对向半导体集成电路10施加偏置电压的施加方法进行说明。图2表示作为偏置电压的施加方法的一个例子，施加负偏压(反向偏置)的情况下的电源36的连接方法。即，如图2所示，将电源36的正极与连接于gnd(地线)的阴极电极22连接，将负极与阳极电极20连接。此时，半导体基板12以及多晶硅24也与gnd连接。
30.在该情况下，若将电源36的电压设为vb，则对阳极电极20施加电压－vb，阴极电极22的电位为0v，因此作为二极管的半导体集成电路10的端子间的电位差成为vb。此外，向图2所示的半导体集成电路10施加负偏压例如在将半导体集成电路10用作静电保护元件的情况下进行。
31.这里，在半导体集成电路10中，在p型杂质区域16与n型杂质区域18的界面形成有pn结。如图2所示，当对半导体集成电路10施加负偏压时，以该pn结为起点形成耗尽层dlt。在半导体集成电路10中，形成二极管的半导体层(活性层)为p型的p型杂质区域16。因此，若对夹着埋入绝缘膜14而对置的gnd电位的半导体基板12施加负偏压，则p型杂质区域16耗尽化至与埋入绝缘膜14接触的界面附近，抑制由半导体基板12与p型杂质区域16之间的电位差引起的击穿。因此，能够使埋入绝缘膜14(box层)的膜厚比现有技术薄(例如，薄至4μm左右)。这一点是与采用通过与box层2接触的绝缘构造来确保耐压的构造的上述的日本特开2004-335922号公报所涉及的半导体装置根本上不同的点。
32.另外，在半导体集成电路10中，与上述效果同样，成为在沟槽29的附近也抑制击穿的结构。即，对p型杂质区域16施加负电位，多晶硅24与gnd连接，因此p型杂质区域16经由氧化膜28被耗尽化，p型杂质区域16的周缘部的击穿得到抑制。即，在半导体集成电路10中，构成为遍及p型杂质区域16的整体地形成耗尽层。其结果，即使是膜厚比现有技术薄(例如，4μm)的埋入绝缘膜14(box层)，也能够确保高耐压。
33.图2所示的n－杂质区域30具有作为电场缓和层的功能。即，n－杂质区域30相对于耗尽层dlt具有与n型杂质区域18相同的作用，起到扩大耗尽层dlt的作用。即，n－杂质区域30与相对于n型杂质区域18形成的耗尽层dlt成为一体，进而与上述沟槽29附近的耗尽层结合，具有使耗尽层dlt横向(图2的纸面左右方向)扩展的作用。此外，n－杂质区域30只要考虑半导体集成电路10所要求的耐压等来设置即可，不是必须的。
34.对阳极电极20的布线施加负偏压，半导体集成电路10的表面附近的p 层(p 接触区域26)、以及p－层(p型杂质区域16)成为相等电位。因此，在本实施方式所涉及的半导体集成电路10中，不易受到布线(阳极电极20)带来的偏压效应。但是，在半导体集成电路10的周缘部，p型杂质区域16的电位比阳极电极20的布线高(接近gnd)。因此，也设想到产生p型累积效应，该p型累积效应区域与沟槽29的周边部的耗尽层dlt接触，由此半导体集成电路10的耐压降低。在半导体集成电路10中，为了抑制由该机制引起的击穿，在沟槽29的周边部形成n－杂质区域32。即，n－杂质区域32具有作为沟道截断环的功能。这里，“偏压效应”或者“累积效应”也被称为“mos效应”，是指在布线的下部的半导体层形成有电荷的反转层。此外，n－杂质区域32只要考虑半导体集成电路10所要求的耐压等来设置即可，不是必须的。
35.本实施方式所涉及的半导体集成电路10为了使上述构造带来的效果有效，将俯视时的形状设为图1b所示的跑道形状。即，通过使半导体集成电路10为跑道形状，能够使各种方向的截面构造为图1a所示的截面构造。即，通过消除半导体集成电路10的截面构造的方向依赖性，耗尽层dlt各向同性地扩展，对于任何方向都能够同等地发挥耐压提高的效果。
此外，在本实施方式中，例示说明了半导体集成电路10的俯视时的形状为跑道形状的方式，但并不局限于此，也可以是使用圆形状、椭圆形状等其他形状的方式。但是，该形状优选不具有角。
36.如以上详细叙述的那样，根据具有上述结构的本实施方式所涉及的半导体集成电路，不会如现有技术那样使soi晶片的构造成为复杂的构造，另外，能够构成能够以占有面积更小的构造来确保高耐压的半导体集成电路(二极管)。
37.此外，在上述实施方式中，例示说明了使用p型半导体基板的方式，但也可以是使用n型基板的方式。在该情况下，在上述，只要将p型替换为n型，将n型替换为p型即可。
38.在2019年11月1日申请的日本专利申请2019-200243号的公开内容的整体通过参照而被引入于本说明书中。
39.本说明书中记载的全部文献、专利申请和技术标准通过参照而引入本说明书中，其程度如同各个文献，专利申请和技术规格通过参照而引入被具体地并且单独地记载的情况。