半导体结构及其形成方法与流程

1.本发明涉及半导体制造领域，尤其是涉及一种半导体结构及其形成方法。


背景技术：

2.随着芯片集成度的不断提高，铜已经取代铝成为超大规模集成电路制造中的主流互连技术。相对于铝，铜具有电阻率低、抗电迁移率好的特点。因而，采用铜作为互连线的电路功耗低、寄生电容小、信号干扰小、信号传输速度快、可靠性也高。
3.由于对铜的刻蚀非常困难，因此铜互连采用双嵌入式工艺，又称双大马士革工艺(dual damascene)。所述镶嵌工艺又分为单镶嵌工艺和双镶嵌工艺,两者的区别在于穿通孔和本层的工艺连线是否是同时制备的。大马士革工艺主要包括介电质层的沉积，介电质层通孔和沟槽的刻蚀，金属阻挡层和籽晶层的沉积，铜电镀以及化学机械研磨工艺。然而，随着集成电路特征尺寸不断缩小，特别是进入纳米阶段，大马士革工艺制作的铜互连线出现许多缺陷问题，这些缺陷问题直接影响互连线的可靠性和产品的良率。
4.因此，现有的铜互连工艺有待进一步改善。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，以改善半导体结构性能。
6.为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底；位于所述衬底上的介质层，所述介质层内具有通孔，所述通孔底部暴露出所述衬底；位于所述通孔侧壁和底部的阻挡层、位于所述阻挡层表面的成核衬垫层，以及位于所述成核衬垫层上的籽晶层，所述成核衬垫层的晶粒具有第一粒径，所述籽晶层的晶粒具有第二粒径，所述第一粒径小于所述第二粒径；位于所述通孔内且位于所述籽晶层表面的导电层。
7.相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成介质层，所述介质层内具有通孔，所述通孔底部暴露出所述衬底；在所述通孔侧壁和底部形成阻挡层、位于所述阻挡层表面的成核衬垫层，以及位于所述成核衬垫层上的籽晶层，所述成核衬垫层的晶粒具有第一粒径，所述籽晶层的晶粒具有第二粒径，所述第一粒径小于所述第二粒径；在所述籽晶层表面形成填充满所述通孔内的导电层。
8.可选的，所述成核衬垫层的材料包括金属，所述金属包括钴、钌、铱或钨中的一者或多者。
9.可选的，所述成核衬垫层的形成工艺包括化学气相沉积或物理气相沉积工艺。
10.可选的，所述化学气相沉积工艺的工艺参数包括：工艺温度范围为150℃至750℃，气体流量范围为10sccm至150sccm。
11.可选的，所述物理气相沉积工艺的工艺参数包括：功率范围大于或等于11kw，工艺温度范围20℃至400℃。
12.可选的，所述导电层的材料包括铜。
13.可选的，所述导电层的形成工艺包括电镀工艺。
14.可选的，所述阻挡层包括粘结层和位于所述粘结层表面的辅助层；所述粘结层的材料包括坦；所述辅助层的材料包括氮化钽。
15.可选的，所述成核衬垫层的厚度范围为大于或等于2nm。
16.可选的，所述成核衬垫层的粒径范围为0.5nm至100nm。
17.可选的，所述通孔的深宽比范围为大于或等于2。
18.可选的，所述介质层内还具有沟槽，所述通孔位于所述沟槽底部，且所述沟槽与所述通孔相互连通。
19.可选的，所述沟槽和所述通孔的形成工艺包括双大马士革工艺。
20.可选的，形成所述导电层后，还包括：对所述导电层和所述籽晶层进行退火处理。
21.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
22.本发明技术方案提供的半导体结构的形成方法中，在所述通孔侧壁和底部形成阻挡层、位于所述阻挡层表面的成核衬垫层，以及位于所述成核衬垫层上的籽晶层，所述成核衬垫层的晶粒具有第一粒径，所述成核衬垫层可选用与导电层具有较好的结合能力的材料，促进所述导电层的成核，且所述籽晶层的晶粒具有第二粒径，所述第一粒径小于所述第二粒径，由于所述成核衬垫层的粒径较小，可以弥补籽晶层的不连续分布，提高了籽晶层的均匀性，成核均匀性的增加利于提高导电层的质量，有利于减少空隙等不良缺陷产生的概率。
23.进一步，所述导电层的材料包括铜；所述成核衬垫层的材料包括金属，所述金属包括钴、钌、铱或钨中的一者或多者。所述成核衬垫层的材料与铜的结合能力好，具电阻率低、热稳定性好，利于形成性能稳定且导电性能好的导电层，改善所形成的导电层的性能。
附图说明
24.图1至图2是一种半导体结构形成过程的剖面示意图；
25.图3至图6为本发明实施例半导体结构形成过程的剖面示意图。
具体实施方式
26.需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
27.如背景技术所述，现有的铜互连工艺有待进一步改善有待提高。现结合具体的实施例进行分析说明。
28.图1至图2是一种半导体结构形成过程的剖面示意图。
29.请参考图1，提供衬底101；在所述衬底101上形成介质层102，所述介质层102内具有沟槽103和位于所述沟槽103下方的通孔104，所述通孔104与所述沟槽103连通，且暴露出所述衬底100表面。
30.请参考图2，在所述沟槽103和所述通孔104侧壁和底部表面形成阻挡层105；在所述阻挡层105表面形成籽晶层106；形成所述籽晶层106后，在所述沟槽103和所述通孔104内形成导电层107。
31.上述方法中，所述阻挡层105的材料为钽/氮化钽，所述导电层107的材料为铜，所
述阻挡层105用于阻挡所述导电层107内的铜离子的扩散，且起到黏附作用；所述籽晶层106的材料为铜，用于作为成核材料形成所述导电层107。
32.随着集成电路器件尺寸的不断缩小，所述通孔104深宽比增加，导致所述阻挡层表面的所述籽晶层106的分布不连续，铜作为籽晶材料的成核能力变弱，进而导致所形成的导电层107容易产生空隙等缺陷，降低所述导电层107的导电性能。
33.为了解决上述问题，本发明提供的一种半导体结构及其形成方法，在所述通孔侧壁和底部形成阻挡层、位于所述阻挡层表面的成核衬垫层，以及位于所述成核衬垫层上的籽晶层，所述成核衬垫层的晶粒具有第一粒径，所述成核衬垫层可选用与导电层具有较好的结合能力的材料，促进所述导电层的成核，且所述籽晶层的晶粒具有第二粒径，所述第一粒径小于所述第二粒径，由于所述成核衬垫层的粒径较小，可以弥补籽晶层的不连续分布，提高了籽晶层的均匀性，成核均匀性的增加利于提高导电层的质量，有利于减少空隙等不良缺陷产生的概率。
34.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
35.图3至图6为本发明实施例半导体结构形成过程的剖面示意图。
36.请参考图3，提供衬底201；在所述衬底201上形成介质层202，所述介质层202内具有的通孔203，所述通孔203底部暴露出所述衬底201。
37.本实施例中，所述介质层202内还具有沟槽204，所述通孔203位于所述沟槽103底部，且所述沟槽204与所述通孔203连通。
38.本实施例中，所述沟槽204和所述通孔203的形成工艺包括双大马士革工艺。
39.另一实施例中，所述通孔的形成工艺为大马士革工艺，可以不形成所述沟槽。
40.本实施例中，所述通孔203的深宽比范围为大于或等于2。所述通孔203的深宽比较大，后续将优化填充工艺，以提高在所述通孔203内形成的导电层的性能。
41.所述衬底201的材料可以是单晶硅，多晶硅或非晶硅，也可以是硅、锗、锗化硅、砷化镓等半导体材料，还可以是绝缘介质材料，如氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅等。
42.所述介质层202的材料包括氧化硅。所述介质层202的形成工艺包括化学气相沉积工艺。本实施例中，所述介质层202的材料为氧化硅，所述介质层202的形成工艺为高密度等离子体化学气相淀积工艺。
43.所述衬底可以是单层结构，所述衬底也可以是复合结构，如所述衬底内可以形成有器件(如晶体管)，所述通孔底部暴露出晶体管的源漏极或栅极上；或者所述衬底为绝缘介质层，所述衬底内具有连接晶体管的连接线，所述通孔底部暴露出所述连接线顶部表面。
44.本实施例中，所述衬底201包括绝缘介质层(图中未示出)，所述绝缘介质层内具有连接晶体管的连接线(图中未示出)，所述通孔203底部暴露出所述连接线顶部表面。
45.请参考图4，在所述通孔203侧壁和底部形成阻挡层205、位于所述阻挡层205表面的成核衬垫层206，以及位于所述成核衬垫层206上的籽晶层207，所述成核衬垫层206的晶粒具有第一粒径，所述籽晶层207的晶粒具有第二粒径，所述第一粒径小于所述第二粒径。
46.具体的，还在所述介质层202、所述沟槽204侧壁和底部形成所述阻挡层205、位于所述阻挡层205表面的成所述核衬垫层206，以及位于所述成核衬垫层206上的所述籽晶层
207。
47.后续，在所述籽晶层207表面形成填充满所述通孔203内的导电层。
48.在所述通孔203侧壁和底部形成阻挡层205、位于所述阻挡层205表面的成核衬垫层206，以及位于所述成核衬垫层206上的籽晶层207，所述成核衬垫层206的晶粒具有第一粒径，所述成核衬垫层206可选用与导电层具有较好的结合能力的材料，促进所述导电层的成核，且所述籽晶层207的晶粒具有第二粒径，所述第一粒径小于所述第二粒径，由于所述成核衬垫层206的粒径较小，可以弥补籽晶层207的不连续分布，提高了籽晶层207的均匀性，成核均匀性的增加利于提高导电层的质量，有利于减少空隙等不良缺陷产生的概率。
49.所述成核衬垫层206的材料包括金属，所述金属包括钴、钌、铱或钨中的一者或多者。本实施例中，所述成核衬垫层206的材料为钴。
50.所述成核衬垫层206的材料与铜的结合能力好，具电阻率低、热稳定性好，利于形成性能稳定且导电性能好的导电层，改善所形成的导电层的性能。
51.所述成核衬垫层206的厚度范围为大于或等于2nm。本实施例中，所述成核衬垫层206的厚度为50埃。
52.所述成核衬垫层206的粒径范围为0.5nm至100nm。
53.所述成核衬垫层206的形成工艺包括化学气相沉积或物理气相沉积工艺。
54.本所述例中，所述成核衬垫层206的形成工艺为化学气相沉积工艺。
55.本实施例中，所述化学气相沉积工艺的工艺参数包括：工艺温度范围为150℃至750℃，气体流量范围为10sccm至150sccm。
56.在另一实施例中，所述成核衬垫层的形成工艺为物理气相沉积工艺。所述物理气相沉积工艺的工艺参数包括：功率范围大于或等于11kw，工艺温度范围20℃至400℃。
57.所述阻挡层205包括粘结层(图中未示出)和位于所述粘结层表面的辅助层(图中未示出)；所述粘结层的材料包括坦；所述辅助层的材料包括氮化钽。所述阻挡层205用于增加导电层与所述通孔203的粘附性，减少所述导电层脱落情况的发生。本实施例中，所述阻挡层205还用于增加导电层与所述沟槽204的粘附性。
58.所述籽晶层207的材料包括铜。本实施例中，所述籽晶层207的材料为铜。
59.所述籽晶层207的形成工艺包括脉冲成核沉积工艺。本实施例中，所述籽晶层207采用脉冲成核沉积工艺形成。脉冲成核沉积工艺中，反应气体流量呈脉冲式，即反应气体源开启或关闭交替进行；所述脉冲成核沉积工艺可控制气体参与反应过程，通过多次成膜达到精确控制薄膜成核的效果，因此所形成的籽晶层207电阻率较低。
60.请参考图5，在所述籽晶层207表面形成填充满所述通孔203内的导电层208。
61.具体的，所述导电层208还形成于所述籽晶层207表面。
62.所述导电层208的材料包括铜。本实施例中，所述导电层208的材料为铜。
63.所述导电层208的形成工艺包括电镀工艺。
64.本实施例中，在形成所述导电层208后，还对所述导电层208和所述籽晶层207进行退火处理。所述退火处理利于增加所述导电层208和所述籽晶层207的晶粒尺寸，以减少所述导电层208和所述籽晶层207的接触电阻，提高器件性能。
65.所述退火处理的工艺参数包括：工艺温度范围为150℃至400℃。
66.本实施例中，在所述退火处理后，还请参考图6。
67.请参考图6，在所述退火处理后，还平坦化所述导电层208、所述籽晶层207、所述成核衬垫层206和所述阻挡层205，直到暴露出所述介质层202表面。
68.本实施例中，所述平坦化工艺为机械化学研磨工艺。
69.相应的，本发明一实施例还提供一种采用上述方法所形成的半导体结构，请继续参考图6，包括：衬底201；位于所述衬底201上的介质层202，所述介质层202内具有通孔203，所述通孔203底部暴露出所述衬底201；位于所述通孔203侧壁和底部的阻挡层205、位于所述阻挡层205表面的成核衬垫层206，以及位于所述成核衬垫层206上的籽晶层207，所述成核衬垫层206的晶粒具有第一粒径，所述籽晶层207的晶粒具有第二粒径，所述第一粒径小于所述第二粒径；位于所述通孔203内且位于所述籽晶层207表面的导电层208。
70.所述成核衬垫层206可选用与导电层具有较好的结合能力的材料，促进所述导电层的成核，且所述籽晶层207的晶粒具有第二粒径，所述第一粒径小于所述第二粒径，由于所述成核衬垫层206的粒径较小，可以弥补籽晶层207的不连续分布，提高了籽晶层207的均匀性，成核均匀性的增加利于提高导电层的质量，有利于减少空隙等不良缺陷产生的概率。
71.所述成核衬垫层206的材料包括金属，所述金属包括钴、钌、铱或钨中的一者或多者。本实施例中，所述成核衬垫层206的材料为钴。
72.所述成核衬垫层206的材料与铜的结合能力好，具电阻率低、热稳定性好，利于形成性能稳定且导电性能好的导电层，改善所形成的导电层的性能。
73.所述成核衬垫层206的厚度范围为大于或等于2nm。本实施例中，所述成核衬垫层206的厚度为50埃。
74.所述成核衬垫层206的粒径范围为0.5nm至100nm。
75.所述阻挡层205包括粘结层(图中未示出)和位于所述粘结层表面的辅助层(图中未示出)；所述粘结层的材料包括坦；所述辅助层的材料包括氮化钽。所述阻挡层205用于增加导电层与所述通孔203的粘附性，减少所述导电层脱落情况的发生。本实施例中，所述阻挡层205还用于增加导电层与所述沟槽204的粘附性。
76.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。