封装元件的制作方法与流程

1.本发明涉及一种封装元件的制作方法，特别是涉及一种在制作封装元件的过程中进行检测的制作方法。


背景技术：

2.在封装技术中，重布线层(redistribution layer)可制作于大尺寸的基板上，进行封装与切割，以同时制作出大量的封装元件。然而，在目前的封装技术中，尚无可实时检测判断重布线层的制程或元件质量的监控方式，通常需于芯片接合在重布线层上之后才能针对重布线层的线路进行检测是否有短路或断路的情况。如此一来，当重布线层的线路检测有不良缺陷时，已接合在重布线层上的芯片则无法重新使用，造成制作成本的浪费。


技术实现要素：

3.根据本揭露的一实施例，提供一种封装元件的制作方法。首先，提供载板、至少一第一导电层以及离型层，其中载板具有至少一元件区以及周边区，且第一导电层与离型层设置于载板上。接着，于离型层上形成一第二导电层，其中第一导电层与第二导电层的其中至少一个包括至少一第一接垫，设置于载板的周边区中，第二导电层具有至少一第二接垫，设置于载板的元件区中，且通过第一导电层电连接第一接垫。然后，进行检测步骤，从第一接垫以及第二接垫的其中一个提供输入信号，并从第一接垫以及第二接垫的其中另一个接收输出信号。
附图说明
4.图1所示为本揭露一些实施例中的封装元件的制作方法示意图。
5.图2所示为本揭露一些实施例中的封装元件的制作方法示意图。
6.图3所示为本揭露一些实施例中尚未进行切割制程前的封装元件的俯视示意图。
7.图4所示为图3中对应单一元件区的检测线与接垫的放大示意图。
8.图5所示为本揭露一些实施例中的封装元件的制作方法示意图。
9.图6所示为本揭露一些实施例中的封装元件的制作方法示意图。
10.图7所示为本揭露一些实施例中的封装元件的制作方法示意图。
11.图8所示为本揭露一些实施例中的封装元件的制作方法示意图。
12.图9所示为本揭露一些实施例中的封装元件的制作方法示意图。
13.附图标记说明：12-载板；12a-元件区；12b-周边区；14-第一导电层；14a、34a-检测线；14a1-第一检测线；14a2-第二检测线；14a3-第三检测线；14a4-第四检测线；14c、34c-连接垫；16-离型层；16v、32v-穿孔；18a、18b-接触结构；20-重布线层；221、222、223、224-第二导电层；221a、221b-导电柱；14b、222a、222b、223a、223b、224a、224b、223b1、223b2、223b3、223b4、223a1、223a2、223a3、223a4-接垫；241、242、243-介电层；24h-开孔；26-输入/输出端子；28-封装元件；30-线路；32-绝缘层；34-第三导电层。
具体实施方式
14.下文结合具体实施例和附图对本揭露的内容进行详细描述，且为了使本揭露的内容更加清楚和易懂，下文各附图为可能为简化的示意图，且其中的元件可能并非按比例绘制。并且，附图中的各元件的数量与尺寸仅为示意，并非用于限制本揭露的范围。
15.本揭露通篇说明书与所附的权利要求中会使用某些词汇来指称特定元件。本领域技术人员应理解，电子设备制造商可能会以不同的名称来指称相同的元件，且本文并未意图区分那些功能相同但名称不同的元件。在下文说明书与权利要求书中，「含有」与「包括」等词均为开放式词语，因此应被解释为「含有但不限定为
…
」之意。
16.再者，「耦接」、「电连接」一词在此包括任何直接及间接的连接手段。因此，若文中描述一第一元件耦接或电连接一第二元件，则代表第一元件可直接连接第二元件，或可通过其他元件或其他连接手段间接地连接至第二元件。
17.在本揭露一些实施例中，关于接合、连接的用语例如「连接」、「互连」等，除非特别定义，否则可指两个结构直接接触，或者亦可指两个结构并非直接接触，其中有其它结构设于此两个结构之间。且此关于接合、连接的用语亦可包括两个结构都可移动，或者两个结构都固定的情况。
18.应理解的是，附图的元件或装置可以所属技术领域的技术人员所熟知的各种形式存在。此外实施例中可能使用相对性用语，例如「下」、「较低」、「底部」、「上」、「较高」、或「顶部」，以描述附图的一个元件对于另一元件的相对关系。可理解的是，如果将附图的装置翻转使其上下颠倒，则所叙述在「较低」侧的元件将会成为在「较高」侧的元件。本揭露实施例可配合图式一并理解，本揭露的附图亦被视为揭露说明的一部分。应理解的是，本揭露的附图并未按照比例绘制，事实上，可能任意的放大或缩小元件的尺寸以便清楚表现出本揭露的特征。再者，当述及一第一材料层位于一第二材料层上或之上时，包括第一材料层与第二材料层直接接触的情形，或者，其间亦可间隔有一或更多其它材料层的情形，在此情形中，第一材料层与第二材料层之间可不直接接触。
19.此外，应理解的是，虽然在此可使用用语「第一」、「第二」、「第三」等来叙述各种元件、组件、或部分，这些元件、组件或部分不应被这些用语限定。这些用语仅是用来区别不同的元件、组件、区域、层或部分。因此，以下讨论的一第一元件、组件、区域、层或部分可在不偏离本揭露的情况下被称为一第二元件、组件、区域、层或部分。
20.须说明的是，下文中不同实施例所提供的技术方案可相互替换、组合或混合使用，以在未违反本揭露精神的情况下构成另一实施例。
21.图1所示为本揭露一些实施例中的封装元件的制作方法示意图，并以剖视方式表示封装元件28的结构。本揭露一实施例的封装元件28的制作方法包括下述步骤。本揭露的制作方法可例如使用面板级扇出型封装(fan-out panel level package,foplp)或晶圆级扇出型封装(fan-out wafer level package,fowlp)技术，下文以面板级扇出型封装技术为例，但不以此为限。并且，本揭露的制作方法不以下述步骤为限，也可在任一所示步骤之前、之后或之间进行其它步骤。如图1所示，本揭露封装元件28的制作方法可包括提供载板12、至少一第一导电层14以及离型层16。在本实施例中，可先提供载板12，接着于载板12上形成至少一第一导电层14以及离型层16。载板12可在制作封装元件28的过程中用于承载形成于其上的元件。载板12可例如为硬质基板或设置于硬质载体上的软性基板，载板12可例
如包括玻璃、聚酰亚胺(polyimide,pi)、聚对苯二甲酸乙二酯(polyethylene terephthalate,pet)或其他合适的材料。在图1的实施例中，载板12可具有至少一元件区12a以及一周边区12b，其中元件区12a可作为形成封装元件28的区域，周边区12b可作为用以设置检测封装元件的接垫或其他非封装元件28中的元件的区域。周边区12b可设置于元件区12a的至少一侧，举例来说，如图3所示，周边区12b可围绕元件区12a，但不以此为限。
22.在图1的实施例中，第一导电层14可在形成离型层16之前先形成在载板12上，因此第一导电层14可位于离型层16与载板12之间。第一导电层14可包括至少一条检测线14a，其中检测线14a可从元件区12a延伸到周边区12b，以通过检测线14a在后续制程中对形成在元件区12a中的元件进行检测。在图1的实施例中，检测线的数量可为多个，但不以此为限。在一些实施例中，第一导电层14的材料可包括银、铜、铝、钼、钨、金、铬、镍、铂、钛、铱、铑、铟、铋、上述的合金、上述的组合或其它导电性佳的金属材料，但不以此为限。在一些实施例中，第一导电层14可例如为被动元件整合层(integrated passive device layer)、晶种层(seed layer)。举例来说，第一导电层14还可包括被动元件，例如电容、电感、电阻、其他合适的元件或上述至少两种的组合，但不以此为限。检测线14a可例如为网格状、线状或其他合适的形状，但不以此为限。
23.如图1所示，然后，于第一导电层14与载板12上设置离型层16，其中离型层16可例如从元件区12a延伸到周边区12b。举例来说，离型层16可包括光离型材料或热离型材料，但不以此为限。离型层16的材质可包括聚对二甲基苯(parylene)，有机硅氧树脂(organic silicone resin)或硅油(silicone oil)等，但不受限于此。在提供离型层16之后，可于离型层16中形成多个穿孔16v，并于穿孔16v中形成接触结构，以形成多个贯穿离型层16的接触结构。接触结构可与对应的检测线14a电连接。举例来说，接触结构可包括位于元件区12a中的接触结构18a与位于周边区12b中的接触结构18b，且接触结构18a与对应的接触结构18b可分别与同一检测线14a的两端连接，使得元件区12a中的线路可通过检测线14a电连接到周边区12b中的接触结构18b。接触结构18a与接触结构18b可包括导电材料，例如银、铜、铝、钼、钨、金、铬、镍、铂、钛、铱、铑、铟、铋、上述的合金、上述的组合或其它导电性佳的金属材料，但不以此为限，使得接触结构18a与接触结构18b可用以与后续形成的元件产生电连接。
24.如图1所示，在形成接触结构之后，可于离型层16与接触结构上形成重布线层20，其中重布线层20可通过接触结构18a与接触结构18b电连接到第一导电层14。重布线层20可包括多层第二导电层(例如第二导电层221、第二导电层222与第二导电层223)以及多层介电层(例如介电层241与介电层242)，且位于两相邻第二导电层之间的介电层可具有多个开孔24h，使得由两相邻第二导电层所形成的走线或接垫可通过开孔24h彼此电连接。在一实施例中，第二导电层可包括银、铜、铝、钼、钨、金、铬、镍、铂、钛、铱、铑、铟、铋、上述的合金、上述的组合或其它导电性佳的金属材料，但不以此为限。需说明的是，在形成重布线层20的过程中可进行检测(inspection)步骤，以对第二导电层的其中至少一层所形成的线路进行检测。
25.下文将进一步详述搭配有检测步骤的重布线层20的制作方法，但不以此为限。请继续参考图1，在形成接触结构之后，可于离型层16上形成第二导电层221。在图1所示的实施例中，第二导电层221可形成在接触结构上，且第二导电层221可包括多个导电柱(例如导
电柱221a以及导电柱221b)，其中导电柱可分别与对应的接触结构电连接。举例来说，位于元件区12a中的导电柱221a可电连接位于元件区12a中的接触结构18a，且位于周边区12b中的导电柱221b可电连接位于周边区12b中的接触结构18b。随后，于导电柱221a与导电柱221b的周围的离型层16上形成介电层241。在一实施例中，介电层241可例如通过研磨的方式移除其上表面部分直到曝露出导电柱221a与导电柱221b，但不以此为限。在一些实施例中，当介电层241的上表面高于导电柱221a的上表面时，也可通过于介电层241中形成开孔，来曝露出导电柱221a与导电柱221b。
26.如图1所示，接着，于介电层241上形成第二导电层222。第二导电层222可例如包括至少一个接垫222a以及至少一个接垫222b，其中接垫222a可设置于元件区12a中并与对应的导电柱221a电连接，且接垫222b可设置于周边区12b并与对应的导电柱221b电连接。然后，于第二导电层222与介电层241上形成介电层242，并于介电层242中形成多个开孔24h，以分别曝露出对应的接垫222a与接垫222b。在图1的实施例中，接垫222a的数量与接垫222b的数量可例如为多个，但不以此为限。在一些实施例中，第二导电层222还可依据实际需求包括至少一条走线(图未示)，设置于元件区12a中，并用以将对应的接垫222a或接垫222b横向电连接到后续步骤中所形成的接垫。在一实施例中，第二导电层221与第二导电层222可分别形成，也可一起形成(由同一导电层所形成)，但不以此为限。在一实施例中，接触结构与第二导电层221可分别形成，也可一起形成(由同一导电层所形成)，但不以此为限。在一实施例中，接触结构、第二导电层221与第二导电层222可分别形成，也可一起形成(由同一导电层所形成)，但不以此为限。需说明的是，在形成重布线层20的过程中可实时进行检测步骤，例如可利用输入/输出端子26从接垫222a与接垫222b，对第二导电层的其中至少一层所形成的线路进行检测。
27.随后，于介电层242上形成第二导电层223，进而形成封装元件28的重布线层20，其中第二导电层223可包括至少一个接垫223a以及至少一个接垫223b。在图1的实施例中，接垫223a的数量与接垫223b的数量可例如为多个，但不以此为限。如图1所示，在形成第二导电层223之后，可进行检测步骤，以检查由第二导电层221、第二导电层222与第二导电层223所形成的线路是否有短路或断路的问题。在图1所示的检测步骤中，可以接垫223b作为检测的接垫，利用输入/输出端子26从接垫223b与曝露出的接垫223a的其中一个提供输入信号，并利用另一输入/输出端子26从接垫223b与接垫223a的其中另一个接收输出信号。通过所接收到的输出信号可判断连接于接垫223b与接垫223a之间的线路是否导通。输入/输出端子26可通过接触方式或非接触方式进行信号输入或进行信号接收。以接触方式而言，输入/输出端子26可包括接触式侦测器，例如探针，且输入/输出端子26可分别直接接触接垫223b以及接垫223a，但不以此为限。以非接触方式而言，输入/输出端子26可通过非接触方式进行信号接收，例如通过与接垫223a分隔一定距离接收从接垫223a所产生的电场信号。在此情况下，用以接收输出信号的输入/输出端子26可例如包括电场传感器，但不以此为限。在一些实施例中，在对第二导电层223进行检测步骤之后，可选择性进行切割制程，将位于元件区12a与周边区12b中的重布线层20分隔开，并进行离型制程，将重布线层20与离型层16分隔开，以移除位于周边区12b中的重布线层20以及移除离型层16与位于其下方的载板12与第一导电层14，使得元件区12a中的重布线层20可形成封装元件28，但不以此为限。
28.在一些实施例中，形成第二导电层221与形成介电层241的步骤之间或形成介电层
241与形成第二导电层222的步骤之间还可进行另一检测步骤，以对第二导电层221的形成质量进行检测。在一些实施例中，在形成第二导电层222与形成介电层242的步骤之间，或形成介电层242与形成第二电层223的步骤之间还可进行另一检测步骤，以对第二导电层222的形成质量进行检测。当检测步骤是在形成介电层242与形成第二导电层223的步骤之间进行时，输入/输出端子26可通过介电层242的开孔24h从对应的接垫222a及/或接垫222b提供输入信号或接收输出信号。
29.图2所示为本揭露一些实施例中的封装元件的制作方法示意图。如图2所示，在图1所示的对第二导电层223的检测步骤之后，还可选择性于第二导电层223与介电层242上形成至少一介电层243，并于介电层243中形成开孔24h，以曝露出对应的接垫223a与接垫223b。接着，于介电层243上形成至少一第二导电层224，以形成重布线层20，其中第二导电层224可包括至少一个位于元件区12a中的接垫224a以及至少一个位于周边区12b中的接垫224b。在图2的实施例中，接垫224a的数量与接垫224b的数量可例如为多个，但不以此为限。在一些实施例中，在形成第二导电层224之后，还可进行至少另一检测步骤，从接垫224b与曝露出的接垫224a的其中一个提供输入信号，并从接垫224b与接垫224a的其中另一个接收输出信号，以检查第二导电层224的形成质量以及与下方的第二导电层223的对位关系是否符合标准，并确认所形成的接垫224a与接垫224b之间的线路是否有短路或断路的问题。
30.在一些实施例中，如图2所示，在对第二导电层224的检测步骤之后，可进行切割制程，将位于元件区12a与周边区12b中的重布线层20分隔开，并进行离型制程，将重布线层20与离型层16分隔开，以移除位于周边区12b中的重布线层20以及移除离型层16与位于其下方的载板12与第一导电层14，使得元件区12a中的重布线层20可形成封装元件28。在一些实施例中，切割制程与离型制程的顺序可彼此互换。在一些实施例中，由于一部分的接触结构18a在离型制程中会残留在导电柱221a的下表面上，因此最后形成的封装元件28在导电柱221a的下表面上可具有向下突起的结构，但不以此为限。在一些实施例中，封装元件的制作方法还可在切割制程与离型制程之前先将例如芯片的电子元件设置于重布线层20上，并于电子元件的周围形成封装胶体，使得所形成的封装元件包括电子元件，但不以此为限。
31.下文将进一步描述本揭露的检测步骤。图3所示为本揭露一实施例尚未进行切割制程前的封装元件的俯视示意图，图4所示为图3中对应单一元件区的检测线与接垫的放大示意图。为清楚示意，图3省略元件区12a中的元件，且不以此为限。如图3所示，载板12可具有多个元件区12a，且检测线14a可从不同的元件区12a延伸到周边区12b中，以将不同元件区12a中的不同接垫电连接到周边区12b中对应的接垫，不同元件区12a中的线路可通过曝露出的接垫进行检测。图3所显示的接垫223b是以图1所示的最上层第二导电层位于周边区12b中的接垫223b为例作说明，但不以此为限。在一些实施例中，图3所显示位于周边区12b中的接垫223b也可为任一层第二导电层的接垫或第一导电层的接垫，但不以此为限。
32.在图3的实施例中，周边区12b中用于检测同一元件区12a中线路的接垫223b可区分为多个检测群，使得同一元件区12a中的不同线路可通过不同的接垫223b进行同时或分批检测。在图3的实施例中，接垫223b以区分为第一检测群的接垫223b1、第二检测群的接垫223b2、第三检测群的接垫223b3以及第四检测群的接垫223b4为例，但不以此为限。对应同一元件区12a的检测群的其中至少一个的接垫223b的数量可不限为图3所示的一个，也可依实际需求而调整为多个。在一些实施例中，至少两个不同的元件区12a中的接垫223b所区分
出的检测群数量也可彼此不相同，但不以此为限。
33.如图3所示，对应同一元件区12a而言，依据接垫223b所区分出的检测群的数量，检测线14a可区分为对应不同检测群的检测线，例如可区分为电连接到第一检测群的接垫223b1的第一检测线14a1、电连接到第二检测群的接垫223b2的第二检测线14a2、电连接到第三检测群的接垫223b3的第三检测线14a3、与电连接到第四检测群的接垫223b4的第四检测线14a4。第一检测线14a1、第二检测线14a2、第三检测线14a3与第四检测线14a4的数量也不以图3所示为限，而分别可依实际需求作调整。
34.图4进一步显示单一元件区12a中的接垫与检测线14a的连接关系，但本揭露元件区12a中的接垫与检测线14a的位置与结构不以图4所示为限，可依据实际的设计需求作调整。图4所显示元件区12a中的接垫以及周边区12b中的接垫是分别以由图1所示的最上层第二导电层223所形成的接垫223a与接垫223b为例，且下文的检测步骤将搭配图4作描述，但不以此为限。如图1与图4所示，第二导电层223位于元件区12a中的接垫223a可区分为多个彼此电性绝缘的接垫群，且位于周边区12b中用以检测的接垫223b可分别通过第一导电层14电连接至对应的接垫群。在图4的实施例中，位于元件区12a中的接垫223a可区分为彼此电性绝缘的第一接垫群、第二接垫群、第三接垫群以及第四接垫群，其中第一接垫群的接垫223a1可通过对应的第一检测线14a1电连接第一检测群的接垫223b1，第二接垫群的接垫223a2可通过对应的第二检测线14a2电连接第二检测群的接垫223b2，第三接垫群的接垫223a3可通过对应的第三检测线14a3电连接第三检测群的接垫223b3，且第四接垫群的接垫223a4可通过对应的第四检测线14a4电连接第四检测群的接垫223b4。
35.在同一接垫群中，电连接到周边区12b中的同一接垫223b的接垫223a的数量可为至少一个，换言之，至少一条检测线14a可电连接到元件区12a中的至少一个接垫223a。举例来说，在图4的实施例中，电连接到同一接垫223b1的接垫223a1数量可例如为两个，但不以此为限。在一些实施例中，元件区12a中的相邻接垫223a(例如接垫223a1与接垫223a2、或接垫223a3与接垫223a4)可分别电连接到不同的检测线14a(例如第一检测线14a1与第二检测线14a2)，以通过不同的接垫223b(例如接垫223b1与接垫223b2)检测元件区12a中的相邻接垫223b之间的绝缘情况。另外，在图4的实施例中，第一检测群的接垫223b1、第二检测群的接垫223b2、第三检测群的接垫223b3以及第四检测群的接垫223b4的数量可分别为多个，但不以此为限。在此情况下，同一检测群的接垫223b可彼此电连接或电性绝缘。
36.如图4所示，在元件区12a中的接垫223a可分别通过对应的线路30电连接到对应的检测线14a。线路30可定义为电连接于元件区12a中的一接垫与对应的检测线14a之间的线路，例如可包括在进行检测步骤之前已形成且电连接于对应的接垫223a与检测线14a之间的第二导电层中的走线与其他接垫。线路30可例如包括如图1所示的第二导电层222的其中一接垫222a与其对应的走线、第二导电层221的其中一导电柱221a以及对应的接触结构18a，但不以此为限。在图4的实施例中，对应不同接垫群的不同的两线路30可彼此电性绝缘，但不以此为限。在一些实施例中，依据检测需求或线路设计需求，至少两线路30也可彼此电连接。
37.如图4所示，在一实施例的检测步骤中，可利用两输入/输出端子26分别从第一检测群的其中一接垫223b1以及元件区12a中对应的接垫223a1的其中一个提供输入信号以及从另一个接收输出信号，以判断连接于第一检测群的接垫223b1与接垫223a1之间的线路是
否导通。在一些实施例中，当从接垫223a与接垫223b的其中一个提供输入信号时，检测步骤也可包括从至少两个接垫223a或其对应的接垫223b分别接收一输出信号与另一输出信号。具体来说，在接收输出信号的同时，检测步骤还可选择性包括利用另一输入/输出端子26从与接垫223a1及/或其线路30相邻的接垫223a(例如接垫223a2)或与其电连接的接垫223b(例如接垫223b2)接收所述另一输出信号。举例来说，当接垫223a2或对应的线路30与接垫223a1或与接垫223a1对应的线路30相邻时，可通过接垫223a2或接垫223b2接收所述另一输出信号。由于此时接垫223a2或接垫223b2并未提供输入信号，因此通过此另一输出信号可判断接垫223a1与接垫223a2是否有短路发生。在一些实施例中，在接收输出信号的同时，检测步骤还可例如包括利用其他输入/输出端子26从接垫223a3或接垫223b3及/或接垫223a4或接垫223b4接收其他输出信号。在一些实施例中，由于用以形成检测线14a的第一导电层(如图1所示的第一导电层14)可包括被动元件，因此在检测步骤中，所接收到的输出信号可依据线路30与被动元件所形成的电路来判断是否正常。
38.在检测完第一检测群的接垫223b1与第一接垫群的接垫223a1之间的线路30之后，可以相似的方式利用输入/输出端子26依序对第二检测群的接垫223b2与第二接垫群的接垫223a2之间的线路30、第三检测群的接垫223b3与第三接垫群的接垫223a3之间的线路30与第四检测群的接垫223b4与第四接垫群的接垫223a4之间的线路30进行检测。对第一检测群的接垫223b1与第一接垫群的接垫223a1之间的线路30、第二检测群的接垫223b2与第二接垫群的接垫223a2之间的线路30、第三检测群的接垫223b3与第三接垫群的接垫223a3之间的线路30以及第四检测群的接垫223b4与第四接垫群的接垫223a4之间的线路30的检测顺序不以排列顺序为限，可依据实际配置关系或需求作调整。在一些实施例中，检测步骤也可包括同时对不同检测群的线路30进行检测。在一些实施例中，不同检测群的线路30的配置可相同，也可不同，但不以此为限。
39.在一些实施例中，当同一检测群的接垫223b有多个时，可同时对同一检测群的至少两个接垫223b以及元件区12a中对应的接垫223a之间的线路30进行检测。举例来说，可利用多个输入/输出端子26分别从第一检测群的至少两个接垫223b1提供输入信号，并从元件区12a中对应的接垫223a1的其中两个接收输出信号，但不以此为限。在一些实施例中，输入信号可例如包括低频信号、高频信号或上述的组合，但不以此为限。当对至少两个彼此绝缘的线路30进行检测时，传送到所述至少两个线路30的输入信号可例如分别为低频信号与高频信号。在一些实施例中，图4所显示元件区12a中的接垫223a与周边区12b中的接垫223b也可应用于图2所示的任一导电层所形成的接垫。
40.值得一提的是，通过上述的封装元件的制作方法，可针对在不同步骤所形成的第二导电层进行实时的检测步骤，使得封装元件的元件可在制作过程中即可实时检测出不良，而不需等到接合芯片之后才检测出，或者也可在尚未完成封装元件之前进行修复，以降低制作成本。
41.封装元件的制作方法并不以上述实施例为限，可具有不同的实施例。为简化说明，下文中不同的实施例将使用与一些实施例中相同标号标注相同元件。为清楚说明不同的实施例，下文将针对不同的实施例之间的差异描述，且不再对重复部分作赘述。
42.图5所示为本揭露一些实施例中封装元件的制作方法示意图。在本实施例的制作方法中，第一导电层14除了检测线14a之外还可包括至少一个接垫14b，设置于周边区12b
中，且接垫14b可与检测线14a电连接。并且，离型层16与重布线层20并未形成在接垫14b上，使得接垫14b可被曝露出，因此在进行检测步骤时可利用输入/输出端子26从接垫14b提供输入信号或接收输出信号。本实施例的制作方法的其他部分可相同或类似于上述实施例，因此可参考上述实施例的描述，且不重复赘述。在一些实施例中，重布线层20可不形成在周边区12b中，使得第二导电层221、第二导电层222、第二导电层223与第二导电层224在周边区12b中不具有接垫。在一些实施例中，图3与图4所示的第一检测群的接垫、第二检测群的接垫、第三检测群的接垫与第四检测群的接垫也可包括图5的第一导电层14形成的接垫14b。
43.图6所示为本揭露一些实施例中封装元件的制作方法示意图。在本实施例的制作方法中，当第二导电层(例如第二导电层224)于周边区12b中包括接垫(例如接垫224b)时，第一导电层14也可包括至少一个接垫14b，设置于周边区12b中，且接垫14b可与检测线14a电连接。在本实施例中，离型层16与重布线层20并未形成在接垫14b上，使得接垫14b可被曝露出，因此在进行检测步骤时可利用输入/输出端子26从接垫14b提供输入信号或接收输出信号。本实施例的制作方法的其他部分可相同或类似于上述实施例，因此可参考上述实施例的描述，且不重复赘述。在一些实施例中，图3与图4所示的第一检测群的接垫、第二检测群的接垫、第三检测群的接垫与第四检测群的接垫也可包括图6的第一导电层14形成的接垫14b。
44.图7所示为本揭露一些实施例中封装元件的制作方法示意图。如图7所示，在本实施例的制作方法中，在形成离型层16之前可提供至少两第一导电层14以及至少一绝缘层32，且绝缘层32设置于至少两层第一导电层14之间。以形成两层第一导电层14为例，在提供载板12之后，其中一第一导电层14先形成在载板12上，然后于第一导电层14与载板12上形成绝缘层32，并于绝缘层32中形成穿孔32v。接着，于绝缘层32上形成另一第一导电层14。在本实施例中，第一导电层14可分别包括检测线14a，用以将第二导电层在元件区12a中的接垫电连接到第二导电层在周边区12b中的接垫。以第二导电层224为例，检测线14a可将第二导电层224的接垫224a电连接到接垫224b。在图7的实施例中，形成在绝缘层32上的第一导电层14还可包括连接垫14c，延伸至绝缘层332的穿孔32v中，进而将位于绝缘层32与载板12之间的第一导电层14的检测线14a电连接到重布线层20。需说明的是，不同第一导电层14的检测线14a可彼此电性绝缘，使得第二导电层位于元件区12a中的不同接垫(例如接垫224a)可分别通过不同的第一导电层14的检测线14a电连接到位于周边区12b中的不同接垫(例如接垫224b)。通过多层的第一导电层14的设计，可增加元件区12a中的接垫电连接到周边区12b中的接垫的方式，以提高接垫群的数量以及周边区12b中用于检测的接垫的数量。换言之，相较于图2的实施例而言，本实施例的设计可将元件区12a中的接垫区分成较多的群组，进而增加检测线路的方式，或者可同时对较多的接垫群进行检测，以提升检测效率。在一些实施例中，图7所示的第一导电层14的其中至少一层也可应用图5或图6所示的第一导电层14，使得第一导电层14可具有被曝露出的接垫14b。在此情况下，图3与图4所示的第一检测群的接垫、第二检测群的接垫、第三检测群的接垫与第四检测群的接垫可包括图7中由其中一第一导电层14形成的接垫或两层第一导电层14形成的接垫。在一些实施例中，图3与图4所示的检测线可包括图7的其中一第一导电层14的检测线14a或两层第一导电层14的检测线14a。本实施例的制作方法的其他部分可相同或类似于上述实施例，因此可参考上述实施
例的描述，且不重复赘述。
45.图8所示为本揭露一些实施例中封装元件的制作方法示意图。如图8所示，在本实施例的制作方法中，第一导电层14可在形成离型层16之后形成在离型层16上，使得离型层16位于第一导电层14与载板12之间。举例来说，第一导电层14可为用以辅助形成第二导电层221的晶种层(seed layer)。在图8的实施例中，第二导电层(例如第二导电层224)于周边区12b中也可包括接垫(例如接垫224a)，且第一导电层14也可包括至少一个接垫14b，设置于周边区12b中，且接垫14b可与检测线14a电连接。在本实施例中，离型层16与重布线层20并未形成在接垫14b上，使得接垫14b可被曝露出，因此在进行检测步骤时可利用输入/输出端子26从接垫14b提供输入信号或接收输出信号。在一些实施例中，重布线层20也可不形成在周边区12b中，使得第二导电层不具有周边区12b的接垫。在一些实施例中，图8的第一导电层14也可不具有曝露出的接垫14b。在一些实施例中，图3与图4所示的第一检测群的接垫、第二检测群的接垫、第三检测群的接垫与第四检测群的接垫也可包括图8的第一导电层14所形成的接垫14b。在一些实施例中，图3与图4所示的检测线可包括图8的第一导电层14的检测线14a。在一些实施例中，用于接收输出信号输入/输出端子26可包括接触式侦测器，例如探针。在一些实施例中，用于接收输出信号输入/输出端子26可包括非接触式侦测器，例如电场传感器。本实施例的制作方法的其他部分可相同或类似于上述实施例，因此可参考上述实施例的描述，且不重复赘述。
46.图9所示为本揭露一些实施例中的封装元件的制作方法示意图。如图9所示，本实施例的制作方法还包括形成第三导电层34于离型层16上且形成第三导电层34于离型层16与第二导电层221之间。第三导电层34可包括银、铜、铝、钼、钨、金、铬、镍、铂、钛、铱、铑、铟、铋、上述的合金、上述的组合或其它导电性佳的金属材料，但不以此为限。举例来说，第三导电层34可为用以形成第二导电层221的晶种层(seed layer)。在图9的实施例中，第三导电层34也可包括检测线34a，用以将第二导电层在元件区12a中的接垫电连接到第二导电层在周边区12b中的接垫。以第二导电层224为例，检测线34a可将第二导电层224的接垫224a电连接到接垫224b。
47.如图9所示，在一些实施例中，第三导电层34还可包括连接垫34c，用以通过接触结构18a与接触结构18b将第一导电层14的检测线14a电连接到重布线层20。需说明的是，第一导电层14的检测线14a与第三导电层34的检测线34a可彼此电性绝缘，使得第二导电层位于元件区12a中的不同接垫(例如接垫224a)可分别通过第一导电层14的检测线14a第三导电层34的检测线34a电连接到位于周边区12b中的不同接垫(例如接垫224b)。通过第一导电层14与第三导电层34，可增加元件区12a中的接垫电连接到周边区12b中的接垫的方式，以提高接垫群的数量以及周边区12b中用于检测的接垫的数量。换言之，相较于图2的实施例而言，本实施例的设计可将元件区12a中的接垫区分成较多的群组，进而增加检测线路的方式，或者可同时对较多的接垫群进行检测，以提升检测效率。在一些实施例中，在形成离型层16之前还可形成多层第一导电层14以及至少一绝缘层32。
48.在一些实施例中，图9所示的第一导电层14及/或第三导电层34也可应用图5或图6所示的第一导电层14，使得第一导电层14及/或第三导电层34可具有被曝露出的接垫。在此情况下，图3与图4所示的第一检测群的接垫、第二检测群的接垫、第三检测群的接垫与第四检测群的接垫可包括图9中第一导电层14的接垫、第三导电层34的接垫或上述的组合。在一
些实施例中，图3与图4所示的检测线可包括图9的第一导电层14的检测线14a、第三导电层34的检测线34a或上述的组合。本实施例的制作方法的其他部分可相同或类似于上述实施例，因此可参考上述实施例的描述，且不重复赘述。
49.综上所述，通过上述的封装元件的制作方法，可针对在不同步骤所形成的第二导电层进行实时的检测步骤，使得封装元件的元件可在制作过程中即可实时检测出不良，而不需等到接合芯片之后才检测出，或者也可在尚未完成封装元件之前进行修复，以降低制作成本。另外，通过在重布线层与载板之间形成额外的第一导电层及/或第三导电层，可有助于将元件区中的接垫区分成较多的群组，进而增加检测线路的方式，或者可同时对较多的接垫群进行检测，以提升检测效率。
50.以上所述仅为本揭露的实施例而已，并不用于限制本揭露，对于本领域的技术人员来说，本揭露可以有各种更改和变化。凡在本揭露的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本揭露的保护范围之内。